JP2016514323A - マルチダイｎａｎｄメモリメモリデバイスのための自動中断動作および自動再開動作 - Google Patents

Abstract

ソリッドステートドライブ等のマルチダイメモリにおけるピーク電流条件を、後のメモリ動作が高電流メモリ動作であるかどうかをマルチダイメモリの少なくとも１つのダイによって判断することにより、制御する方法と装置である。このような動作としては、ダイのチャージポンプを有効にするための動作、ダイのビットラインをチャージするための動作、またはプログラム／消去のループ動作、あるいはそれらの組み合わせなどである。後のメモリ動作が高電流メモリ動作であると判断される場合、ダイは、一時中断動作モードに入る。再開動作イベントに応答して、ダイにより動作が再開される。そのようなものとして、限定はされないが、ダイに特定して宛てられたコマンド、高電流メモリ動作が完了したという別のダイからの指示が挙げられる。いったん動作が再開されると、ダイは高電流メモリ動作を実行する。

Description

本明細書に記載の複数の技術に係る複数の実施形態は、マルチチップ不揮発性メモリに関し、より具体的には、マルチチップ（マルチダイ）ＮＡＮＤフラッシュメモリデバイスの複数のＮＡＮＤフラッシュメモリによる、メモリコマンドの実行中にピークの電力消費を減らすことに関する。

マルチＮＡＮＤデバイスのための複数の全体的な電力消費制約を満たすべく、マルチＮＡＮＤデバイス（マルチダイ構成）のダイごとのピークの電力消費は、何らかの態様において制御されるべきである。マルチダイ構成の組み合わされたピークの電力消費を低減すべく使用されてきた１つの従来アプローチは、いくつかのＮＡＮＤメモリ動作の全実行時間に悪影響を与える。 本明細書に開示された複数の実施形態は、限定ではなく、例示目的として示されており、複数の添付図面の複数の図において、複数の同一の参照番号は、複数の同様の要素を示す。

本明細書に開示された主題による、ＮＡＮＤフラッシュメモリの一例示的実施形態の部分に係る簡略化されたブロック図を示す。 本明細書に開示された主題による、マルチチップＮＡＮＤフラッシュメモリの別の例示的な実施形態を示す。 本明細書に開示された主題による、ピーク電流イベントを生成する動作を実行する前に、自動的に動作を一時中断する図２に係るマルチチップＮＡＮＤフラッシュメモリのダイによって実行される、ＮＡＮＤ動作の部分の例示的な実施形態のフロー図を示す。 本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのためのシステムコントローラからのダイ固有の再開コマンドの受信のための例示的なタイミングダイアグラムを示す。 本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのためのシステム生成クロックに基づく複数の再開イベントのための例示的なタイミングダイアグラムを示す。 本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのためのダイトグルクロックに基づく複数の再開イベントのための例示的なタイミングダイアグラムを示す。 本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための電力管理モードの例示的なタイミングダイアグラムを示す。 本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための自動中断および自動再開モードに係る例示的なタイミングダイアグラムを示す。 本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための再開動作コマンドに係る例示的なタイミングダイアグラムを示す。説明の簡素化および／または明確化のため、複数の図面内に示される複数の要素は、必ずしも正確な縮尺ではない。例えば、明瞭性のため、一部の要素の寸法は、他の要素よりも強調されている可能性がある。複数の図面の縮尺は、本明細書に示される様々な要素の正確な寸法および／または寸法比を表していない。さらに、適切と考えられる場合には、複数の図面間で複数の参照番号を繰り返し用いて、対応および／または類似する複数の構成要素を示す。

本明細書に記載の複数の技術に係る複数の実施形態は、半導体製造に関し、より具体的には、複数の縦型ＮＡＮＤストリングの製造に関する。以下の詳細な説明において、本明細書に開示された複数の実施形態に完全な理解をもたらすべく、多くの具体的な詳細が記載されている。しかしながら、関連技術分野における当業者であれば、本明細書に開示された複数の実施形態は、１または複数の具体的な詳細がなくても、あるいは他の複数の方法、コンポーネント、材料等とともに実施可能であることが理解されるであろう。他の複数の例において、本明細書の複数の態様を不明瞭にするのを回避すべく、周知の複数の構造、材料、または動作は詳細に示されたり、または記載されたりしていない。

本明細書を通して、「一実施形態」または「ある実施形態」という言及は、当該実施形態に関連して記載された特定の機能、構造、または特性が少なくとも一実施形態に含まれることを意味する。従って、本明細書にわたる、様々な箇所における「一実施形態で」または「ある実施形態で」という表現は、必ずしもすべてが同一の実施形態について言及していない。更に、複数の特定の機能、構造、または特性は、１または複数の実施形態において、任意の好適な態様で組み合わされ得る。さらに、本明細書において「例示的」という文言は、「例示、例、または実例として機能する」ことを意味すべく使用されている。本明細書において「例示的」として記載される任意の実施形態は、他の複数の実施形態に対し、必ずしも好ましいまたは有利なものとして解釈されるべきではない。

様々な動作は、特許請求された主題を理解するのに最も役立つ態様において、複数の個別の動作操作として順番に記載されてよい。しかしながら、記載の順序は、これらの動作が必ずしも順序に依存するものであることを示唆するように解釈されるべきではない。実際、これらの動作は提示の順序で実行される必要はない。記載される複数の動作は、記載された実施形態とは異なる順序で実行されてよい。様々な追加的な動作が実行されてよく、および／または、記載された複数の動作は、複数の追加的な実施形態において省略されてよい。

本明細書に開示された主題の複数の実施形態によると、マルチプルＮＡＮＤダイの複数の同時並行処理中に発生する、マルチＮＡＮＤデバイス（マルチダイ構成）の電力消費の複数のピークが、１または複数の予め定められた動作時点におけるダイの動作を自動的に一時中断することによって、制御および管理される。次に、各ＮＡＮＤダイは、判断された複数のシステム条件に基づいて、動作を再開するよう制御され、それにより、一部のＮＡＮＤメモリ動作の全実行時間に悪影響を与えることなく、それぞれのダイの電流／電力ピークを一時的に変更する。

図１は、本明細書に開示された主題による、ＮＡＮＤフラッシュメモリ１００の一例示的実施形態の部分に係る簡略化されたブロック図を示す。例示的な一実施形態において、ＮＡＮＤフラッシュメモリ１００は、限定はされないが、ソリッドステートメモリアレイまたはソリッドステートドライブのような、マルチダイ構成の部分を備える。本明細書に開示された主題の理解に有用な、メモリの複数の機能に焦点を置くべく、図１において、ＮＡＮＤフラッシュメモリ１００は簡易化されている。複数のフラッシュメモリの内部回路および複数の機能に係る、より詳細な理解は、当業者に既知であることを理解されたい。

メモリ１００は、行と列の方式で配置された複数のメモリセルを備えるメモリアレイ１０２を含む。例示的な一実施形態において、複数のメモリセルの各々は、データの不揮発性ストレージのための電荷を保持可能な、浮遊ゲート（ＦＧ）電界効果トランジスタを含む。別の例示的な実施形態において、複数のメモリセルの各々は、チャージフラッシュトラップ（ＣＦＴ）デバイス構造を含む。複数のセルの各々は、浮遊ゲートをチャージすることによって、個別に、電気的にプログラムされ得る。メモリアレイ１０２の複数の行は、メモリブロックがメモリアレイ１０２の何らかの個別部分である、複数のブロックに配置される。複数のメモリセルは概して、複数のブロック単位で消去され得る。しかしながら、データはメモリブロックより、さらに細かい複数の単位でメモリアレイ１０２に格納されてよい。行デコーダ回路１３０および列デコーダ回路１３４は、メモリアレイ１０２内の対応する複数のメモリ位置にアクセスすべく、複数のメモリアドレスをデコードする。例示的な一実施形態において、データレジスタ１４０およびオプションのキャッシュレジスタ１４２は、メモリアレイ１０２から読み取られた、またはそこに書き込まれるデータを一時的に格納する。

コマンド信号、データ信号およびアドレス信号が、デバイスバス１１６上の入出力コントロール１１４に対し提供され、デバイスバス１１６は様々な信号を受信するために多重化されている。受信されている様々な信号のうち、どの特定の信号かは、制御ロジック１２８に対し提供される複数の制御信号１１８によって判断される。複数のコマンド信号が、デバイスバス１１６上で入出力コントロール１１４に対し提供されていることを示す、複数の制御信号１１８に応答して、複数のコマンド信号が入出力コントロール１１４によって受信され、対応する複数のコマンドは、コマンドレジスタ１２０によってラッチされる。ラッチコマンドが、内部コマンドバス１２２を介して、制御ロジック１２８に提供される。制御ロジック１２８は複数のコマンドをデコードし、要求された複数のコマンドを実行すべく、複数の対応する内部制御信号が制御ロジック１２８によって生成される。複数のアドレス信号がデバイスバス１１６上で入出力コントロール１１４に対し提供されていることを示す、複数の制御信号１１８に応答して、複数のアドレス信号が受信され、複数の対応するアドレスがアドレスレジスタ１１２内でラッチされる。ステータスレジスタ１２６が、制御ロジック１２８から、内部ステータスバス１２７を介して制御レジスタに提供されるステータス情報をラッチするために使用される。動作のステータスを要求するコマンドの受信に応答して、ステータス情報が制御ロジック１２８によって生成される。例示的な一実施形態において、制御ロジック１２８は、コマンドの受信に応答して、ＮＡＮＤフラッシュメモリ１００の複数の内部動作に同期させるための内部クロックを生成する内部発振器（不図示）を含み得る。

例示的な一実施形態において、様々なメモリ動作の完了を示すために使用され得る、レディ／ビジー信号Ｒ／Ｂ＃を提供すべく、制御ロジック１２８はトランジスタ１３２に連結され、「＃」は特定のダイ識別に対応する。Ｒ／Ｂ＃信号は通常ＨＩＧＨであり、コマンドがＮＡＮＤフラッシュメモリ１００に書き込まれた後、ＬＯＷに移行する。現在のメモリ動作が完了すると、Ｒ／Ｂ＃信号はＨＩＧＨに戻る。

制御ロジック１２８に連結されたタイマ１４６は、時間の遅延のタイミング調整に使用され得る。詳細に後述されるように、タイマ１４６は、マルチチップＮＡＮＤフラッシュメモリに係る複数の個々のＮＡＮＤフラッシュメモリによる、再開動作を選択的に遅延させるために使用され得、すべてのＮＡＮＤフラッシュメモリに同時に再開動作を開始させるのを回避する。タイマ１４６は従来的なものであり、周知の複数の回路および設計を使用して実装可能である。さらに、制御ロジック１２８がマルチダイイネーブル（ＭＤＥ）ロジック１５０に連結される。ＭＤＥロジックは、複数のマルチチップアプリケーションのための特定のＮＡＮＤフラッシュメモリ１００を識別するために使用されるＭＤＥ信号を受信する。例えば、４つのＮＡＮＤフラッシュメモリを有するマルチチップアプリケーションでは、１つのメモリに対するＭＤＥロジック１５０への入力は、電源電圧ＶＣＣに連結され得、その他の複数のメモリに対するＭＤＥロジック１５０への入力は、グラウンドＶＳＳに連結され得る。ＭＤＥロジック１５０に適用される信号に基づいて、制御ロジック１２８にＮＡＮＤフラッシュメモリの識別情報が提供される。さらに多数のＮＡＮＤフラッシュメモリが使用される複数の構成では、当該技術分野において既知の通り、複数のメモリの各々が一意に識別可能であるように、より多くの信号を受信するようＭＤＥロジック１５０は変更可能である。

制御ロジック１２８に連結された複数のラッチ１４８は、ＮＡＮＤフラッシュメモリ１００の状態に関する様々な情報を格納するために使用される。複数のラッチ１４８内に含まれる複数のラッチの各々は、制御ロジック１２８によって、第１の状態または第２の状態に設定され得る。ラッチの状態に基づいて、制御ロジック１２８は、メモリの動作モード（例えば、動作の第１のモードを示すべく、第１の状態に設定されている、および動作の第２のモードを示すべく、第２の状態に設定されている）あるいは、イベントが発生したかどうか（例えば、メモリ１００の初期電源投入時に、第１の状態に設定されている、およびイベント発生後に第２の状態に設定されている）を判断できる。複数のラッチ１４８は従来的なものであり、当業者に既知であるように、設計および動作可能である。

動作時に、メモリアレイ１０２は、制御信号、コマンド信号、およびアドレス信号の組み合わせを提供することによってアクセスされ得る。例えば、読み取り動作を実行するには、複数のコマンド信号がデバイスバス１１６に流されていることを示すべく、複数の制御信号１１８の第１の組み合わせが制御ロジック１２８に提供される。制御ロジック１２８は、コマンドを受信する入出力コントロール１１４およびコマンドレジスタ１２０でラッチされる対応するコマンドのために、複数の内部制御信号を生成する。制御ロジック１２８は、読み取りコマンドをデコードし、メモリアレイ１０２にアクセスするための複数の内部制御信号の生成を開始する。

複数のアドレス信号がデバイスバス１１６に流されていることを示すべく、複数の制御信号１１８の第２の組み合わせが制御ロジック１２８に提供される。制御ロジックは、アドレス信号を受信する入出力コントロール１１４およびアドレスレジスタ１１２でラッチされる対応するアドレスのために、複数の内部制御信号を生成する。当該複数のアドレスをデコードし、ラッチされた複数のアドレスに対応する複数のメモリ位置にアクセスするために、当該複数のアドレスが、行デコーダ回路１３０および列デコーダ回路１３４に、内部アドレスバス１２４を介して提供される。

アクセスされるべき複数のメモリ位置を有する複数のメモリセルのページがメモリアレイ１０２から読み取られ、データレジスタ１４０内に格納される。メモリページからのデータは、内部データバス１４４上の入出力コントロール１１４に提供される前に、二次（およびオプション的）キャッシュレジスタ１４２に転送される。メモリアレイ１０２のその後のアクセス動作のためのデータの別ページを格納するために、データレジスタ１４０を解放すべく、データのページを一時的に格納するため、キャッシュレジスタが使用され得る。データのページは、キャッシュレジスタ１４２から入出力コントロール１１４に転送される。複数のアドレスに基づいて、データのページからの適切なデータが、デバイスバス１１６上に出力される。

書き込み動作が以下の点を除き、同様の態様で発生する。以下の点とはすなわち、複数の制御信号の第２の組み合わせの後、複数のアドレスに対応する複数のメモリ位置に書き込まれるデータがデバイスバス１１６上に提供されていることを示す、複数の制御信号の第３の組み合わせが制御ロジック１２８に提供される。メモリアレイ１０２に書き込むための、入出力コントロール１１４によって受信されたデータは、内部データバス１４４上でキャッシュレジスタ１４２に対し提供される。

図２は、本明細書に開示された主題による、マルチチップＮＡＮＤフラッシュメモリ２００の別の例示的な実施形態を示す。例示的な一実施形態において、ＮＡＮＤフラッシュメモリ２００は、限定はされないが、ソリッドステートメモリアレイまたはソリッドステートドライブのような、マルチダイ構成の部分を備える。マルチチップメモリ２００は、コントロールバス２２０および入出力（Ｉ／Ｏ）バス２３０を共有する、Ｎ個の個別のＮＡＮＤフラッシュメモリ２０２〜２０８を含む。高密度で小型なマルチチップメモリを提供すべく、ＮＡＮＤフラッシュメモリ２０２〜２０８は通常、単一のデバイスパッケージ内に含まれる。

例示的な一実施形態において、一意的な識別情報を有するべく、ＮＡＮＤフラッシュメモリ２０２〜２０８の各々は、従来的にプログラムされるか、それぞれのＭＤＥロジック１５０を電気的に接続させる。複数の代替的実施形態において、複数のラッチ１４８内に含まれる、複数の不揮発性チップ識別ラッチは、当該識別情報でプログラムされる。図２に示されるように、第１のＮＡＮＤフラッシュメモリ２０２は、ダイ０（チップ０）と識別され、第２のＮＡＮＤフラッシュメモリ２０４は、ダイ１（チップ１）として識別される。複数の残りのＮＡＮＤフラッシュメモリは、チップ番号を上げることで識別され、最後の２つのデバイス２０６と２０８はそれぞれ、ダイ（Ｎ−１）およびダイＮ（チップ（Ｎ−１）およびチップＮ）として識別される。

外部メモリコントローラ（不図示）は、様々なメモリ動作を実行すべく、複数の制御信号の組み合わせをコントロールバス２２０を介して、かつ、コマンド信号、アドレス信号およびデータ信号を、入出力バス２３０を介して提供する。コントロールバス２２０は、様々な制御信号を各デバイスに対し提供するための複数の信号ラインを含む。複数の制御信号の複数の例は、ＣＥ＃、ＣＬＥ、ＡＬＥ、ＷＥ＃、ＲＥ＃、およびＷＰ＃であり、その中で、様々な制御信号における「＃」は、特定のダイ識別に対応する。他の複数の制御信号も使用可能であることを理解されたい。図２に示される例示的な実施形態では、それぞれのＮＡＮＤフラッシュメモリ２０２〜２０８の各々のための識別情報を設定するため、複数の個別のＭＤＥ信号が、ＭＤＥ端子２４０、２４２、２４４および２４６上のＮＡＮＤフラッシュメモリ２０２〜２０８にそれぞれ提供される。入出力バス２３０は、複数の信号ラインを含み、８ビット幅のバスＩ／Ｏ［７：０］として示される。異なる複数のビット幅の複数の入出力バスも代替的に使用され得る。

動作時に、制御信号、コマンド信号、アドレス信号、およびデータ信号が、コントロールバス２２０および入出力バス２３０上のすべてのＮＡＮＤフラッシュメモリ２０２〜２０８に対し提供される。しかしながら、それぞれのＣＥ＃信号によってアクティブ化されるそれらのメモリのみが、当該複数の信号を受信し、それらに応答する。

例示的な一実施形態において、すべてのＮＡＮＤフラッシュメモリ２０２〜２０８をアクティブ化し、かつ、適切な制御信号およびコマンド信号をコントロールバス２２０および入出力バス２３０上に提供することによって、グローバルメモリコマンドがメモリコントローラから発行され得る。ＮＡＮＤフラッシュメモリ２０２〜２０８の各々は、メモリコマンドに応答して、メモリコマンドの実行を開始する。そのことによって、複数の大きなピーク電力の需要が、マルチダイＮＡＮＤメモリ２００に連結された電力供給（不図示）にかかり得る。そのような状況は、バッテリまたは別の限定的な電力源によって電力が供給される複数のアプリケーションにおいて、とりわけ好ましくない。ＮＡＮＤダイ動作は同期的であり得る（すなわち、ダイの内部発振器によって駆動される）ので、マルチプルＮＡＮＤダイ上での複数の同時並行処理中、電流ピークのような複数のイベントが発生し得る。例示的な一実施形態において、各ダイは、ピーク電流イベントを生成する動作を実行する前に、自動的に動作を一時中断する。例えば、各ダイは、限定はされないが、ダイの複数のチャージポンプを有効にする動作、ビットライン（ＢＬ）プリチャージ動作、またはプログラム／消去のループ動作、あるいはそれらの複数の組み合わせの前に、動作を自動的に一時中断する。

図３は、マルチチップＮＡＮＤフラッシュメモリ２００のダイによって実行される、ＮＡＮＤ動作の部分の例示的な実施形態に係るフロー図３００を示す。そこでは、本明細書に開示された主題による、ピーク電流イベントを生成する動作の実行前に、動作を自動的に一時中断する。図３では、３つの特定のピーク電流イベントが確認されているものの、本明細書に開示された主題は、そのように限定されず、追加のおよび／または他の複数のピーク電流イベントが図３に含まれ得ることを理解されたい。３０１において、ダイは複数のＮＡＮＤ動作を実行している。３０２において、ダイの複数のチャージポンプを有効にする動作が実行されるかどうか判断される。３０２において、複数のチャージポンプを有効にする動作を実行されると判断される場合、フローは３０３へと継続し、そこでは再開動作コマンドが受信されるか、または再開動作イベントが発生するまで、動作は自動的に一時中断される。

３０２において、複数のチャージポンプを有効にする動作を実行されないと判断される場合、フローは３０４へと継続し、そこでは、ビットライン（ＢＬ）にプリチャージする動作が実行されるかどうかが判断される。３０４において、ビットラインをプリチャージする動作が実行されると判断される場合、フローは３０５へと継続し、そこでは、再開動作コマンドが受信されるか、または再開動作イベントが発生するまで、動作は自動的に一時中断される。

３０４において、ビットラインをプリチャージする動作が実行されないと判断される場合、フローは３０６へと継続し、そこでは、プログラム／消去のループ動作である動作が実行されるかどうか判断される。３０６において、プログラム／消去のループ動作が実行されると判断される場合、フローは３０７へと継続し、そこでは、再開動作コマンドが受信されるか、または再開動作イベントが発生するまで、動作は自動的に一時中断される。

３０６において、プログラム／消去のループ動作が実行されないと判断される場合、フローは３０８へと継続し、そこでは、複数のＮＡＮＤ動作が継続して実行される。

本明細書に開示された主題によると、限定はされないが、再開動作が発生可能な例示的な方法には、次のものが含まれる。すなわち、システムコントローラからのダイ固有の再開コマンドの受信、システムタイマ／クロックおよび／またはダイ内部のタイマ／クロックの時間切れに基づく、再開動作イベントの発生、すべてのダイに対し発行されるシステム全体の電力管理コマンドおよび他のダイにおける再開動作を制御するダイ固有の複数の出力の受信、および、ダイ内のレジスタの示された高電流ステータスに応答した、システムコントローラからのダイ固有の再開コマンドの受信である。

図４は、本明細書に開示された本主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための、システムコントローラ（ホストコントローラ）からのダイ固有の再開コマンドの受信のための例示的なタイミングダイアグラム４００を示す。４つのダイ以外の数のダイを有する、マルチチップＮＡＮＤフラッシュメモリが使用可能であることを理解されたい。図４に示されるように、ダイ０〜ダイ３は、例えば、ビットライン（ＢＬ）プリチャージ動作が発生することを示す、図３のフロー図に対応する、例えば、複数の動作の実行に基づいて、自動中断状態にある。図４で、Ｉｃｃ‐ダイ０からＩｃｃダイ３のダイ電流は、低電流状態であると示されている。

４０１において、システムコントローラは、ダイ０に特定して宛てられる再開コマンドをデータラインＤＱ［７：０］上に発行する。ダイ０は応答して、４０２において、動作を再開し、三角形のスパイクによって示されるように、ビットラインプリチャージによって生じる高電流条件が発生する。より後の時間において、システムコントローラは、４０３において、ダイ１に特定して宛てられる再開コマンドをデータラインＤＱ［７：０］上に発行する。ダイ１は応答して、４０４において、動作を再開し、ビットラインプリチャージによって生じる、高電流条件が発生する。さらにより後の時間において、システムコントローラ（ホストコントローラ）は、４０５において、ダイ２に特定して宛てられる再開コマンドをデータラインＤＱ［７：０］上に発行する。ダイ２は応答して、４０６において、動作を再開し、ビットラインプリチャージによって生じる、高電流条件が発生する。説明の終了として、よりいっそうさらに後の時間において、システムコントローラは、４０７において、ダイ３に特定して宛てられた再開コマンドをデータラインＤＱ［７：０］上に発行する。ダイ３は応答して、４０８において、動作を再開し、ビットラインプリチャージによって生じる、高電流条件が発生する。マルチダイデバイスに対する複数の全体的な電力消費制約を超える高電流条件を回避すべく、複数の再開コマンドは、システムコントローラによって、適切なタイミングをもって発行される。

図５は、本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのためのシステム生成クロックに基づく、複数の再開イベントの例示的なタイミングダイアグラム５００を示す。４つのダイ以外の数のダイを有する、マルチチップＮＡＮＤフラッシュメモリを使用可能であることを理解されたい。図５に示されるように、ダイ０〜ダイ３は、例えば、ビットライン（ＢＬ）プリチャージ動作が発生することを示す、図３のフロー図に対応する、例えば、複数の動作の実行に基づいて、自動中断状態にある。図５で、Ｉｃｃ‐ダイ０からＩｃｃダイ３のダイ電流は、低電流状態であると示されている。

５０１において、カウンタリセットＣｎｔｒ＿ｒｅｓｅｔ信号がシステムコントローラによって発行され、それにより、５０２において、複数のそれぞれのダイのすべての内部ダイカウンタは、００ｈにリセットされる。各内部ダイカウンタは、異なるタイミング値にリセットされるべく、製造時に、個別に調整されている。また、各内部ダイのカウンタは、周知の方法で、システム生成の電力管理信号ＰＭ＿ｃｌｋに対するカウントに応答する。例示的な一実施形態において、Ｃｎｔｒ＿ｒｅｓｅｔ信号が、電力管理信号ＰＭ＿ｃｌｋとの適切なタイミングの関係で発行されるべきである。ダイ０の内部ダイのカウンタが、この例において、０１ｈと等しい場合、ダイ０は、５０３において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。ダイ１の内部ダイのカウンタが、０２ｈと等しい場合、ダイ１は、５０４において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。ダイ２の内部ダイのカウンタが、０３ｈと等しい場合、ダイ１は、５０５において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生し、ダイ３の内部ダイカウンタが、０４ｈと等しい場合、ダイ３は、５０６において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。マルチダイデバイスに対する、複数の全体的な電力消費制約を超える高電流条件を回避すべく、適切なタイミングを提供するよう、ＰＭ＿ｃｌｋの速度および各内部ダイカウンタの選択されたカウント値が選択されるべきである。

図６は、本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのためのダイトグルクロックに基づく、複数の再開イベントの例示的なタイミングダイアグラム６００を示す。４つのダイ以外の数のダイを有する、マルチチップＮＡＮＤフラッシュメモリが使用され得ることを理解されたい。図６に示されるように、ダイ０〜ダイ３は、例えば、システムコントローラ（ホストコントローラ）からＣｎｔｒ＿ｒｅｓｅｔ信号の受信および、例えば、ビットライン（ＢＬ）プリチャージ動作が発生することを示す、図３のフロー図に対応する複数の動作の実行に基づいて、自動中断状態にある。ダイ電流Ｉｃｃ‐Ｄｉｅ０からＩｃｃ‐Ｄｉｅ３は、図６において、低電流状態であると示されている。

より具体的には、６０１において、カウンタリセット信号ＣＮＴ＿ｒｅｓｅｔがシステムコントローラによって発行され、それにより、６０２において、複数のダイのそれぞれの内部ダイのカウンタはすべて、００ｈにリセットされる。例示的な一実施形態において、ＣＮＴ＿ｒｅｓｅｔ信号はまた、ダイ０〜ダイ３に対する自動中断モードを有効にする。さらに、各内部ダイのカウンタは、異なるタイミング値にリセットされるべく、製造時に、個別に調整されており、各内部ダイカウンタは、カウントのためのシステムクロックＰＭ＿ｃｌｋに周知の方法で応答する。ダイ０が自動中断状態に入る場合、システム全体で利用可能な電力管理信号ＰＭ＿ｃｌｋは、６０３において切り替わり、ダイ０の内部ダイのカウンタはカウントを開始する。同様に、各ダイ１〜ダイ３が自動中断状態に入る場合、ＰＭ＿ｃｌｋは切り替わる（イベント６０４、６０５、および６０６）。ＰＭ＿ｃｌｋの切り替えは、定期的に時間間隔を置かれるように示されるが、切り替えは、それぞれのダイが自動中断状態に入るべきであるといつ判断するかに依存することを理解されたい。ＰＭ＿ｃｌｋは継続して切り替わり、最終的にダイ０の内部ダイのカウンタは、この例において、６０６において、０４ｈになり、ダイ０は、６０７において、動作を再開し、ビットラインプリチャージによって生じる高電流条件が発生する。６０８において、高電流条件が検出され、６０９において、ＰＭ＿ｃｌｋが切り替わる。６１０において、ダイ１の内部ダイのカウンタが０４ｈになるとき、ダイ１は６１１において動作を再開し、ビットラインプリチャージによって生じる高電流条件が発生する。６１１において、高電流条件が検出され、６１２において、ＰＭ＿ｃｌｋが切り替わる。６１３において、ダイ２の内部ダイのカウンタが０４ｈになるとき、ダイ２は６１４において動作を再開し、ビットラインプリチャージによって生じる高電流条件が発生する。６１４において、高電流条件が検出され、６１５において、ＰＭ＿ｃｌｋが切り替わる。６１６において、ダイ３の内部ダイのカウンタが０４ｈになるとき、ダイ３は６１７において動作を再開し、ビットラインプリチャージによって生じる高電流条件が発生する。６１４において、高電流条件が検出され、６１８において、ＰＭ＿ｃｌｋが切り替わる。処理は同一の態様で継続する。マルチダイデバイスに対する、複数の全体的な電力消費制約を超える高電流条件を回避すべく、適切なタイミングを提供するよう、ＰＭ＿ｃｌｋの切り替わり速度および各内部ダイのカウンタの選択されたカウント値が選択されるべきである。

図７は、本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための電力管理モードに係る例示的なタイミングダイアグラム７００を示す。４つのダイ以外の数のダイを有する、マルチチップＮＡＮＤフラッシュメモリが使用され得ることを理解されたい。図７に示されるように、ダイ０〜ダイ３は、最初は、通常の動作モード（すなわち、非自動中断）にある。ダイ電流Ｉｃｃ‐Ｄｉｅ０からＩｃｃ‐Ｄｉｅ３は、図７において、低電流状態であると示されている。

７０１において、電力管理コマンドを受信後、すべてのダイはそれぞれ、定義済みの高電流動作の前に、任意の後の動作を一時中断する（７０２〜７０５）。それぞれのダイは動作を連続的に一時中断するよう示されているが、必ずしもそのような場合ばかりではない。複数の動作を再開すべく、システムコントローラは例えば、電力管理モードの終了を示す、ＰＭ＿ＥＮＤコマンドを７０６において発行する。ＰＭ＿ＥＮＤコマンドを受信すると、各それぞれのダイは、製造時に規定され得る固有の遅延に基づいて、７０７〜７１０において、固定された調整可能遅延および／またはダイアドレスによって、定義され得る一意の遅延に基づいて、互いに動作を再開する。

図８は、本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための自動中断および自動再開モードの例示的なタイミングダイアグラム８００を示す。４つのダイ以外の数のダイを有する、マルチチップＮＡＮＤフラッシュメモリが使用され得ることを理解されたい。図８に示されるように、ダイ０〜ダイ３は、１つのダイ、例えばダイ０が高電流動作が続くと判断するまで、最初は、通常の動作モード（すなわち、非自動中断）で動作中である。この特定例では、ダイ０は自動中断状態にないので、ダイ０は、８０１において、検出された続の高電流動作を、他のダイに対し、例えば、ＨＣ＃信号ラインをプルすることによってシグナリングする。例示的な一実施形態において、ＨＣ＃信号ラインは、図１のＲ／Ｂ＃信号ラインと同様に実装できる。８０１において、信号ＨＣ＃がＬＯＷの場合、マルチダイメモリの他のダイは、例えば、ビットライン（ＢＬ）プリチャージ動作が発生することを示す、図３のフロー図に対応する複数の動作を、例えば実行することに基づいて、自動中断状態に入る。ダイ電流Ｉｃｃ‐Ｄｉｅ０からＩｃｃ‐Ｄｉｅ３は図３において、低電流状態であると示されている。

ダイ０はＨＣ＃がローになった後、遅延がないように製造されており、検出された後の高電流動作を迅速に実行する。ダイ０が高電流動作を終了するとき、信号ＨＣ＃が８０２においてリリースされ、ダイ１を「遅延１」の遅延の間、自動中断状態のままにする。遅延１の終了時、ダイ１は８０３において、自動再開し、ＨＣ＃はローになるものと判断し、高電流動作が続いて生じると検出されたことを示す。ダイ１が高電流動作を終了するとき、信号ＨＣ＃が８０４においてリリースされ、ダイ２を「遅延２」の遅延の間、自動中断状態のままにする。遅延２の終了時、ダイ３は８０６において、自動再開し、高電流動作が続くと検出されたことを示すべく、ＨＣ＃はローにプルされるべきであると判断する。ダイ３が高電流動作を終了するとき、信号ＨＣ＃が８０７においてリリースされる。処理は同一の態様で継続する。

図９は、本明細書に開示された主題による、例示的な４つのダイのマルチチップＮＡＮＤフラッシュメモリのための再開動作コマンドの例示的なタイミングダイアグラム９００を示す。４つのダイ以外の数のダイを有する、マルチチップＮＡＮＤフラッシュメモリが使用され得ることを理解されたい。図９に示されるように、ダイ０〜ダイ３は、例えば、ビットライン（ＢＬ）プリチャージ動作が発生することを示す、図３のフロー図に対応する、例えば、複数の動作の実行に基づいて、自動中断状態にある。ダイの電流Ｉｃｃ‐Ｄｉｅ０からＩｃｃ‐Ｄｉｅ３は、図９において、低電流状態として示されている。さらに、各ダイは、ダイが自動中断モードであるかどうかのインジケータを格納する高電流レジスタを備える。各高電流レジスタは、周知の方法で、システムコントローラ（ホストコントローラ）によって読み取られ得る。それぞれのダイの複数の高電流レジスタ内の示されるステータスに基づいて、システムコントローラは、再開コマンドをダイに発行すべき適切な時間を判断できる。

図９に示されるように、システムコントローラは、９０１において、ダイ０の高電流レジスタのステータスを読み取り、９０２において、再開コマンドを発行する。再開コマンドに応答して、ダイ０は９０３において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。９０２におけるシステムコントローラによる再開コマンドを発行する判断は、限定はされないが、マルチダイメモリの複数の全体的なピーク電流条件に基づく。９０４において、システムコントローラは、ダイ１の高電流レジスタのステータスを読み取り、９０５において、再開コマンドを発行する。再開コマンドに応答して、ダイ１は９０６において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。９０７において、システムコントローラは、ダイ２の高電流レジスタのステータスを読み取り、９０８において、再開コマンドを発行する。再開コマンドに応答して、ダイ２は、９０９において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。９１０において、システムコントローラは、ダイ３の高電流レジスタのステータスを読み取り、９１１において、再開コマンドを発行する。再開コマンドに応答して、ダイ３は、９１２において動作を再開し、ビットラインプリチャージにより生じる高電流条件が発生する。９０２において再開コマンドを発行するシステムコントローラによりなされる判断と同様、９０５、９０８、および９１１において発行される再開コマンドに対しなされる複数の判断は、限定はされないが、マルチダイメモリの複数の全体的なピーク電流条件に基づく。処理は、各それぞれのダイが、例えば、図３のフロー図に対応する複数の動作を実行すること、および複数のそれぞれの高電流レジスタのステータスを監視するシステムコントローラに基づいて、自動中断状態に入りながら継続する。

これらの変形は、上記詳細な説明を考慮して、なし得る。以下の特許請求の範囲において使用される複数の用語は、本明細書および特許請求の範囲で開示される、複数の特定の実施形態に対する範囲を限定するものと解釈されるべきではない。むしろ、本明細書に開示された複数の実施形態の範囲は、以下の特許請求の範囲によって判断されるべきであり、特許請求の範囲は、クレーム解釈に係る複数の確立された理論に従い、解釈されるべきである。

Claims (27)

1. マルチダイメモリの少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階と、
   前記後のメモリ動作が、高電流メモリ動作である場合、前記少なくとも１つのダイによって、一時中断動作モードに自動的に入る段階と、
   再開動作イベントに応答して、前記少なくとも１つのダイによって、動作を再開する段階と、
   前記高電流メモリ動作を実行する段階と、を備える方法。
2. 前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階は、後のメモリが、前記少なくとも１つのダイのチャージポンプを有効にするための動作であるかどうか、前記少なくとも１つのダイのビットラインをチャージするための動作であるかどうか、もしくはプログラム／消去のループ動作であるかどうか、またはそれらの組み合わせであるかどうかを判断する段階を含む、請求項１に記載の方法。
3. 前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階はさらに、前記マルチダイメモリに、後の前記高電流メモリ動作について指示を出力する段階を含む、請求項１または２に記載の方法。
4. さらに、
   後のメモリ動作が高電流メモリ動作であるかどうかを判断するモードに入るためのコマンドを、前記マルチダイメモリのコントローラから受信する段階と、
   前記コマンドの受信に応答して、マルチダイメモリの前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階と、を備える、請求項１から３のいずれか一項に記載の方法。
5. さらに、
   前記少なくとも１つのダイに特定して宛てられた、再開動作イベントを含む再開コマンドを前記コントローラから受信する段階と、
   前記少なくとも１つのダイに特定して宛てられた前記再開コマンドに応答して、前記少なくとも１つのダイによって前記再開動作を実行する段階と、
   前記高電流メモリ動作を実行する段階と、を備える、請求項４に記載の方法。
6. さらに、
   前記マルチダイメモリの別のダイから、前記別のダイは、後のメモリ動作が高電流メモリ動作であると判断したとの第１の指示を受信する段階と、
   前記別のダイからの前記第１の指示の受信に応答して、前記マルチダイメモリの前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリ動作であるかどうかの判断を実行する段階と、
   前記別のダイから、前記第１の指示を終了させる、前記再開動作イベントを含む、第２の指示を受信する段階と、
   前記少なくとも１つのダイによって、前記高電流メモリ動作を実行する段階と、を備える、請求項１から５のいずれか一項に記載の方法。
7. 前記少なくとも１つのダイによって、前記高電流メモリ動作を実行する段階は、前記第２の指示を受信後、前記高電流メモリ動作を実行する前に、予め定められた時間遅延させる段階を含む、請求項６に記載の方法。
8. さらに、
   前記マルチダイメモリのコントローラから、カウンタリセット信号を受信する段階と、
   前記カウンタリセット信号に応答して、内部ダイのカウンタをリセットする段階と、
   前記内部ダイのカウンタを使用して、第１のクロック信号をカウントする段階と、
   前記内部ダイのカウンタによる、予め定められたカウントに応答して、前記少なくとも１つのダイによる前記動作を再開する段階と、
   前記高電流メモリ動作を実行する段階と、を備えており、
   前記内部ダイのカウンタの前記予め定められたカウントは、前記再開動作イベントを含む、請求項１から７のいずれか一項に記載の方法。
9. さらに、
   後のメモリ動作が高電流メモリ動作であるかどうかを判断するモードに入るためのコマンドを、前記マルチダイメモリのコントローラから受信する段階と、
   前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリであるかどうかの前記判断に応答して、信号ラインを切り替える段階と、
   前記信号ラインが切り替わる予め定められた回数に応答して、前記少なくとも１つのダイによる前記再開動作を実行する段階と、
   前記高電流メモリ動作を実行する段階と、かつ、
   前記高電流メモリ動作の実行に応答して、前記信号ラインを切り替える段階と、を備えており、
   前記信号ラインが切り替わる前記予め定められた回数は、前記再開動作イベントを含む、請求項１から８のいずれか一項に記載の方法。
10. 前記マルチダイメモリは、ソリッドステートドライブを含む、請求項１から９のいずれか一項に記載の方法。
11. ソリッドステートドライブにおけるピーク電流条件を制御する方法であって、
    前記ソリッドステートドライブの少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階と、
    前記後のメモリ動作が高電流メモリ動作である場合、前記少なくとも１つのダイによる一時中断動作モードに入る段階と、
    再開動作イベントに応答して、前記少なくとも１つのダイによる動作を再開する段階と、
    前記高電流メモリ動作を実行する段階と、を備えており、
    前記高電流メモリは、前記少なくとも１つのダイのチャージポンプを有効にするための動作、前記少なくとも１つのダイのビットラインをチャージするための動作、もしくはプログラム／消去のループ動作、またはそれらの組み合わせを含む、方法。
12. さらに、
    後のメモリ動作が高電流メモリ動作であるかどうかを判断するためのコマンドを、前記ソリッドステートドライブのコントローラから受信する段階と、
    前記コマンドの受信に応答して、マルチダイメモリの前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階と、を備える、請求項１１に記載の方法。
13. さらに、
    前記少なくとも１つのダイに特定して宛てられた、再開動作イベントを含む再開コマンドを、前記ソリッドステートドライブの前記コントローラから受信する段階と、
    前記再開コマンドに応答して、前記少なくとも１つのダイに特定して宛てられた前記再開コマンドに応答して、前記少なくとも１つのダイによって前記再開動作を実行する段階と、
    前記高電流メモリ動作を実行する段階と、を備える、請求項１２に記載の方法。
14. さらに、
    前記ソリッドステートドライブの別のダイから、前記別のダイは、後のメモリ動作が高電流メモリ動作であると判断したとの第１の指示を受信する段階と、
    前記別のダイからの前記第１の指示の受信に応答して、マルチダイメモリの前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリ動作であるかどうかの判断を実行する段階と、
    前記別のダイから、前記第１の指示を終了させる、前記再開動作イベントを含む、第２の指示を受信する段階と、
    前記少なくとも１つのダイの前記高電流メモリ動作を実行する段階と、を備える、請求項１１から１３のいずれか一項に記載の方法。
15. 前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断する段階はさらに、マルチダイメモリに、後の高電流メモリ動作について指示を出力する段階を含む、請求項１１から１４のいずれか一項に記載の方法。
16. さらに、
    前記ソリッドステートドライブのコントローラから、カウンタリセット信号を受信する段階と、
    前記カウンタリセット信号に応答して、内部ダイのカウンタをリセットする段階と、
    前記内部ダイのカウンタを使用して、第１のクロック信号をカウントする段階と、
    前記内部ダイのカウンタによる、予め定められたカウントに応答して、前記少なくとも１つのダイによる前記動作を再開する段階と、
    前記高電流メモリ動作を実行する段階と、を備えており、
    前記内部ダイのカウンタの前記予め定められたカウントは、前記再開動作イベントを含む、請求項１１から１５のいずれか一項に記載の方法。
17. さらに、
    後のメモリ動作が高電流メモリ動作であるかどうかを判断するモードに入るためのコマンドを、前記ソリッドステートドライブのコントローラから受信する段階と、
    前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリであるかどうかを判断する段階に応答して、信号ラインを切り替える段階と、
    前記信号ラインが切り替わる予め定められた回数に応答して、前記少なくとも１つのダイによる前記再開動作を実行する段階と、
    前記高電流メモリ動作を実行する段階と、
    前記高電流メモリ動作の実行に応答して、前記信号ラインを切り替える段階と、を備えており、
    前記信号ラインが切り替わる前記予め定められた回数は、前記再開動作イベントを含む、請求項１１から１６のいずれか一項に記載の方法。
18. マルチダイメモリの少なくとも１つのダイを備える装置であって、
    前記少なくとも１つのダイは、後のメモリ動作が高電流メモリ動作であるかどうかを判断し、
    前記高電流メモリ動作は、前記少なくとも１つのダイのチャージポンプを有効にするための動作、前記少なくとも１つのダイのビットラインをチャージするための動作、もしくはプログラム／消去のループ動作、またはそれらの組み合わせを含み、
    前記少なくとも１つのダイはさらに、
    前記後のメモリ動作が高電流メモリ動作である場合、前記少なくとも１つのダイによる一時中断動作モードに入り、
    前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリであるかどうかの判断に応答して、信号ラインを切り替え、
    前記信号ラインが切り替わる予め定められた回数に応答して、前記マルチダイメモリの複数の他のダイによる動作を再開し、
    前記高電流メモリ動作を実行し、かつ、
    前記高電流メモリ動作の実行に応答して、前記信号ラインを切り替え、
    前記信号ラインが切り替わる前記予め定められた回数は、再開動作イベントを含む、装置。
19. 前記少なくとも１つのダイはさらに、前記マルチダイメモリのコントローラから、カウンタリセット信号を受信し、かつ、前記カウンタリセット信号の受信に応答して、後のメモリ動作が高電流メモリ動作であるかどうかを判断する、請求項１８に記載の装置。
20. 前記マルチダイメモリは、ソリッドステートドライブを含む、請求項１８または１９に記載の装置。
21. ソリッドステートドライブにおけるピーク電流条件を制御するための装置であって、
    前記ソリッドステートドライブの少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断するための手段と、
    前記後のメモリ動作が高電流メモリ動作である場合、前記少なくとも１つのダイによる一時中断動作モードに入るための手段と、
    再開動作イベントに応答して、前記少なくとも１つのダイによる動作を再開するための手段と、かつ、
    前記高電流メモリ動作を実行するための手段と、を備えており、
    前記高電流メモリは、前記少なくとも１つのダイのチャージポンプを有効にするための動作、前記少なくとも１つのダイのビットラインをチャージするための動作、もしくはプログラム／消去のループ動作、またはそれらの組み合わせを含む、装置。
22. さらに、
    後のメモリ動作が高電流メモリ動作であるかどうかを判断するためのコマンドを、前記ソリッドステートドライブのコントローラから受信するための手段と、
    前記コマンドの受信に応答して、マルチダイメモリの前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断するための手段と、を備える、請求項２１に記載の装置。
23. さらに、
    前記少なくとも１つのダイに特定して宛てられた、再開動作イベントを含む再開コマンドを、前記ソリッドステートドライブの前記コントローラから受信するための手段と、
    前記再開コマンドに応答して、前記少なくとも１つのダイに特定して宛てられた前記再開コマンドに応答して、前記少なくとも１つのダイによる前記再開動作を実行するための手段と、
    前記高電流メモリ動作を実行するための手段と、を備える、請求項２２に記載の装置。
24. さらに、
    前記ソリッドステートドライブの別のダイから、前記別のダイは、後のメモリ動作が高電流メモリ動作であると判断したとの第１の指示を受信するための手段と、
    前記別のダイからの前記第１の指示の受信に応答して、マルチダイメモリの前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリ動作であるかどうかの判断を実行するための手段と、
    前記別のダイから、前記第１の指示を終了させる、前記再開動作イベントを含む、第２の指示を受信するための手段と、
    前記少なくとも１つのダイの前記高電流メモリ動作を実行するための手段と、を備える、請求項２１から２３のいずれか一項に記載の装置。
25. 前記少なくとも１つのダイによって、後のメモリ動作が高電流メモリ動作であるかどうかを判断するための前記手段はさらに、マルチダイメモリに、後の高電流メモリ動作について指示を出力するための手段を含む、請求項２１から２４のいずれか一項に記載の装置。
26. さらに、
    前記ソリッドステートドライブのコントローラから、カウンタリセット信号を受信するための手段と、
    前記カウンタリセット信号に応答して、内部ダイのカウンタをリセットするための手段と、
    前記内部ダイのカウンタを使用して、第１のクロック信号をカウントするための手段と、
    前記内部ダイのカウンタによる、予め定められたカウントに応答して、前記少なくとも１つのダイによる前記動作を再開するための手段と、
    前記高電流メモリ動作を実行するための手段と、を備えており、
    前記内部ダイのカウンタの前記予め定められたカウントは、前記再開動作イベントを含む、請求項２１から２５のいずれか一項に記載の装置。
27. さらに、
    後のメモリ動作が高電流メモリ動作であるかどうかを判断するモードに入るためのコマンドを、前記ソリッドステートドライブのコントローラから受信するための手段と、
    前記少なくとも１つのダイによる、後のメモリ動作が高電流メモリであるかどうかの判断に応答して、信号ラインを切り替えるための手段と、
    前記信号ラインが切り替わる予め定められた回数に応答して、前記少なくとも１つのダイによる前記再開動作を実行するための手段と、
    前記高電流メモリ動作を実行するための手段と、
    前記高電流メモリ動作の実行に応答して、前記信号ラインを切り替えるための手段と、を備えており、
    前記信号ラインが切り替わる前記予め定められた回数は、前記再開動作イベントを含む、請求項２１から２６のいずれか一項に記載の装置。

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