KR20210112557A - 메모리 장치에서 연속으로 수행되는 다수의 커맨드 동작에 필요한 파워값을 정확하게 예측할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 장치에서 연속으로 수행되는 다수의 커맨드 동작에 필요한 파워값을 정확하게 예측할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

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Abstract

본 기술은 다수의 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것으로서, 다수의 메모리 다이(die)를 포함하는 메모리 장치, 및 다수의 메모리 다이 중 어느 하나의 선택 메모리 다이로 제1 및 제2커맨드를 연속으로 전달하는 경우, 제1 및 제2 커맨드를 각각 분석하여 서로 간에는 동작구간을 겹쳐서 수행하는 것이 불가능한 제1커맨드의 제1동작과 제2커맨드의 제2동작을 구분하고, 제2동작과 동작구간을 겹쳐서 수행하는 것이 가능한 제1커맨드의 제3동작 및 제1동작과 동작구간을 겹쳐서 수행하는 것이 가능한 제2커맨드의 제4동작을 구분하는 컨트롤러를 포함한다.

Description

메모리 장치에서 연속으로 수행되는 다수의 커맨드 동작에 필요한 파워값을 정확하게 예측할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법{APPARATUS AND METHOD FOR ACCURATE PREDICTION OF POWER REQUIRED TO OPERATION OF SEQUENTIAL COMMANDS PERFORMED IN MEMORY DEVICE}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 다수의 메모리 장치를 포함하는 메모리 시스템 및 메모리 시스템의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
비휘발성 메모리 장치를 이용한 데이터 저장 장치는 하드 디스크와 달리 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 메모리 시스템에 포함된 다수의 메모리 장치 중 어느 하나의 선택 메모리 장치로 적어도 두 개 이상의 커맨드를 연속으로 전달하는 경우, 적어도 두 개 이상의 커맨드를 수행하기 위해 필요한 파워값을 정확하게 예측할 수 있는 메모리 시스템 및 메모리 시스템의 동작방법을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 다수의 메모리 다이(die)를 포함하는 메모리 장치; 및 상기 다수의 메모리 다이 중 어느 하나의 선택 메모리 다이로 제1 및 제2커맨드를 연속으로 전달하는 경우, 상기 제1 및 제2 커맨드를 각각 분석하여 서로 간에는 동작구간을 겹쳐서 수행하는 것이 불가능한 상기 제1커맨드의 제1동작과 상기 제2커맨드의 제2동작을 구분하고, 상기 제2동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제1커맨드의 제3동작 및 상기 제1동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제2커맨드의 제4동작을 구분하는 컨트롤러를 포함하며, 상기 컨트롤러는, 상기 제1 내지 제4동작 중 어느 하나의 동작만 수행되는 단독동작구간에서 사용이 예측되는 단독파워값을 계산하고, 동작이 서로 겹쳐서 수행되는 중복동작구간에서 사용이 예측되는 피크(peak)파워값을 계산하며, 상기 제1 내지 제4동작의 수행시점에 따라 상기 단독파워값 및 피크파워값을 합산하여 상기 선택 메모리 다이에서 상기 제1 및 제2커맨드를 수행할 때 사용이 예측되는 전체파워값을 계산할 수 있다.
또한, 상기 컨트롤러는, 상기 피크파워값이 정해진 기준값보다 작은 값을 유지하는 상태에서 상기 전체파워값이 최소값이 될 수 있도록 상기 제1 내지 제4동작의 수행시점을 조절할 수 있다.
또한, 상기 컨트롤러는, 상기 중복동작구간에서 서로 겹쳐서 수행되는 적어도 두 개 이상의 동작에 대응하는 적어도 두 개 이상의 전류값 각각에 설정된 가중치를 적용하여 연산전류값을 계산하고, 상기 중복동작구간에서 상기 연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하며, 상기 제1 및 제2커맨드의 종류와 상기 선택 메모리 다이의 종류에 따라 상기 설정된 가중치의 값이 결정될 수 있다.
또한, 상기 제1커맨드가 제1데이터를 상기 선택 메모리 다이에 저장하기 위한 제1라이트 커맨드이고, 상기 제2커맨드가 제2데이터를 상기 선택 메모리 다이에 저장하기 위한 제2라이트 커맨드인 경우, 상기 컨트롤러는, 상기 제1데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제1동작으로 구분하여 제1구간동안 수행될 것을 예측하고, 상기 제1구간이후 상기 선택 메모리 다이가 내부에서 상기 제1데이터를 물리적으로 저장하는 동작을 상기 제3동작으로 구분하여 제2구간동안 수행될 것을 예측하며, 상기 제1구간이후 상기 제2데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제2동작으로 구분하여 상기 제2구간과 동작구간이 겹쳐지는 제3구간동안 수행될 것을 예측하고, 상기 제2구간 및 제3구간이후 상기 선택 메모리 다이가 내부에서 상기 제2데이터를 물리적으로 저장하는 동작을 상기 제4동작으로 구분하여 제4구간동안 수행될 것을 예측할 수 있다.
또한, 상기 컨트롤러는, 상기 제1구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측적용한 제1부분파워값과, 상기 제2구간 중 동작구간이 상기 제3구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측적용한 제2부분파워값, 및 상기 제4구간에서 상기 제4동작에 대응하는 제4전류값의 사용을 예측적용한 제3부분파워값을 합산하여 상기 단독파워값을 계산하고, 상기 제3전류값과 상기 제2동작에 대응하는 제2전류값을 연산한 제1연산전류값을 계산하고, 상기 제3구간에서 상기 제1연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산할 수 있다.
또한, 상기 컨트롤러는, 상기 제2전류값에 제1가중치를 곱한 전류값과 상기 제3전류값에 제2가중치를 곱한 전류값을 합산하여 상기 제1연산전류값을 계산할 수 있다.
또한, 상기 제1커맨드가 제3데이터를 상기 선택 메모리 다이에서 리드하기 위한 제1리드 커맨드이고, 상기 제2커맨드가 제4데이터를 상기 선택 메모리 다이에서 리드하기 위한 제2리드 커맨드인 경우, 상기 컨트롤러는, 상기 선택 메모리 다이가 내부에서 상기 제3데이터를 물리적으로 리드하는 동작을 상기 제3동작으로 구분하여 제5구간동안 수행될 것을 예측하고, 상기 제5구간이후 상기 선택 메모리 다이로부터 상기 제3데이터를 전달받는 동작을 상기 제1동작으로 구분하여 제6구간동안 수행될 것을 예측하며, 상기 제3동작이 시작된 이후, 상기 선택 메모리 다이가 내부에서 상기 제4데이터를 물리적으로 리드하는 동작을 상기 제4동작으로 구분하여 상기 제5 및 제6구간 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제7구간동안 수행될 것을 예측하고, 상기 제6 및 제7구간이후 상기 선택 메모리 다이로부터 상기 제4데이터를 전달받는 동작을 상기 제2동작으로 구분하여 제8구간동안 수행될 것을 예측할 수 있다.
또한, 상기 컨트롤러는, 상기 제5구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측한 제4부분파워값과, 상기 제6구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측한 제5부분파워값과, 상기 제8구간에서 상기 제2동작에 대응하는 제2전류값의 사용을 예측한 제6부분파워값을 합산하여 상기 단독파워값을 계산하고, 상기 제3전류값과 상기 제4동작에 대응하는 제4전류값을 연산한 제2연산전류값을 계산하고, 상기 제1전류값과 상기 제4전류값을 연산한 제3연산전류값을 계산하며, 상기 제5구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제2연산전류값의 사용을 예측적용하고, 상기 제6구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제3연산전류값의 사용을 예측적용하여, 상기 제7구간에서 사용이 예측되는 상기 피크파워값을 계산할 수 있다.
또한, 상기 컨트롤러는, 상기 제3전류값에 제3가중치를 곱한 전류값과 상기 제4전류값에 제4가중치를 곱한 전류값을 합산하여 상기 제2연산전류값을 계산하고, 상기 제1전류값에 제5가중치를 곱한 전류값과 상기 제4전류값에 제6가중치를 곱한 전류값을 합산하여 상기 제3연산전류값을 계산할 수 있다.
또한, 상기 컨트롤러는, 상기 제1 및 제2 커맨드 각각을 분석하여 상기 제1 내지 제4동작을 구분하기 위한 커맨드 분석부; 상기 제1 내지 제4동작의 수행시점에 따라 상기 단독파워값 및 피크파워값과 상기 전체파워값을 계산하는 파워계산부; 상기 선택 메모리 다이의 종류를 확인하고, 확인결과에 대응하는 가중치 정보를 상기 파워계산부로 전달하는 가중치확인부; 및 상기 파워계산부의 결과를 확인하고, 확인결과에 따라 상기 제1 내지 제4동작의 수행시점을 조절하는 동작조절부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 다수의 메모리 다이(die)를 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서, 상기 다수의 메모리 다이 중 어느 하나의 선택 메모리 다이로 제1 및 제2커맨드를 연속으로 전달하는 경우, 상기 제1 및 제2커맨드를 각각 분석하여 서로 간에는 동작구간을 겹쳐서 수행하는 것이 불가능한 상기 제1커맨드의 제1동작과 상기 제2커맨드의 제2동작을 구분하고, 상기 제2동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제1커맨드의 제3동작 및 상기 제1동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제2커맨드의 제4동작을 구분하는 구분단계; 및 상기 제1 내지 제4동작 중 어느 하나의 동작만 수행되는 단독동작구간에서 사용이 예측되는 단독파워값을 계산하고, 동작이 서로 겹쳐서 수행되는 중복동작구간에서 사용이 예측되는 피크(peak)파워값을 계산하며, 상기 제1 내지 제4동작의 수행시점에 따라 상기 단독파워값 및 피크파워값을 합산하여 상기 선택 메모리 다이에서 상기 제1 및 제2커맨드를 수행할 때 사용이 예측되는 전체파워값을 계산하는 계산단계를 포함할 수 있다.
또한, 상기 계산단계에서 계산된 상기 피크파워값이 정해진 기준값보다 작은 값을 유지하는 상태에서 상기 전체파워값이 최소값이 될 수 있도록 상기 제1 내지 제4동작의 수행시점을 조절하는 조절단계를 더 포함할 수 있다.
또한, 상기 계산단계는, 상기 중복동작구간에서 서로 겹쳐서 수행되는 적어도 두 개 이상의 동작에 대응하는 적어도 두 개 이상의 전류값 각각에 설정된 가중치를 적용하여 연산전류값을 계산하고, 상기 중복동작구간에서 상기 연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하며, 상기 제1 및 제2커맨드의 종류와 상기 선택 메모리 다이의 종류에 따라 상기 설정된 가중치의 값이 결정될 수 있다.
또한, 상기 제1커맨드가 제1데이터를 상기 선택 메모리 다이에 저장하기 위한 제1라이트 커맨드이고, 상기 제2커맨드가 제2데이터를 상기 선택 메모리 다이에 저장하기 위한 제2라이트 커맨드인 경우, 상기 구분단계는, 상기 제1데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제1동작으로 구분하여 제1구간동안 수행될 것을 예측하는 단계; 상기 제1구간이후 상기 선택 메모리 다이가 내부에서 상기 제1데이터를 물리적으로 저장하는 동작을 상기 제3동작으로 구분하여 제2구간동안 수행될 것을 예측하는 단계; 상기 제1구간이후 상기 제2데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제2동작으로 구분하여 상기 제2구간과 동작구간이 겹쳐지는 제3구간동안 수행될 것을 예측하는 단계; 및 상기 제2 및 제3구간이후 상기 선택 메모리 다이가 내부에서 상기 제2데이터를 물리적으로 저장하는 동작을 상기 제4동작으로 구분하여 제4구간동안 수행될 것을 예측하는 단계를 포함할 수 있다.
또한, 상기 계산단계는, 상기 제1구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측적용한 제1부분파워값과, 상기 제2구간 중 동작구간이 상기 제3구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측적용한 제2부분파워값, 및 상기 제4구간에서 상기 제4동작에 대응하는 제4전류값의 사용을 예측적용한 제3부분파워값을 합산하여 상기 단독파워값을 계산하는 단계; 상기 제3전류값과 상기 제2동작에 대응하는 제2전류값을 연산한 제1연산전류값을 계산하는 제1연산계산단계; 및 상기 제3구간에서 상기 제1연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하는 단계를 포함할 수 있다.
또한, 상기 제1연산계산단계는, 상기 제2전류값에 제1가중치를 곱한 전류값과 상기 제3전류값에 제2가중치를 곱한 전류값을 합산하여 상기 제1연산전류값을 계산할 수 있다.
또한,상기 제1커맨드가 제3데이터를 상기 선택 메모리 다이에서 리드하기 위한 제1리드 커맨드이고, 상기 제2커맨드가 제4데이터를 상기 선택 메모리 다이에서 리드하기 위한 제2리드 커맨드인 경우, 상기 구분단계는, 상기 선택 메모리 다이가 내부에서 상기 제3데이터를 물리적으로 리드하는 동작을 상기 제3동작으로 구분하여 제5구간동안 수행될 것을 예측하는 단계; 상기 제5구간이후 상기 선택 메모리 다이로부터 상기 제3데이터를 전달받는 동작을 상기 제1동작으로 구분하여 제6구간동안 수행될 것을 예측하는 단계; 상기 제3동작이 시작된 이후, 상기 선택 메모리 다이가 내부에서 상기 제4데이터를 물리적으로 리드하는 동작을 상기 제4동작으로 구분하여 상기 제5 및 제6구간 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제7구간동안 수행될 것을 예측하는 단계; 및 상기 제6 및 제7구간이후 상기 선택 메모리 다이로부터 상기 제4데이터를 전달받는 동작을 상기 제2동작으로 구분하여 제8구간동안 수행될 것을 예측하는 단계를 포함할 수 있다.
또한, 상기 계산단계는, 상기 제5구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측한 제4부분파워값과, 상기 제6구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측한 제5부분파워값과, 상기 제8구간에서 상기 제2동작에 대응하는 제2전류값의 사용을 예측한 제6부분파워값을 합산하여 상기 단독파워값을 계산하는 단계; 상기 제3전류값과 상기 제4동작에 대응하는 제4전류값을 연산한 제2연산전류값을 계산하고, 상기 제1전류값과 상기 제4전류값을 연산한 제3연산전류값을 계산하는 제2연산계산단계; 및 상기 제5구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제2연산전류값의 사용을 예측적용하고, 상기 제6구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제3연산전류값의 사용을 예측적용하여, 상기 제7구간에서 사용이 예측되는 상기 피크파워값을 계산하는 단계를 포함할 수 있다.
또한, 상기 제2연산계산단계는, 상기 제3전류값에 제3가중치를 곱한 전류값과 상기 제4전류값에 제4가중치를 곱한 전류값을 합산하여 상기 제2연산전류값을 계산하는 단계; 및 상기 제1전류값에 제5가중치를 곱한 전류값과 상기 제4전류값에 제6가중치를 곱한 전류값을 합산하여 상기 제3연산전류값을 계산하는 단계를 포함할 수 있다.
본 기술은 본 발명의 실시예는 메모리 시스템에 포함된 다수의 메모리 장치 중 어느 하나의 선택 메모리 장치로 적어도 두 개 이상의 커맨드를 연속으로 전달하는 경우, 전달 예정인 적어도 두 개 이상의 커맨드 각각에 포함된 동작들을 분석하고, 분석결과에 따라 동작구간을 겹쳐서 수행하는 것이 가능한 동작과 동작구간을 겹쳐서 수행하는 것이 불가능한 동작을 구분한 뒤, 구분된 각각의 동작에 필요한 파워값을 독립적으로 계산하여 합산함으로써, 적어도 두 개 이상의 커맨드를 수행하기 위해 필요한 파워값을 정확하게 예측할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 설명한다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러에 포함된 메모리 인터페이스 유닛을 설명한다.
도 5는 다수의 연속된 커맨드에 대한 컨트롤러의 제1동작을 설명한다.
도 6은 다수의 연속된 커맨드에 대한 컨트롤러의 제2동작을 설명한다.
도 7은 다수의 연속된 커맨드에 대한 컨트롤러의 제3동작을 설명한다.
도 8은 다수의 연속된 커맨드에 대한 컨트롤러의 제4동작을 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 설명한다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템에 포함된 메모리 장치의 일 예를 설명한다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다. 호스트(102)는 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 컴퓨팅 장치 혹은 유무선 전자 장치들을 포함할 수 있다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)을 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 다수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 다수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 1 및 도 2를 참조하면, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있는 비휘발성 메모리 장치(Non-Volatile Memory Device), 예컨대, 플래시 메모리 장치일 수 있다. 따라서, 메모리 장치(150)는, 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 내부에 비휘발성으로 저장할 수 있고, 리드(read) 동작을 통해 내부에 저장된 데이터를 호스트(102)로 제공할 수 있다.
좀 더 구체적으로, 메모리 장치(150)는, 다수의 메모리 다이(1500, 1501, 1502, 1503)를 포함할 수 있다. 또한, 다수의 메모리 다이(1500, 1501, 1502, 1503) 각각은, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)을 포함할 수 있다. 또한, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11) 각각은, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112)을 포함할 수 있다. 또한, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112) 각각은 다수의 페이지(P0, P1, P2, P3, P4)를 포함할 수 있다. 또한, 다수의 페이지(P0, P1, P2, P3, P4) 각각은 다수의 메모리 셀(Cell, 미도시)을 포함할 수 있다.
참고로, 도면에서는 메모리 시스템(110)에 하나의 메모리 장치(150)가 포함되는 구성을 설명하고 있으나, 메모리 시스템(110)은 2개 혹은 4개 등의 다양한 수만큼의 메모리 장치(150)를 포함할 수 있다. 또한, 도면에서는 하나의 메모리 장치(150)에 4개의 메모리 다이(1500, 1501, 1502, 1503)가 포함되는 구성을 설명하고 있으나, 메모리 장치(150)는 2개 혹은 8개 등의 다양한 수만큼의 메모리 다이를 포함할 수 있다. 또한, 도면에서는 하나의 메모리 다이에 두 개의 플래인이 포함되는 구성을 설명하고 있으나, 하나의 메모리 다이는 4개 혹은 8개 등의 다양한 수만큼의 플래인을 포함할 수 있다. 또한, 도면에서는 하나의 플래인에 3개의 메모리 블록이 포함되는 구성을 설명하고 있으나, 하나의 플래인은 3개보다 많은 다양한 수만큼의 메모리 블록을 포함할 수 있다. 또한, 도면에서는 하나의 메모리 블록에 5개의 페이지(P<0, 1, 2, 3, 4>)가 포함되는 구성을 설명하고 있으나, 하나의 메모리 블록은 5개보다 많은 다양한 수만큼의 페이지를 포함할 수 있다.
그리고, 메모리 장치(150)에 포함된 다수의 메모리 다이(1500, 1501, 1502, 1503)는 다수의 채널(CH0, CH1, CH2, CH3)을 통해 컨트롤러(130)와 연결될 수 있다. 예컨대, 제0 메모리 다이(1500)는 제0채널(CH0)을 통해 컨트롤러(130)와 연결될 수 있다. 또한, 제1 메모리 다이(1501)는 제1채널(CH1)을 통해 컨트롤러(130)와 연결될 수 있다. 또한, 제2 메모리 다이(1502)는 제2채널(CH2)을 통해 컨트롤러(130)와 연결될 수 있다. 또한, 제3 메모리 다이(1503)는 제3채널(CH3)을 통해 컨트롤러(130)와 연결될 수 있다.
참고로, 도면에서는 4개의 메모리 다이(1500, 1501, 1502, 1503)가 4개의 채널(CH0, CH1, CH2, CH3)을 통해 컨트롤러(130)와 연결되어 있는 구성을 설명하고 있으나, 메모리 다이의 개수와 채널의 개수가 항상 동일한 것은 아니며, 2개 또는 4개 등의 다양한 수만큼의 메모리 다이가 하나의 채널에 연결되는 것도 얼마든지 가능하다. 즉, 메모리 장치(150) 내 메모리 다이의 수와 채널의 수는 메모리 시스템(110)의 사용 목적, 요구 성능 등에 따라 설계 변경이 가능할 수 있다.
다수의 메모리 다이(1500, 1501, 1502, 1503) 각각에 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11)이 포함되고, 하나의 채널에 하나의 메모리 다이가 연결된 경우, 다수의 플래인(PLANE00, PLANE01 / PLANE10, PLANE11) 각각은 웨이(Way)를 통해 채널과 연결될 수 있다. 도 2를 참조하면, 제0 메모리 다이(1500)에 포함된 두 개의 플래인(PLANE00, PLANE01)은 각각 제0웨이(WAY0)와 제1웨이(WAY1)를 통해 제0채널(CH0)과 연결될 수 있다. 마찬가지로, 제1 메모리 다이(1501)에 포함된 두 개의 플래인(PLANE10, PLANE11)은 각각 제2웨이(WAY2)와 제3웨이(WAY3)를 통해 제1채널(CH1)과 연결될 수 있다.
참고로, 도면에서는 하나의 메모리 다이에 두 개의 플래인이 포함되었기 때문에 두 개의 웨이가 하나의 채널에 연결되는 형태가 되는 것일 뿐이며, 하나의 채널에 몇 개의 플래인이 연결되었는지에 따라 하나의 채널에 연결되는 웨이의 수가 결정될 수 있다.
메모리 장치(150)에 포함된 다수의 메모리 다이(1500, 1501, 1502, 1503)는 서로 다른 모듈로 이해할 수 있으며, 컨트롤러(130)와는 다수의 채널(CH0, CH1, CH2, CH3)과 같은 서로 다른 다수의 데이터 경로를 통해 연결될 수 있다. 이렇게, 다수의 메모리 다이(1500, 1501, 1502, 1503)와 컨트롤러(130)가 다수의 데이터 경로를 통해 데이터를 교환한다는 것은, 다수의 메모리 다이(1500, 1501, 1502, 1503)와 컨트롤러(130) 사이에서 인터리빙(interleaving) 동작을 통해 데이터를 교환한다는 것을 의미할 수 있다. 다수의 경로를 사용하는 인터리빙 동작을 통해 데이터를 교환하는 것은, 하나의 데이터 경로를 통해 데이터를 교환하는 것보다 데이터 전달 속도를 높일 수 있다.
다시 도 1을 참조하면, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장할 수 있다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하는 과정 중 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하기 전 임시 저장할 수 있다. 또한, 컨트롤러(130)는 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하기 전, 메모리(144)에 임시 저장할 수 있다. 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 메모리 시스템(110) 내 컨트롤러(130)와 메모리 장치(150) 사이에 전달되거나 발생하는 데이터는 메모리(144)에 저장될 수 있다. 예를 들어, 메모리(144)는 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장할 수 있다. 이러한 데이터 저장을 위해, 메모리(144)는 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함할 수 있다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 만약 컨트롤러(130)의 외부에 존재할 경우 도면에 도시되지 않은 별도의 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력될 수 있다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 컨트롤러(130)는 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조) 간 또는 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2참조)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2참조)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함할 수 있다.
컨트롤러(130)의 프로세서(134)에는 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있다. 관리 유닛은, 메모리 장치(150)에 포함된 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2참조)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행할 수 있다. 여기서, 배드 블록 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
도 3은 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러를 설명한다.
도 3을 참조하면, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다. 또한, 컨트롤러(130)는 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리(144)를 포함할 수 있다.
도 3에서 도시되지 않았지만, 실시예에 따라, 도 1에서 설명한 ECC 유닛(138)은 플래시 변환 계층(FTL) 유닛(40)에 포함될 수 있다. 이때, 실시예에 따라, ECC 유닛(138)은 컨트롤러(130) 내 별도의 모듈, 회로, 또는 펌웨어 등으로 구현될 수도 있다.
구체적으로, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 주고받기 위한 것이다. 예를 들어, 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달되는 명령, 데이터 등을 순차적으로 저장한 뒤, 저장된 순서에 따라 출력할 수 있는 명령큐(56), 명령큐(56)로부터 전달되는 명령, 데이터 등을 분류하거나 처리 순서를 조정할 수 있는 버퍼관리자(52), 및 버퍼관리자(52)로부터 전달된 명령, 데이터 등의 처리를 위한 이벤트를 순차적으로 전달하기 위한 이벤트큐(54)를 포함할 수 있다.
호스트(102)로부터 명령, 데이터는 동일한 특성의 다수개가 연속적으로 전달될 수도 있고, 서로 다른 특성의 명령, 데이터가 뒤 섞여 전달될 수도 있다. 예를 들어, 데이터를 읽기 위한 명령어가 다수 개 전달되거나, 읽기 및 프로그램 명령이 교번적으로 전달될 수도 있다. 호스트 인터페이스 유닛(132)은 호스트(102)로부터 전달된 명령, 데이터 등을 명령큐(56)에 먼저 순차적으로 저장한다. 이후, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라 컨트롤러(130)가 어떠한 동작을 수행할 지를 예측할 수 있으며, 이를 근거로 명령, 데이터 등의 처리 순서나 우선 순위를 결정할 수도 있다. 또한, 호스트(102)로부터 전달된 명령, 데이터 등의 특성에 따라, 호스트 인터페이스 유닛(132) 내 버퍼관리자(52)는 명령, 데이터 등을 메모리(144)에 저장할 지, 플래시 변환 계층(FTL) 유닛(40)으로 전달할 지도 결정할 수도 있다. 이벤트큐(54)는 호스트(102)로부터 전달된 명령, 데이터 등에 따라 메모리 시스템 혹은 컨트롤러(130)가 내부적으로 수행, 처리해야 하는 이벤트를 버퍼관리자(52)로부터 수신한 후, 수신된 순서대로 플래시 변환 계층(FTL) 유닛(40)에 전달할 수 있다.
실시예에 따라, 플래시 변환 계층(FTL) 유닛(40)은 이벤트큐(54)로부터 수신된 이벤트를 관리하기 위한 호스트 요구 관리자(Host Request Manager(HRM), 46), 맵 데이터를 관리하는 맵데이터 관리자(Map Manger(MM), 44), 가비지 컬렉션(GC) 또는 웨어 레벨링(WL) 또는 리드 리클래임(RR)을 수행하기 위한 상태 관리자(42), 메모리 장치 내 블록에 명령을 수행하기 위한 블록 관리자(48)를 포함할 수 있다.
예를 들면, 호스트 요구 관리자(HRM, 46)는 맵데이터 관리자(MM, 44) 및 블록 관리자(48)를 사용하여 호스트 인터페이스 유닛(132)으로부터 수신된 읽기 및 프로그램 명령, 이벤트에 따른 요청을 처리할 수 있다. 호스트 요구 관리자(HRM, 46)는 전달된 요청의 논리적 주소에 해당하는 물리적 주소를 파악하기 위해 맵데이터 관리자(MM, 44)에 조회 요청을 보내고 물리적 주소에 대해 메모리 인터페이스 유닛(142)에 플래시 읽기요청을 전송하여 읽기요청을 처리할 수 있다. 한편, 호스트 요구 관리자(HRM, 46)는 먼저 블록 관리자(48)에 프로그램 요청을 전송함으로써 미기록된(데이터가 없는) 메모리 장치의 특정 페이지에 데이터를 프로그램한 다음, 맵데이터 관리자(MM, 44)에 프로그램 요청에 대한 맵 갱신(update) 요청을 전송함으로써 논리적-물리적 주소의 매핑 정보에 프로그램한 데이터에 대한 내용을 업데이트할 수 있다.
여기서, 블록 관리자(48)는 호스트 요구 관리자(HRM, 46), 맵데이터 관리자(MM, 44), 및 상태 관리자(42)가 요청한 프로그램 요청을 메모리 장치(150)를 위한 프로그램 요청으로 변환하여 메모리 장치(150) 내 블록을 관리할 수 있다. 메모리 시스템(110)의 프로그램 혹은 쓰기 성능을 극대화하기 위해 블록 관리자(48)는 프로그램 요청을 수집하고 다중 평면 및 원샷 프로그램 작동에 대한 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 보낼 수 있다. 또한, 다중 채널 및 다중 방향 플래시 컨트롤러의 병렬 처리를 최대화하기 위해 여러 가지 뛰어난 플래시 프로그램 요청을 메모리 인터페이스 유닛(142)으로 전송할 수도 있다.
한편, 블록 관리자(48)는 유효 페이지 수에 따라 플래시 블록을 관리하고 여유 블록이 필요한 경우 유효한 페이지가 없는 블록을 선택 및 지우고, 쓰레기(garbage) 수집이 필요한 경우 가장 적게 유효한 페이지를 포함하고 있는 블록을 선택할 수 있다. 블록 관리자(48)가 충분한 빈 블록을 가질 수 있도록, 상태 관리자(42)는 가비지 수집을 수행하여 유효 데이터를 모아 빈 블록으로 이동시키고, 이동된 유효 데이터를 포함하고 있었던 블록들을 삭제할 수 있다. 블록 관리자(48)가 상태 관리자(42)에 대해 삭제될 블록에 대한 정보를 제공하면, 상태 관리자(42)는 먼저 삭제될 블록의 모든 플래시 페이지를 확인하여 각 페이지가 유효한지 여부를 확인할 수 있다. 예를 들어, 각 페이지의 유효성을 판단하기 위해, 상태 관리자(42)는 각 페이지의 스페어(Out Of Band, OOB) 영역에 기록된 논리주소를 식별한 뒤, 페이지의 실제 주소와 맵 관리자(44)의 조회 요청에서 얻은 논리주소에 매핑된 실제 주소를 비교할 수 있다. 상태 관리자(42)는 각 유효한 페이지에 대해 블록 관리자(48)에 프로그램 요청을 전송하고, 프로그램 작업이 완료되면 맵 관리자(44)의 갱신을 통해 매핑 테이블이 업데이트될 수 있다.
맵 관리자(44)는 논리적-물리적 매핑 테이블을 관리하고, 호스트 요구 관리자(HRM, 46) 및 상태 관리자(42)에 의해 생성된 조회, 업데이트 등의 요청을 처리할 수 있다. 맵 관리자(44)는 전체 매핑 테이블을 플래시 메모리에 저장하고, 메몰시 소자(144) 용량에 따라 매핑 항목을 캐시할 수도 있다. 조회 및 업데이트 요청을 처리하는 동안 맵 캐시 미스가 발생하면, 맵 관리자(44)는 메모리 인터페이스 유닛(142)에 읽기요청을 전송하여 메모리 장치(150)에 저장된 매핑 테이블을 로드(load)할 수 있다. 맵 관리자(44)의 더티 캐시 블록 수가 특정 임계 값을 초과하면 블록 관리자(48)에 프로그램 요청을 보내서 깨끗한 캐시 블록을 만들고 더티 맵 테이블이 메모리 장치(150)에 저장될 수 있다.
한편, 가비지 컬렉션이 수행되는 경우, 상태 관리자(42)가 유효한 페이지를 복사하는 동안 호스트 요구 관리자(HRM, 46)는 페이지의 동일한 논리주소에 대한 데이터의 최신 버전을 프로그래밍하고 업데이트 요청을 동시에 발행할 수 있다. 유효한 페이지의 복사가 정상적으로 완료되지 않은 상태에서 상태 관리자(42)가 맵 업데이트를 요청하면 맵 관리자(44)는 매핑 테이블 업데이트를 수행하지 않을 수도 있다. 맵 관리자(44)는 최신 맵 테이블이 여전히 이전 실제 주소를 가리키는 경우에만 맵 업데이트를 수행하여 정확성을 보장할 수 있다.
한편, 플래시 변환 계층(FTL) 유닛(40)에서 메모리 인터페이스 유닛(142)으로 전달되는 리드 또는 라이트 커맨드는, 메모리 장치(150)에서 수행가능한 최소리드단위 또는 최소라이트단위의 커맨드일 수 있다. 이때, 최소리드단위 또는 최소라이트단위는, 한 번의 리드 또는 라이트 동작을 통해 메모리 장치(150)에서 리드 또는 라이트할 수 있는 데이터의 최소 크기를 의미할 수 있다. 따라서, 최소리드단위 또는 최소라이트단위는, 메모리 장치(150)의 종류에 따라 그 값이 달라질 수 있다. 예컨대, 메모리 장치(150)가 NAND 플래시 메모리 장치일 경우 최소리드단위 또는 최소라이트단위는, 페이지(page)단위일 수 있다.
한편, 메모리 장치(150)는, 다수의 메모리 블록(BLOCK000, BLOCK001, BLOCK002 / BLOCK010, BLOCK011, BLOCK012 / BLOCK100, BLOCK101, BLOCK102 / BLOCK110, BLOCK111, BLOCK112, 도 2 참조)들을, 하나의 메모리 셀에 저장 또는 표현할 수 있는 비트의 수에 따라, 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록 및 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록 등으로 포함할 수 있다. 여기서, SLC 메모리 블록은, 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하며, 데이터 연산 성능이 빠르며 내구성이 높다. 그리고, MLC 메모리 블록은, 하나의 메모리 셀에 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하며, SLC 메모리 블록보다 큰 데이터 저장 공간을 가짐, 다시 말해 고집적화할 수 있다. 특히, 메모리 장치(150)는, MLC 메모리 블록으로, 하나의 메모리 셀에 2 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 MLC 메모리 블록뿐만 아니라, 하나의 메모리 셀에 3 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 하나의 메모리 셀에 4 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 메모리 블록, 또는 하나의 메모리 셀에 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀들에 의해 구현된 다수의 페이지들을 포함하는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 메모리 장치(150)가, 플래시 메모리, 예컨대 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명하지만, 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
도 4는 본 발명의 다른 실시예에 따른 메모리 시스템 내 컨트롤러에 포함된 메모리 인터페이스 유닛을 설명한다.
도 4를 참조하면, 메모리 시스템(110)은, 전술한 도 3에서 설명된 메모리 시스템(110)의 구성과 동일하게 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함할 수 있다. 또한, 컨트롤러(130)는, 전술한 도 3에서 설명된 컨트롤러(130)의 구성과 동일하게 호스트 인터페이스 유닛(132), 플래시 변환 계층(FTL) 유닛(40), 메모리 인터페이스 유닛(142) 및 메모리(144)를 포함할 수 있다. 또한, 메모리 장치(150)는, 전술한 도 1 및 도 2에서 설명된 메모리 장치(150)의 구성과 동일하게 다수의 메모리 다이(1500, 1501, 1502, 1503)를 포함할 수 있다. 그리고, 메모리 인터페이스 유닛(142)은, 커맨드 분석부(1421)와, 파워계산부(1422)와, 가중치확인부(1423), 및 동작조절부(1424)를 포함할 수 있다.
참고로, 도 4에서 설명될 메모리 시스템(110)에 포함된 대부분의 구성요소(132, 40, 144, 150)는, 전술한 도 1 내지 3에 대한 설명에 이미 포함된 바 있다. 따라서, 이어지는 도 4에 대한 설명에서는 도 1 내지 3에 대한 설명에서 구체적으로 설명되지 못한 구성요소(142)의 동작을 중심으로 설명하도록 하겠다.
도 4를 참조하면, 컨트롤러(130)는, 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 어느 하나의 선택 메모리 다이로 제1커맨드 및 제2커맨드를 연속으로 전달하는 경우, 제1커맨드 및 제2커맨드를 각각 분석하여 서로 간에는 동작구간을 겹쳐서 수행하는 것이 불가능한 제1커맨드의 제1동작과 제2커맨드의 제2동작을 구분할 수 있다. 즉, 컨트롤러(130)는, 선택 메모리 다이에서 수행하는 경우, 서로 겹쳐서 동시에 수행하는 것이 불가능한 제1커맨드의 제1동작을 수행하는 구간과 제2커맨드의 제2동작을 수행하는 구간을, 선택 메모리 다이에서 수행하기 이전에 미리 구분할 수 있다.
또한, 컨트롤러(130)는, 선택 메모리 다이로 제1커맨드 및 제2커맨드를 연속으로 전달하는 경우, 제1커맨드의 제3동작과 동작구간을 겹쳐서 수행하는 것이 가능한 제2커맨드의 제2동작, 및 제1커맨드의 제1동작과 동작구간을 겹쳐서 수행하는 것이 가능한 제2커맨드의 제4동작을 구분할 수 있다.
즉, 컨트롤러(130)는, 선택 메모리 다이에서 수행하는 경우, 서로 겹쳐서 동시에 수행하는 것이 가능한 제1커맨드의 제3동작을 수행하는 구간과 제2커맨드의 제2동작을 수행하는 구간을, 선택 메모리 다이에서 수행하기 이전에 미리 구분할 수 있다. 마찬가지로, 컨트롤러(130)는, 선택 메모리 다이에서 수행하는 경우, 서로 겹쳐서 동시에 수행하는 것이 가능한 제1커맨드의 제1동작을 수행하는 구간과 제2커맨드의 제4동작을 수행하는 구간을, 선택 메모리 다이에서 수행하기 이전에 미리 구분할 수 있다.
참고로, 제1커맨드에 포함된 제1동작과 제3동작은, 하나의 커맨드에 포함된 동작이므로 서로 겹쳐서 수행하는 것이 불가능한 동작일 수 있다. 마찬가지로, 제2커맨드에 포함된 제2동작과 제4동작도, 하나의 커맨드에 포함된 동작이므로 서로 겹쳐서 수행하는 것이 불가능한 동작일 수 있다.
전술한 설명과 같이 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 선택된 하나의 메모리 다이에서 연속된 서로 다른 두 개의 커맨드가 수행되는 경우, 서로 겹쳐서 중복으로 수행될 수 있는 동작과 서로 겹쳐서 수행하는 것이 불가능한 동작으로 나눠질 수 있는 이유는, 하나의 커맨드에 응답하여 하나의 메모리 다이 내부에서 수행되는 커맨드 동작이 실제로는 다수의 세부동작을 포함할 수 있기 때문이다. 즉, 하나의 특정 커맨드에 대응하는 특정 커맨드 동작에 포함된 다수의 특정세부동작 중 일부 특정세부동작은 다른 커맨드 동작에 포함된 세부동작과 겹쳐서 수행하는 불가능하지만, 나머지 특정세부동작은 다른 커맨드에 포함된 세부동작과 겹쳐서 수행하는 것이 가능할 수 있기 때문이다.
예컨대, 도 3에서 설명한 것과 같이 컨트롤러(130) 내부의 플래시 변환 계층(FTL) 유닛(40)에서 메모리 인터페이스 유닛(142)으로 전달되는 리드 또는 라이트 커맨드가 메모리 장치(150)에서 수행가능한 최소리드단위 또는 최소라이트단위의 커맨드임에도, 하나의 리드커맨드 또는 라이트커맨드에 응답하여 메모리 장치(150)에서 수행하는 리드동작 또는 라이트동작에는, 여러 개의 세부동작이 포함될 수 있다.
구체적으로 예를 들면, 컨트롤러(130)에서 하나의 리드 커맨드를 메모리 장치(150)에 포함된 어느 하나의 메모리 다이로 전달하여 메모리 다이에서 수행되는 리드동작에는, 리드 커맨드에 포함된 어드레스에 대응하는 메모리 셀로부터 데이터를 물리적으로 리드하여 메모리 다이 내부의 특정버퍼에, 예컨대, 메모리 다이에 포함된 다수의 블록 각각에 포함된 페이지 버퍼에, 저장하는 첫 번째 세부동작, 및 첫 번째 세부동작의 수행결과로서 메모리 다이 내부의 특정버퍼에 저장된 리드 데이터를 데이터 전달경로를 통해, 예컨대, 메모리 다이에 연결된 채널을 통해, 컨트롤러(130)로 출력하는 두 번째 세부동작이 포함될 수 있다. 이렇게, 리드 커맨드에 대응하는 리드동작을 두 개의 세부동작으로 구분하는 경우, 메모리 다이에 포함된 다수의 블록이 각각 첫 번째 세부동작을 병렬적으로 수행할 수 있으므로, 다수의 리드 커맨드에 대응하는 다수의 첫 번째 세부동작이 서로 중복되어 수행되는 것이 가능할 것이다. 반면, 메모리 다이와 컨트롤러(130) 사이의 데이터 전달경로인 하나의 채널을 통해 동시에 두 번째 세부동작은 수행하는 것은 불가능하므로, 다수의 리드 커맨드에 대응하는 다수의 두 번째 세부동작이 서로 중복되어 수행되는 것이 불가능할 것이다.
다른 예를 들면, 컨트롤러(130)에서 하나의 라이트 커맨드를 메모리 장치(150)에 포함된 어느 하나의 메모리 다이로 전달하여 메모리 다이에서 수행되는 라이트동작에는, 컨트롤러(130)에서 라이트 커맨드와 함께 데이터 전달경로를 통해, 예컨대, 메모리 다이에 연결된 채널을 통해, 입력되는 라이트 데이터를 메모리 다이 내부의 특정버퍼에, 예컨대, 메모리 다이에 포함된 다수의 블록 각각에 포함된 페이지 버퍼에, 저장하는 첫 번째 세부동작, 및 첫 번째 세부동작의 수행결과로서 메모리 다이 내부의 특정버퍼에 저장된 라이트 데이터를 라이트 커맨드에 포함된 어드레스에 대응하는 메모리 셀에 물리적으로 라이트하는 두 번째 세부동작을 포함할 수 있다. 이렇게, 라이트 커맨드에 대응하는 라이트동작을 두 개의 세부동작으로 구분하는 경우, 메모리 다이와 컨트롤러(130) 사이의 데이터 전달경로인 채널을 통해 동시에 첫 번째 세부동작을 수행하는 것은 불가능하므로, 다수의 라이트 커맨드에 대응하는 다수의 첫 번째 세부동작이 서로 중복되어 수행되는 것이 불가능할 것이다. 반면, 메모리 다이에 포함된 다수의 블록이 각각 두 번째 세부동작을 병렬적으로 수행할 수 있으므로, 다수의 라이트 커맨드에 대응하는 다수의 두 번째 세부동작이 서로 중복되어 수행되는 것이 가능할 것이다.
참고로, 전술한 설명과 같이 리드동작에 두 개의 세부동작이 포함되고 라이트동작에 두 개의 세부동작이 포함되는 것은, 어디까지나 하나의 실시예일 뿐이며, 실제로는 리드동작 및 라이트동작 각각에 더 많은 개수의 세부동작이 포함될 수 있다.
한편, 컨트롤러(130)는, 선택 메모리 다이에서 제1커맨드 및 제2커맨드에 대응하는 동작을 수행할 때 사용되는 전체파워값 및 피크(peak)파워값을, 선택 메모리 다이로 제1커맨드 및 제2커맨드를 전달하기 이전에 미리 계산하여 정확하게 예측하는 것을 목적으로 할 수 있다.
그 이유는, 컨트롤러(130)에서 계산하여 예측한 전체파워값 및 피크파워값과 선택 메모리 다이에서 실제 사용된 전체파워값 및 피크파워값의 차이가 적을수록 선택 메모리 다이를 포함하는 메모리 시스템(110)이 더 효율적으로 동작할 수 있기 때문이다.
즉, 컨트롤러(130)에서 내부의 커맨드 큐에 저장된 다수의 커맨드를 안정적이고 빠르게 처리하기 위해서는, 어떤 시점에서 어떤 커맨드를 메모리 장치(150)에 포함된 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 어떤 메모리 다이로 전달할지 미리 스케쥴링해야 한다. 이때, 컨트롤러(130)는, 다수의 커맨드 각각이 수행되는 것을 미리 계산하여 예측한 전체파워값 및 피크파워값을 기준으로 다수의 커맨드 각각이 수행되는 순서 및 시점을 스케쥴링할 수 있다. 따라서, 컨트롤러(130)에서 다수의 커맨드가 수행되는 것을 미리 계산하여 예측한 전체파워값 및 피크파워값과, 다수의 메모리 다이에서 다수의 커맨드가 실제로 수행될 때 사용된 전체파워값 및 피크파워값의 차이가 큰 경우, 메모리 시스템(110)의 성능이 저하될 수 있다.
특히, 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 어느 하나의 메모리 다이에서 적어도 두 개 이상의 커맨드를 연속으로 수행하는 경우, 예컨대, 전술한 설명과 같이 선택 메모리 다이에서 제1커맨드 및 제2커맨드를 연속으로 수행하는 경우, 제1커맨드의 수행에 필요한 파워값과 제2커맨드의 수행에 필요한 파워값을 단순히 결합하는 계산방식을 통해 전체파워값 및 피크파워값을 예측하는 경우, 예측된 전체파워값 및 피크파워값의 크기가, 선택메모리 장치에서 제1커맨드 및 제2커맨드가 수행될 때 사용된 전체파워값 및 피크파워값의 크기보다 매우 커질 수 있다. 그 이유는, 하나의 커맨드에 응답하여 하나의 메모리 다이 내부에서 수행되는 커맨드 동작이 실제로는 다수의 세부동작을 포함할 수 있기 때문이다. 즉, 제1커맨드 및 제2커맨드가 어떤 종류의 커맨드인지에 따라, 내부에 포함되는 세부동작 및 서로 간에 겹쳐지는 동작구간이 크게 달라질 수 있고, 그에 따라 사용되는 파워값이 크게 달라질 수 있기 때문이다.
따라서, 컨트롤러(130)는, 선택 메모리 다이에서 제1커맨드 및 제2커맨드에 대응하는 동작을 수행할 때 사용되는 전체파워값 및 피크(peak)파워값을, 선택 메모리 다이로 제1커맨드 및 제2커맨드를 전달하기 이전에 미리 계산하여 정확하게 예측하기 위해 다음과 같이 동작할 수 있다.
먼저, 컨트롤러(130)는, 전술한 설명과 같이 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 어느 하나의 선택 메모리 다이로 제1커맨드 및 제2커맨드를 연속으로 전달하는 경우, 제1커맨드 및 제2커맨드에 포함된 제1 내지 제4동작을 구분할 수 있다. 이때, 제1커맨드의 제1동작과 제2커맨드의 제2동작은 동작구간이 서로 겹쳐지는 것이 불가능하고, 제1커맨드의 제3동작과 제2커맨드의 제2동작은 동작구간이 서로 겹쳐지는 것이 가능하며, 제1커맨드의 제1동작과 제2커맨드의 제4동작은 동작구간이 서로 겹쳐지는 것이 가능할 수 있다. 또한, 제1커맨드에 포함된 제1동작과 제3동작은 동작구간이 서로 겹쳐지는 것이 불가능하고, 제2커맨드에 포함된 제2동작과 제4동작은 동작구간이 서로 겹쳐지는 것이 불가능할 수 있다.
그리고, 컨트롤러(130)는, 제1커맨드 및 제2커맨드에 포함된 제1 내지 제4동작 중 어느 하나의 동작만 수행될 수 있는 단독동작구간에서 사용이 예측되는 단독파워값을 계산할 수 있다. 또한, 컨트롤러(130)는, 제1 내지 제4동작 중 적어도 두 개 이상의 동작이 서로 겹쳐서 수행될 수 있는 중복동작구간에서 사용이 예측되는 피크(peak)파워값을 계산할 수 있다. 또한, 컨트롤러(130)는, 제1 내지 제4동작의 수행시점에 따라 단독파워값과 피크파워값을 합산하여 선택 메모리 다이에서 제1커맨드 및 제2커맨드를 수행할 때 사용이 예측되는 전체파워값을 계산할 수 있다. 이때, 컨트롤러(130)는, 피크파워값이 정해진 기준값보다 작은 값을 유지하는 상태에서 전체파워값이 최소값이 될 수 있도록 제1 내지 제4동작의 수행시점을 조절할 수 있다.
한편, 컨트롤러(130)는, 제1커맨드 및 제2커맨드의 종류와 선택 메모리 다이의 종류에 따라 피크파워값을 계산하는 방식을 조절할 수 있다. 즉, 컨트롤러(130)는, 제1커맨드 및 제2커맨드에 포함된 제1 내지 제4동작 중 중복동작구간에서 서로 겹쳐서 수행되는 적어도 두 개 이상의 동작에 대응하는 적어도 두 개 이상의 전류값 각각에 '설정된 가중치'를 적용하여 연산전류값을 계산한 뒤, 중복동작구간에서 연산전류값의 사용을 예측적용하여 피크파워값을 계산할 수 있다. 이때, '설정된 가중치'의 값은, 제1커맨드 및 제2커맨드의 종류와 선택 메모리 다이의 종류에 따라 결정될 수 있다.
예컨대, 선택 메모리 다이가 낸드 플래시 메모리 다이이고, 제1커맨드 및 제2커맨드가 각각 리드커맨드이며, 제1커맨드에 포함된 제1동작의 일부구간과 제2커맨드에 포함된 제4동작의 일부구간이 서로 겹쳐져서 중복동작구간이 발생하는 경우, 중복동작구간에서 제1커맨드에 포함된 제1동작에 대응하는 전류값에는 '1'값을 갖는 가중치를 적용하고, 제2커맨드에 포함된 제4동작에 대응하는 전류값에는 '0.5'값을 갖는 가중치를 적용할 수 있다.
다른 예를 들면, 선택 메모리 다이가 낸드 플래시 메모리 다이이고, 제1커맨드 및 제2커맨드가 각각 라이트 커맨드이며, 제1커맨드에 포함된 제3동작의 일부구간과 제2커맨드에 포함된 제2동작의 일부구간이 서로 겹쳐져서 중복동작구간이 발생하는 경우, 중복동작구간에서 제1커맨드에 포함된 제3동작에 대응하는 전류값에는 '1'값을 갖는 가중치를 적용하고, 제2커맨드에 포함된 제2동작에 대응하는 전류값에도 '1'값을 갖는 가중치를 적용할 수 있다.
여기서, '설정된 가중치'의 값은, 정보의 형태로서 미리 결정되어 컨트롤러(130) 내부의 특정공간에 저장되어 있을 수 있다. 즉, 제1커맨드 및 제2커맨드의 어떤 종류 및 선택 메모리 다이의 종류에 대응하는'설정된 가중치'의 값을 컨트롤러(130) 내부의 특정공간으로부터 직접적으로 로드할 수 있다. 예컨대, 컨트롤러(130) 내부의 특정공간은, 펌웨어(firmware)가 저장되는 공간을 의미할 수 있으며, 메모리 시스템(110)을 부팅하는 과정에서 펌웨어를 로딩할 때, '설정된 가중치'의 값을 함께 로딩할 수 있다.
참고로, '파워값'은, '전압값'과 '전류값' 및 '시간'을 곱셈하여 계산할 수 있다. 또한, 전술한 설명에서 예시한 제1커맨드 및 제2커맨드에 포함된 제1 내지 제4동작은, 모두 물리적으로 하나의 장치인 선택 메모리 다이에서 수행되는 동작으로 가정한 바 있다. 이때, 선택 메모리 다이에 공급되는 전원전압의 레벨은, 최소한 제1커맨드 및 제2커맨드가 선택 메모리 다이에서 수행되는 동안은 가변하지 않고 일정한 레벨을 유지한다는 것을 가정할 수 있으므로, '파워값'을 계산하기 위한 변수로서 '전압값'은 항상 동일하다고 볼 수 있다. 또한, '파워값'을 계산하기 위한 변수로서 '시간'은 동작구간의 길이를 의미할 수 있다.
그리고, 전술한 설명에서 제1커맨드와 제2커맨드가 선택 메모리 다이에 연속으로 전달된다는 것은, 제1커맨드가 선택 메모리 다이로 전송되는 시점과 제2커맨드가 선택 메모리 다이로 전송되는 시점의 차이가 최소시간간격보다 길고 최대시간간격보다 짧은 것을 의미할 수 있다. 즉, 선택 메모리 다이는 물리적으로 하나의 메모리 다이이기 때문에 서로 다른 두 개의 커맨드, 즉, 제1커맨드와 제2커맨드가 완전히 동일한 시점에서 선택 메모리 다이로 전달되는 것은 불가능하므로 최소시간간격이 정해질 수 있다. 또한, 제1커맨드가 선택 메모리 다이로 전달되어 제1커맨드의 동작이 거의 완료된 시점에 제2커맨드가 선택 메모리 다이로 전달되는 것은, 연속으로 전달된다고 볼 수 없으므로 최대시간간격이 정해질 수 있다.
좀 더 구체적으로, 컨트롤러(130)에 포함된 메모리 인터페이스 유닛(142)에 포함된 커맨드 분석부(1421)는, 플래시 변환 계층(FTL) 유닛(40)에서 전달된 커맨드를 분석하여 내부에 포함된 적어도 하나 이상의 동작을 구분할 수 있다. 즉, 커맨드 분석부(1421)는, 플래시 변환 계층(FTL) 유닛(40)에서 전달된 다수의 커맨드들 중 선택 메모리 다이에 연속으로 전달될 예정인 제1커맨드 및 제2커맨드를 선택한 뒤, 선택된 제1커맨드 및 제2커맨드를 분석하여 제1 내지 제4동작을 구분할 수 있다. 이렇게, 커맨드 분석부(1421)에 의해 구분된 제1커맨드의 제1동작과 제2커맨드의 제2동작은 동작구간이 서로 겹쳐지는 것이 불가능하고, 제1커맨드의 제3동작과 제2커맨드의 제2동작은 동작구간이 서로 겹쳐지는 것이 가능하며, 제1커맨드의 제1동작과 제2커맨드의 제4동작은 동작구간이 서로 겹쳐지는 것이 가능할 수 있다. 또한, 제1커맨드에 포함된 제1동작과 제3동작은 동작구간이 서로 겹쳐지는 것이 불가능하고, 제2커맨드에 포함된 제2동작과 제4동작은 동작구간이 서로 겹쳐지는 것이 불가능할 수 있다.
그리고, 메모리 인터페이스 유닛(142)에 포함된 파워계산부(1422)는, 커맨드 분석부(1421)에서 제1커맨드 및 제2커맨드를 분석하여 구분한 제1 내지 제4동작의 수행시점에 따라 단독파워값과 피크파워값과 전체파워값을 계산할 수 있다. 즉, 파워계산부(1422)는, 커맨드 분석부(1421)에서 제1커맨드 및 제2커맨드를 분석하여 구분한 제1 내지 제4동작 중 어느 하나의 동작만 수행될 수 있는 단독동작구간에서 사용이 예측되는 단독파워값을 계산할 수 있다. 또한, 파워계산부(1422)는, 제1 내지 제4동작 중 적어도 두 개 이상의 동작이 서로 겹쳐서 수행될 수 있는 중복동작구간에서 사용이 예측되는 피크파워값을 계산할 수 있다. 또한, 파워계산부(1422)는, 제1 내지 제4동작의 수행시점에 따라 단독파워값과 피크파워값을 합산하여 선택 메모리 다이에서 제1커맨드 및 제2커맨드를 수행할 때 사용이 예측되는 전체파워값을 계산할 수 있다.
그리고, 파워계산부(1422)는, 제1커맨드 및 제2커맨드의 종류와 선택 메모리 다이의 종류에 따라 피크파워값을 계산하는 방식을 조절할 수 있다. 즉, 컨트롤러(130)는, 제1커맨드 및 제2커맨드에 포함된 제1 내지 제4동작 중 중복동작구간에서 서로 겹쳐서 수행되는 적어도 두 개 이상의 동작에 대응하는 적어도 두 개 이상의 전류값 각각에 '설정된 가중치'를 적용하여 연산전류값을 계산한 뒤, 중복동작구간에서 연산전류값의 사용을 예측적용하여 피크파워값을 계산할 수 있다. 이때, '설정된 가중치'의 값은, 가중치확인부(1423)에서 전달되는 가중치 정보를 참조하여 결정할 수 있다.
그리고, 메모리 인터페이스 유닛(142)에 포함된 동작조절부(1424)는, 파워계산부(1422)의 결과를 확인하고, 확인결과에 따라 제1 내지 제4동작의 수행시점을 조절할 수 있다. 즉, 동작조절부(1424)는, 파워계산부(1422)의 결과를 확인하고, 확인결과 제1커맨드 및 제2커맨드가 선택 메모리 다이에서 수행되는 동안 피크파워값이 정해진 기준값보다 작은 값을 유지하는 상태에서 전체파워값이 최소값이 될 수 있도록 제1커맨드 및 제2커맨드에 포함된 제1 내지 제4동작의 수행시점을 조절할 수 있다.
그리고, 가중치확인부(1423)는, 제1커맨드 및 제2커맨드의 종류와 선택 메모리 다이의 종류를 확인하고, 확인결과에 대응하는 가중치 정보를 파워계산부(1422)로 전달할 수 있다. 예컨대, 가중치확인부(1423)는, 선택 메모리 다이가 낸드 플래시 메모리 다이이고, 제1커맨드 및 제2커맨드가 각각 리드커맨드로 확인되는 경우, 제1커맨드에 포함된 제1동작과 제2커맨드에 포함된 제4동작이 서로 겹쳐지는 중복동작구간에서 제1커맨드에 포함된 제1동작에 대응하는 전류값에는 '1'값을 갖는 가중치를 적용되어야 하고, 제2커맨드에 포함된 제4동작에 대응하는 전류값에는 '0.5'값을 갖는 가중치가 적용되어야 한다는 것을 나타내는 가중치 정보를 파워계산부(1422)로 전달할 수 있다.
도 5는 다수의 연속된 커맨드에 대한 컨트롤러의 제1동작을 설명한다.
도 5를 참조하면, 컨트롤러(130)에서 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 어느 하나의 선택 메모리 다이로 제1커맨드 및 제2커맨드를 연속으로 전달할 때, 제1커맨드가 제1데이터를 선택 메모리 다이에 저장하기 위한 제1라이트 커맨드(PGM_A)이고, 제2커맨드가 제2데이터를 선택 메모리 다이에 저장하기 위한 제2라이트 커맨드(PGM_B)인 경우, 전술한 도 1 내지 도 4를 통해 설명된 것과 같은 컨트롤러(130)에서 단독파워값(P1)과, 피크파워값(P2), 및 전체파워값(TOTAL_PW)을 계산하는 동작을 설명한다.
구체적으로, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)에 응답하여 A시점에서 라이트 동작이 시작되고, 제2라이트 커맨드(PGM_B)에 응답하여 C시점에서 라이트 동작이 시작되는 것을 가정할 수 있다. 즉, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)를 선택 메모리 다이에 전달하고, 이어서 제2라이트 커맨드(PGM_B)를 선택 메모리 다이에 전달할 수 있다.
먼저, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제1라이트 커맨드(PGM_A)에는 제1데이터가 컨트롤러(130)에서 선택 메모리 다이로 전달되는 제1동작(1ST_OP), 및 선택 메모리 다이가 내부에서 제1데이터를 물리적으로 저장하는 제3동작(3RD_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 이때, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)의 제1동작(1ST_OP)이 제1구간(1ST_SECT), 즉, A시점과 B시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)의 제3동작(3RD_OP)이 제1구간(1ST_SECT)이후 제2구간(2ND_SECT), 즉, B시점과 E시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제2라이트 커맨드(PGM_B)에는 제2데이터가 컨트롤러(130)에서 선택 메모리 다이로 전달되는 제2동작(2ND_OP), 및 선택 메모리 다이가 내부에서 제2데이터를 물리적으로 저장하는 제4동작(4TH_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과는 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제3동작(3RD_OP)과 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1라이트 커맨드(PGM_A) 및 제2라이트 커맨드(PGM_B)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 라이트 커맨드에 포함되는 동작이기 때문에, 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)의 제2동작(2ND_OP)이 제1구간(1ST_SECT)이후 제2구간(2ND_SECT)과 동작구간이 겹쳐지는 제3구간(3RD_SECT), 즉, C시점과 D시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)의 제4동작(4TH_OP)이 제2구간(2ND_SECT) 및 제3구간(3RD_SECT) 이후 제4구간(4TH_SECT), 즉, E시점과 F시점 사이의 구간동안 수행될 것을 예측할 수 있다.
전술한 설명과 같이, 컨트롤러(130)는, 선택 메모리 다이에 연속으로 전달될 예정인 제1라이트 커맨드(PGM_A) 및 제2라이트 커맨드(PGM_B)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP)을 구분할 수 있다. 또한, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A) 및 제2라이트 커맨드(PGM_B)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP)의 수행구간, 즉, 제1 내지 제4구간(1ST_SECT, 2ND_SECT, 3RD_SECT, 4TH_SECT)을 예측할 수 있다.
따라서, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A) 및 제2라이트 커맨드(PGM_B)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP) 중 어느 하나의 동작만 수행되는 단독동작구간을 구분하여 단독파워값(P1)을 계산하고, 동작이 겹쳐서 수행되는 중복동작구간을 구분하여 피크파워값(P2)을 계산할 수 있다.
구체적으로, 컨트롤러(130)는, 제1구간(1ST_SECT)에서 제1동작(1ST_OP)이 단독으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP) 대응하는 제1전류값(100mA)이 제1구간(1ST_SECT)에서 사용될 것을 예측적용하여 제1부분파워값(PP1)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제2구간(2ND_SECT) 중 동작구간이 제3구간(3RD_SECT)과 겹쳐지지 않는 일부구간(EXSECT)이 존재하며, 일부구간(EXSECT)에서 제3동작(3RD_OP)이 단독으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)이 일부구간(EXSECT)에서 사용될 것을 예측적용하여 제2부분파워값(PP2, PP3)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제4구간(4TH_SECT)에서 제4동작(4TH_OP)이 단독으로 수행될 것을 예측하였으므로, 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)이 제4구간(4TH_SECT)에서 사용될 것을 예측적용하여 제3부분파워값(PP4)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제1부분파워값(PP1)과 제2부분파워값(PP2, PP3) 및 제3부분파워값(PP4)을 합산함으로써, 단독동작구간에서 사용이 예측되는 단독파워값(P1)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 제3구간(3RD_SECT)의 동작구간이 제2구간(2ND_SECT)의 동작구간과 겹쳐지며, 제3구간(3RD_SECT)에서 제2동작(2ND_OP)과 제3동작(3RD_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제2동작(2ND_OP)에 대응하는 제2전류값(100mA)을 연산한 제1연산전류값(200mA)을 계산하고, 제1연산전류값(200mA)이 제3구간(3RD_SECT)에서 사용될 것을 예측적용하여 중복동작구간에서 사용이 예측되는 피크파워값(P2)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제2전류값(100mA)에 제1가중치인 '1'을 곱한 전류값(100mA)과 제3전류값(100mA)에 제2가중치인 '1'을 곱한 전류값(100mA)을 합산하여 제1연산전류값(200mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제1가중치를 '1'로 결정하고 제2가중치를 '1'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제2동작(2ND_OP)이 제2라이트 커맨드(PGM_B)에 포함된 동작이고, 제3동작(3RD_OP)이 제1라이트 커맨드(PGM_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 단독파워값(P1)과 피크파워값(P2)을 합산하여 제1라이트 커맨드(PGM_A)와 제2라이트 커맨드(PGM_B)를 선택 메모리 다이에서 수행하기 위해 사용이 예측되는 전체파워값(TOTAL_PW)을 계산할 수 있다.
도 6은 다수의 연속된 커맨드에 대한 컨트롤러의 제2동작을 설명한다.
도 6을 참조하면, 컨트롤러(130)에서 다수의 메모리 다이(1500, 1501, 1502, 1503) 중 어느 하나의 선택 메모리 다이로 제1커맨드 및 제2커맨드를 연속으로 전달할 때, 제1커맨드가 제3데이터를 선택 메모리 다이로부터 리드하기 위한 제1리드 커맨드(RD_A)이고, 제2커맨드가 제4데이터를 선택 메모리 다이로부터 리드하기 위한 제2리드 커맨드(RD_B)인 경우, 전술한 도 1 내지 도 4를 통해 설명된 것과 같은 컨트롤러(130)에서 단독파워값(P1)과, 피크파워값(P2), 및 전체파워값(TOTAL_PW)을 계산하는 동작을 설명한다.
구체적으로, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 응답하여 G시점에서 리드 동작이 시작되고, 제2리드 커맨드(RD_B)에 응답하여 H시점에서 리드 동작이 시작되는 것을 가정할 수 있다. 즉, 컨트롤러(130)는, 제1리드 커맨드(RD_A)를 선택 메모리 다이에 전달하고, 이어서 제2리드 커맨드(RD_B)를 선택 메모리 다이에 전달할 수 있다.
먼저, 컨트롤러(130)는, 제1리드 커맨드(RD_A)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제1리드 커맨드(RD_A)에는 선택 메모리 다이가 내부에서 제3데이터를 물리적으로 리드하는 제3동작(3RD_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제3데이터가 전달되는 제1동작(1ST_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제1리드 커맨드(RD_A)를 분석하여 제3동작(3RD_OP)과 제1동작(1ST_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 이때, 컨트롤러(130)는, 제1리드 커맨드(RD_A)의 제3동작(3RD_OP)이 제5구간(5TH_SECT), 즉, G시점과 I시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제1리드 커맨드(RD_A)의 제1동작(1ST_OP)이 제5구간(5TH_SECT)이후 제6구간(6TH_SECT), 즉, I시점과 K시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제2리드 커맨드(RD_B)에는 선택 메모리 다이가 내부에서 제4데이터를 물리적으로 리드하는 제4동작(4TH_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제4데이터가 전달되는 제2동작(2ND_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제2리드 커맨드(RD_B)를 분석하여 제4동작(4TH_OP)과 제2동작(2ND_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1리드 커맨드(RD_A) 및 제2리드 커맨드(RD_B)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 리드 커맨드에 포함되는 동작이기 때문에, 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 시작시점 이후, 제3동작(3RD_OP)과 동작구간이 서로 겹쳐진 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 종료시점 이후, 동작이 시작된 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 즉, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)과 제1동작(1ST_OP) 중 적어도 하나의 동작과 동작구간이 겹쳐진 형태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제2리드 커맨드(RD_B)의 제4동작(4TH_OP)이, 제5구간(5TH_SECT)과 제6구간(6TH_SECT) 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제7구간(7TH_SECT), 즉, H시점과 J시점 사이의 구간동안 수행될 것을 예측할 수 있다. 참고로, 도면에 도시된 제7구간(7TH_SECT)은, 제5구간(5TH_SECT)과 제6구간(6TH_SECT) 모두에 동작구간이 겹쳐지는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시일 뿐, 다른 실시예에서는 어느 하나의 구간에만 동작구간이 겹쳐지는 것도 얼마든지 가능하다. 그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)의 제2동작(2ND_OP)이 제6구간(6TH_SECT) 및 제7구간(7TH_SECT) 이후 제8구간(8TH_SECT), 즉, K시점과 L시점 사이의 구간동안 수행될 것을 예측할 수 있다.
전술한 설명과 같이, 컨트롤러(130)는, 선택 메모리 다이에 연속으로 전달될 예정인 제1리드 커맨드(RD_A) 및 제2리드 커맨드(RD_B)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP)을 구분할 수 있다. 또한, 컨트롤러(130)는, 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP)의 수행구간, 즉, 제5 내지 제8구간(5TH_SECT, 6TH_SECT, 7TH_SECT, 8TH_SECT)을 예측할 수 있다.
따라서, 컨트롤러(130)는, 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP) 중 어느 하나의 동작만 수행되는 단독동작구간을 구분하여 단독파워값(P1)을 계산하고, 동작이 겹쳐서 수행되는 중복동작구간을 구분하여 피크파워값(P2)을 계산할 수 있다.
구체적으로, 컨트롤러(130)는, 제5구간(5TH_SECT) 중 동작구간이 제7구간(7TH_SECT)과 겹쳐지지 않은 제1일부구간(EXSECT1)이 존재하며, 제1일부구간(EXSECT1)에서 제3동작(3RD_OP)이 단독으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP) 대응하는 제3전류값(100mA)이 제1일부구간(EXSECT1)에서 사용될 것을 예측적용하여 제4부분파워값(PP5)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제6구간(6TH_SECT) 중 동작구간이 제7구간(7TH_SECT)과 겹쳐지지 않는 제2일부구간(EXSECT2)이 존재하며, 제2일부구간(EXSECT2)에서 제3동작(3RD_OP)이 단독으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)이 제2일부구간(EXSECT2)에서 사용될 것을 예측적용하여 제5부분파워값(PP6)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제8구간(8TH_SECT)에서 제2동작(2ND_OP)이 단독으로 수행될 것을 예측하였으므로, 제2동작(2ND_OP)에 대응하는 제2전류값(100mA)이 제8구간(8TH_SECT)에서 사용될 것을 예측적용하여 제6부분파워값(PP7)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제4부분파워값(PP5)과 제5부분파워값(PP6) 및 제6부분파워값(PP7)을 합산함으로써, 단독동작구간에서 사용이 예측되는 단독파워값(P1)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 제5구간(5TH_SECT)과 동작구간이 겹쳐진 제7구간(7TH_SECT), 즉, 제7구간(7TH_SECT)의 일부분(7TH_SECT_A)에서 제3동작(3RD_OP)과 제4동작(4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)을 연산한 제2연산전류값(150mA)을 계산하고, 제2연산전류값(150mA)이 제7구간(7TH_SECT)의 일부분(7TH_SECT_A)에서 사용될 것을 예측적용하여 제7부분파워값(PP8)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제3전류값(100mA)에 제3가중치인 '1'을 곱한 전류값(100mA)과 제4전류값(100mA)에 제4가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제2연산전류값(150mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제3가중치를 '1'로 결정하고 제4가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제4동작(4TH_OP)이 제2리드 커맨드(RD_B)에 포함된 동작이고, 제3동작(3RD_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
또한, 컨트롤러(130)는, 제6구간(6TH_SECT)과 동작구간이 겹쳐진 제7구간(7TH_SECT), 즉, 제7구간(7TH_SECT)의 다른일부(7TH_SECT_B)에서 제1동작(1ST_OP)과 제4동작(4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP)에 대응하는 제1전류값(100mA)과 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)을 연산한 제3연산전류값(150mA)을 계산하고, 제3연산전류값(150mA)이 제7구간(7TH_SECT)의 다른일부(7TH_SECT_B)에서 사용될 것을 예측하여 제8부분파워값(PP9)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제1전류값(100mA)에 제5가중치인 '1'을 곱한 전류값(100mA)과 제4전류값(100mA)에 제6가중치인 '0.5'을 곱한 전류값(50mA)을 합산하여 제3연산전류값(150mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제5가중치를 '1'로 결정하고 제6가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제4동작(4TH_OP)이 제2리드 커맨드(RD_B)에 포함된 동작이고, 제1동작(1ST_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제7부분파워값(PP8) 및 제8부분파워값(PP9)을 합산함으로써, 중복동작구간에서 사용이 예측되는 피크파워값(P2)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 단독파워값(P1)과 피크파워값(P2)을 합산하여 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)를 선택 메모리 다이에서 수행하기 위해 사용이 예측되는 전체파워값(TOTAL_PW)을 계산할 수 있다.
도 7은 다수의 연속된 커맨드에 대한 컨트롤러의 제3동작을 설명한다.
도 7을 참조하면, 전술한 도 5에서 설명한 제1라이트 커맨드(PGM_A)와 제2라이트 커맨드(PGM_B)를 연속으로 선택 메모리 다이로 전달하는 경우에 대응하는 컨트롤러(130)에 동작에 추가로 라이트 커맨드를 더 많이 전달하는 경우, 즉, 제1라이트 커맨드(PGM_A)와 제2라이트 커맨드(PGM_B) 및 제3라이트 커맨드(PGM_C)를 연속으로 선택 메모리 다이로 전달하는 경우, 전술한 도 1 내지 도 4를 통해 설명된 것과 같은 컨트롤러(130)에서 단독파워값(P1)과, 피크파워값(P2), 및 전체파워값(TOTAL_PW)을 계산하는 동작을 설명한다.
먼저, 전술한 도 5에서는 제1커맨드가 제1데이터를 선택 메모리 다이에 저장하기 위한 제1라이트 커맨드(PGM_A)이고, 제2커맨드가 제2데이터를 선택 메모리 다이에 저장하기 위한 제2라이트 커맨드(PGM_B)인 것으로 가정한 바 있다.
도 7을 참조하면, 제3라이트 커맨드(PGM_C)는, 제3데이터를 선택 메모리 다이에 저장하는 동작을 수행하기 위한 커맨드라고 가정할 수 있다. 이때, 제3라이트 커맨드(PGM_C)는, 제1라이트 커맨드(PGM_A)와 제2라이트 커맨드(PGM_B) 중 어떤 라이트 커맨드에 대응되는지에 따라 제1커맨드와 제2커맨드 중 어느 하나의 커맨드로서 구분될 수 있다.
즉, 컨트롤러(130)는, 제1커맨드인 제1라이트 커맨드(PGM_A)에 대응하여 제3라이트 커맨드(PGM_C)의 파워값을 계산하는 경우, 제3라이트 커맨드(PGM_C)를 제2커맨드인 것으로 가정하여 내부에 포함된 세부동작을 구분할 수 있다. 또한, 컨트롤러(130)는, 제2커맨드인 제2라이트 커맨드(PGM_B)에 대응하여 제3라이트 커맨드(PGM_C)의 파워값을 계산하는 경우, 제3라이트 커맨드(PGM_C)를 제1커맨드인 것으로 가정하여 내부에 포함된 세부동작을 구분할 수 있다.
구체적으로, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)에 응답하여 M시점에서 라이트 동작이 시작되고, 제2라이트 커맨드(PGM_B)에 응답하여 O시점에서 라이트 동작이 시작되며, 제3라이트 커맨드(PGM_C)에 응답하여 Q시점에서 라이트 동작이 시작되는 것을 가정할 수 있다. 즉, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)를 선택 메모리 다이에 전달하고, 이어서 제2라이트 커맨드(PGM_B)를 선택 메모리 다이에 전달하며, 이어서 제3라이트 커맨드(PGM_C)를 선택 메모리 다이에 전달할 수 있다.
먼저, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제1라이트 커맨드(PGM_A)에는 제1데이터가 컨트롤러(130)에서 선택 메모리 다이로 전달되는 제1동작(1ST_OP), 및 선택 메모리 다이가 내부에서 제1데이터를 물리적으로 저장하는 제3동작(3RD_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 이때, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)의 제1동작(1ST_OP)이 제1구간(1ST_SECT), 즉, M시점과 N시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)의 제3동작(3RD_OP)이 제1구간(1ST_SECT)이후 제2구간(2ND_SECT), 즉, N시점과 R시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제2라이트 커맨드(PGM_B)에는 제2데이터가 컨트롤러(130)에서 선택 메모리 다이로 전달되는 제2동작(2ND_OP), 및 선택 메모리 다이가 내부에서 제2데이터를 물리적으로 저장하는 제4동작(4TH_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과는 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제3동작(3RD_OP)과 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1라이트 커맨드(PGM_A) 및 제2라이트 커맨드(PGM_B)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 라이트 커맨드에 포함되는 동작이기 때문에, 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)의 제2동작(2ND_OP)이 제1구간(1ST_SECT)이후 제2구간(2ND_SECT)과 동작구간이 겹쳐지는 제3구간(3RD_SECT), 즉, O시점과 P시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)의 제4동작(4TH_OP)이 제2구간(2ND_SECT) 및 제3구간(3RD_SECT) 이후 제4구간(4TH_SECT), 즉, R시점과 T시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)에 대응되는 형태로 제3라이트 커맨드(PGM_C)를 분석할 때는, 제1라이트 커맨드(PGM_A)가 제1커맨드이고, 제3라이트 커맨드(PGM_C)가 제2커맨드인 것을 가정할 수 있다. 반대로, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)에 대응되는 형태로 제3라이트 커맨드(PGM_C)를 분석할 때는, 제2라이트 커맨드(PGM_B)가 제2커맨드이고, 제3라이트 커맨드(PGM_C)가 제1커맨드인 것을 가정할 수 있다.
구체적으로, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)에 대응되는 형태로 제3라이트 커맨드(PGM_C)를 분석할 때는, 제1라이트 커맨드(PGM_A)에 제1동작(1ST_OP) 및 제3동작(3RD_OP)이 포함되고, 제3라이트 커맨드(PGM_C)에 제2동작(2ND_OP) 및 제4동작(4TH_OP)이 포함되는 것을 가정한 뒤, 제1라이트 커맨드(PGM_A)와 제3라이트 커맨드(PGM_C)의 동작관계를 정의할 수 있다.
이와 같은 경우, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)를 분석하여 제2동작(2ND_OP) 및 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제3라이트 커맨드(PGM_C)에는 제3데이터가 컨트롤러(130)에서 선택 메모리 다이로 전달되는 제2동작(2ND_OP), 및 선택 메모리 다이가 내부에서 제3데이터를 물리적으로 저장하는 제4동작(4TH_OP)이 포함될 수 있다. 또한, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과는 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제3동작(3RD_OP)과 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1라이트 커맨드(PGM_A) 및 제3라이트 커맨드(PGM_C)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 라이트 커맨드에 포함되는 동작이기 때문에, 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)의 제2동작(2ND_OP)이 제1구간(1ST_SECT)이후 제2구간(2ND_SECT)과 동작구간이 겹쳐지는 제5구간(5TH_SECT), 즉, Q시점과 R시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)의 제4동작(4TH_OP)이 제2구간(2ND_SECT) 및 제3구간(3RD_SECT) 이후 제6구간(6TH_SECT), 즉, T시점과 U시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2라이트 커맨드(PGM_B)에 대응되는 형태로 제3라이트 커맨드(PGM_C)를 분석할 때는, 제2라이트 커맨드(PGM_B)에 제2동작(2ND_OP) 및 제4동작(4TH_OP)이 포함되고, 제3라이트 커맨드(PGM_C)에 제1동작(1ST_OP) 및 제3동작(3RD_OP)이 포함되는 것을 가정한 뒤, 제2라이트 커맨드(PGM_B)와 제3라이트 커맨드(PGM_C)의 동작관계를 정의할 수 있다.
이와 같은 경우, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)를 분석하여 제1동작(1ST_OP) 및 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제3라이트 커맨드(PGM_C)에는 제3데이터가 컨트롤러(130)에서 선택 메모리 다이로 전달되는 제1동작(1ST_OP), 및 선택 메모리 다이가 내부에서 제3데이터를 물리적으로 저장하는 제3동작(3RD_OP)이 포함될 수 있다. 또한, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제1동작(1ST_OP)이 제2동작(2ND_OP)의 종료시점 이후, 제2동작(2ND_OP)과는 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제1동작(1ST_OP)이 제2동작(2ND_OP)의 종료시점 이후, 제4동작(4TH_OP)과 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP) 및 제3동작(3RD_OP)이 제2라이트 커맨드(PGM_B) 및 제3라이트 커맨드(PGM_C)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 라이트 커맨드에 포함되는 동작이기 때문에, 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)의 제1동작(1ST_OP)이 제3구간(3RD_SECT)이후 제4구간(4TH_SECT)과 동작구간이 겹쳐지는 제7구간(7TH_SECT), 즉, R시점과 S시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)의 제3동작(3RD_OP)이 제7구간(7TH_SECT) 및 제4구간(4TH_SECT) 이후 제6구간(6TH_SECT), 즉, T시점과 U시점 사이의 구간동안 수행될 것을 예측할 수 있다.
참고로, 전술한 도 7에서 컨트롤러(130)는, 제3라이트 커맨드(PGM_C)의 제2 또는 제1동작(2ND or 1ST_OP)의 동작구간이, 제1라이트 커맨드(PGM_A)와 동작구간이 겹쳐지는 구간을 제5구간(5TH_SECT)으로 예측하고, 제2라이트 커맨드(PGM_B)와 동작구간이 겹쳐지는 구간을 제7구간(7TH_SECT)으로 예측한 바 있다. 즉, 전술한 도 7에서는 제3라이트 커맨드(PGM_C)의 제2 또는 제1동작(2ND or 1ST_OP)의 동작구간이, 제1라이트 커맨드(PGM_A) 및 제2라이트 커맨드(PGM_B) 모두에 동작구간이 겹쳐지는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시예일 뿐, 다른 실시예에서는 어느 하나의 구간에만 동작구간이 겹쳐지는 것도 얼마든지 가능하다.
전술한 설명과 같이, 컨트롤러(130)는, 선택 메모리 다이에 연속으로 전달될 예정인 제1라이트 커맨드(PGM_A)과 제2라이트 커맨드(PGM_B) 및 제3라이트 커맨드(PGM_C)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP, 2ND or 1ST_OP, 4TH or 3RD_OP)을 구분할 수 있다. 또한, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)과 제2라이트 커맨드(PGM_B) 및 제3라이트 커맨드(PGM_C)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP, 2ND or 1ST_OP, 4TH or 3RD_OP)의 수행구간, 즉, 제1 내지 제7구간(1ST_SECT, 2ND_SECT, 3RD_SECT, 4TH_SECT, 5TH_SECT, 6TH_SECT, 7TH_SECT)을 예측할 수 있다.
따라서, 컨트롤러(130)는, 제1라이트 커맨드(PGM_A)과 제2라이트 커맨드(PGM_B) 및 제3라이트 커맨드(PGM_C)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP, 2ND or 1ST_OP, 4TH or 3RD_OP) 중 어느 하나의 동작만 수행되는 단독동작구간을 구분하여 단독파워값(P1)을 계산하고, 동작이 겹쳐서 수행되는 중복동작구간을 구분하여 피크파워값(P2)을 계산할 수 있다.
구체적으로, 컨트롤러(130)는, 제1구간(1ST_SECT)에서 제1동작(1ST_OP)이 단독으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP) 대응하는 제1전류값(100mA)이 제1구간(1ST_SECT)에서 사용될 것을 예측적용하여 제1부분파워값(PP1)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제2구간(2ND_SECT) 중 동작구간이 제3구간(3RD_SECT) 및 제6구간(6TH_SECT)과 겹쳐지지 않는 제1일부구간(EXSECT1)이 존재하며, 제1일부구간(EXSECT1)에서 제3동작(3RD_OP)이 단독으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)이 제1일부구간(EXSECT1)에서 사용될 것을 예측적용하여 제2부분파워값(PP2, PP3)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제4구간(4TH_SECT) 중 동작구간이 제7구간(7TH_SECT)과 겹쳐지지 않은 제2일부구간(EXSECT2)이 존재하며, 제2일부구간(EXSECT2)에서 제4동작(4TH_OP)이 단독으로 수행될 것을 예측하였으므로, 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)이 제2일부구간(EXSECT2)에서 사용될 것을 예측적용하여 제3부분파워값(PP4)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제6구간(6TH_SECT)에서 제4동작 또는 제3동작(4TH or 3RD_OP)이 단독으로 수행될 것을 예측하였으므로, 제4동작 또는 제3동작(4TH or 3RD_OP)에 대응하는 제4 또는 제3전류값(100mA)이 제4동작 또는 제3동작(4TH or 3RD_OP)에서 사용될 것을 예측적용하여 제4부분파워값(PP5)을 계산할 수 있다.
또한, 컨트롤러(130)는, 제1부분파워값(PP1)과 제2부분파워값(PP2, PP3)과 제3부분파워값(PP4) 및 제4부분파워값(PP5)을 합산함으로써, 단독동작구간에서 사용이 예측되는 단독파워값(P1)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 제3구간(3RD_SECT)의 동작구간이 제2구간(2ND_SECT)의 동작구간과 겹쳐지며, 제3구간(3RD_SECT)에서 제2동작(2ND_OP)과 제3동작(3RD_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제2동작(2ND_OP)에 대응하는 제2전류값(100mA)을 연산한 제1연산전류값(200mA)을 계산하고, 제1연산전류값(200mA)이 제3구간(3RD_SECT)에서 사용될 것을 예측적용하여 제5부분파워값(PP6)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제2전류값(100mA)에 제1가중치인 '1'을 곱한 전류값(100mA)과 제3전류값(100mA)에 제2가중치인 '1'을 곱한 전류값(100mA)을 합산하여 제1연산전류값(200mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제1가중치를 '1'로 결정하고 제2가중치를 '1'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제2동작(2ND_OP)이 제2라이트 커맨드(PGM_B)에 포함된 동작이고, 제3동작(3RD_OP)이 제1라이트 커맨드(PGM_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제3구간(3RD_SECT)과 동작구간이 겹쳐진 제5구간(5TH_SECT)에서 제3동작(3RD_OP)과 제2동작(2ND_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제2동작(2ND_OP)에 대응하는 제2전류값(100mA)을 연산한 제2연산전류값(200mA)을 계산하고, 제2연산전류값(200mA)이 제5구간(5TH_SECT)에서 사용될 것을 예측적용하여 제6부분파워값(PP7)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제3전류값(100mA)에 제3가중치인 '1'을 곱한 전류값(100mA)과 제2전류값(100mA)에 제4가중치인 '1'을 곱한 전류값(100mA)을 합산하여 제2연산전류값(200mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제3가중치를 '1'로 결정하고 제4가중치를 '1'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제3동작(3RD_OP)이 제1라이트 커맨드(PGM_A)에 포함된 동작이고, 제2동작(2ND_OP)이 제3라이트 커맨드(PGM_C)에 포함된 동작인 것을 가정했기 때문이다.
또한, 컨트롤러(130)는, 제4구간(4TH_SECT)과 동작구간이 겹쳐진 제7구간(7TH_SECT)에서 제4동작(4TH_OP)과 제1동작(1ST_OP)이 중복으로 수행될 것을 예측하였으므로, 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)과 제1동작(1ST_OP)에 대응하는 제1전류값(100mA)을 연산한 제3연산전류값(200mA)을 계산하고, 제3연산전류값(200mA)이 제7구간(7TH_SECT)에서 사용될 것을 예측적용하여 제7부분파워값(PP8)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제4전류값(100mA)에 제5가중치인 '1'을 곱한 전류값(100mA)과 제1전류값(100mA)에 제6가중치인 '1'을 곱한 전류값(100mA)을 합산하여 제3연산전류값(200mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제5가중치를 '1'로 결정하고 제6가중치를 '1'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제4동작(4TH_OP)이 제2라이트 커맨드(PGM_B)에 포함된 동작이고, 제1동작(1ST_OP)이 제3라이트 커맨드(PGM_C)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제5부분파워값(PP5)과 제6부분파워값(PP7) 및 제7부분파워값(PP8)을 합산함으로써, 중복동작구간에서 사용이 예측되는 피크파워값(P2)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 단독파워값(P1)과 피크파워값(P2)을 합산하여 제1라이트 커맨드(PGM_A)와 제2라이트 커맨드(PGM_B) 및 제3라이트 커맨드(PGM_C)를 선택 메모리 다이에서 수행하기 위해 사용이 예측되는 전체파워값(TOTAL_PW)을 계산할 수 있다.
도 8은 다수의 연속된 커맨드에 대한 컨트롤러의 제4동작을 설명한다.
도 8을 참조하면, 전술한 도 6에서 설명한 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)를 연속으로 선택 메모리 다이로 전달하는 경우에 대응하는 컨트롤러(130)에 동작에 추가로 리드 커맨드를 더 많이 전달하는 경우, 즉, 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)와 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)를 연속으로 선택 메모리 다이로 전달하는 경우, 전술한 도 1 내지 도 4를 통해 설명된 것과 같은 컨트롤러(130)에서 단독파워값(P1)과, 피크파워값(P2), 및 전체파워값(TOTAL_PW)을 계산하는 동작을 설명한다.
먼저, 전술한 도 6에서는 제1커맨드가 제3데이터를 선택 메모리 다이로부터 리드하기 위한 제1리드 커맨드(RD_A)이고, 제2커맨드가 제4데이터를 선택 메모리 다이로부터 리드하기 위한 제2리드 커맨드(RD_B)인 것으로 가정한 바 있다.
도 8을 참조하면, 제3리드 커맨드(RD_C)는, 제5데이터를 선택 메모리 다이로부터 리드하는 동작을 수행하기 위한 커맨드라고 가정할 수 있다. 또한, 제4리드 커맨드(RD_D)는, 제6데이터를 선택 메모리 다이로부터 리드하는 동작을 수행하기 위한 커맨드라고 가정할 수 있다. 이때, 제3리드 커맨드(RD_C)는, 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B) 중 어떤 리드 커맨드에 대응되는지에 따라 제1커맨드와 제2커맨드 중 어느 하나의 커맨드로서 구분될 수 있다. 그리고, 제4리드 커맨드(RD_D)는, 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B) 및 제3리드 커맨드(RD_C) 중 어떤 리드 커맨드에 대응되는지에 따라 제1커맨드와 제2커맨드 중 어느 하나의 커맨드로서 구분될 수 있다.
즉, 컨트롤러(130)는, 제1커맨드인 제1리드 커맨드(RD_A)에 대응하여 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D) 각각의 파워값을 계산하는 경우, 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)를 각각 제2커맨드인 것으로 가정하여 내부에 포함된 세부동작을 구분할 수 있다. 또한, 컨트롤러(130)는, 제2커맨드인 제2리드 커맨드(RD_B)에 대응하여 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D) 각각의 파워값을 계산하는 경우, 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)를 각각 제1커맨드인 것으로 가정하여 내부에 포함된 세부동작을 구분할 수 있다. 또한, 컨트롤러(130)는, 제1커맨드인 제3리드 커맨드(RD_C)에 대응하여 제4리드 커맨드(RD_D)의 파워값을 계산하는 경우, 제4리드 커맨드(RD_D)를 제2커맨드인 것으로 가정하여 내부에 포함된 세부동작을 구분할 수 있다. 또한, 컨트롤러(130)는, 제2커맨드인 제3리드 커맨드(RD_C)에 대응하여 제4리드 커맨드(RD_D)의 파워값을 계산하는 경우, 제4리드 커맨드(RD_D)를 제1커맨드인 것으로 가정하여 내부에 포함된 세부동작을 구분할 수 있다.
구체적으로, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 응답하여 V시점에서 리드 동작이 시작되고, 제2리드 커맨드(RD_B)에 응답하여 W시점에서 리드 동작이 시작되며, 제3리드 커맨드(RD_C)에 응답하여 X시점에서 리드 동작이 시작되고, 제4리드 커맨드(RD_D)에 응답하여 Y시점에서 리드 동작이 시작되는 것을 가정할 수 있다. 즉, 컨트롤러(130)는, 제1리드 커맨드(RD_A)를 선택 메모리 다이에 전달하고, 이어서 제2리드 커맨드(RD_B)를 선택 메모리 다이에 전달하며, 이어서 제3리드 커맨드(RD_C)를 선택 메모리 다이에 전달하고, 이어서 제4리드 커맨드(RD_D)를 선택 메모리 다이에 전달할 수 있다.
먼저, 컨트롤러(130)는, 제1리드 커맨드(RD_A)를 분석하여 제1동작(1ST_OP)과 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제1리드 커맨드(RD_A)에는 선택 메모리 다이가 내부에서 제3데이터를 물리적으로 리드하는 제3동작(3RD_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제3데이터가 전달되는 제1동작(1ST_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제1리드 커맨드(RD_A)를 분석하여 제3동작(3RD_OP)과 제1동작(1ST_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 이때, 컨트롤러(130)는, 제1리드 커맨드(RD_A)의 제3동작(3RD_OP)이 제8구간(8TH_SECT), 즉, V시점과 Z시점 사이의 구간동안 수행될 것을 예측할 수 있다. 또한, 컨트롤러(130)는, 제1리드 커맨드(RD_A)의 제1동작(1ST_OP)이 제8구간(8TH_SECT)이후 제9구간(9TH_SECT), 즉, Z시점과 AC시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)를 분석하여 제2동작(2ND_OP)과 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제2리드 커맨드(RD_B)에는 선택 메모리 다이가 내부에서 제4데이터를 물리적으로 리드하는 제4동작(4TH_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제4데이터가 전달되는 제2동작(2ND_OP)이 포함될 수 있다.
또한, 컨트롤러(130)는, 제2리드 커맨드(RD_B)를 분석하여 제4동작(4TH_OP)과 제2동작(2ND_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1리드 커맨드(RD_A) 및 제2리드 커맨드(RD_B)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 리드 커맨드에 포함되는 동작이기 때문에, 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 시작시점 이후, 제3동작(3RD_OP)과 동작구간이 서로 겹쳐진 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 종료시점 이후, 동작이 시작된 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 즉, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)과 제1동작(1ST_OP) 중 적어도 하나의 동작과 동작구간이 겹쳐진 형태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제2리드 커맨드(RD_B)의 제4동작(4TH_OP)이, 제8구간(8TH_SECT)과 제9구간(9TH_SECT) 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제10구간(10TH_SECT), 즉, W시점과 AA시점 사이의 구간동안 수행될 것을 예측할 수 있다. 참고로, 도면에 도시된 제10구간(10TH_SECT)은, 제8구간(8TH_SECT)과 제9구간(9TH_SECT) 모두에 동작구간이 겹쳐지는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시일 뿐, 다른 실시예에서는 어느 하나의 구간에만 동작구간이 겹쳐지는 것도 얼마든지 가능하다. 그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)의 제2동작(2ND_OP)이 제9구간(9TH_SECT) 및 제10구간(10TH_SECT) 이후 제11구간(11TH_SECT), 즉, AC시점과 AE시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 대응되는 형태로 제3리드 커맨드(RD_C)를 분석할 때는, 제1리드 커맨드(RD_A)가 제1커맨드이고, 제3리드 커맨드(RD_C)가 제2커맨드인 것을 가정할 수 있다. 그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)에 대응되는 형태로 제3리드 커맨드(RD_C)를 분석할 때는, 제2리드 커맨드(RD_B)가 제2커맨드이고, 제3리드 커맨드(RD_C)가 제1커맨드인 것을 가정할 수 있다.
구체적으로, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 대응되는 형태로 제3리드 커맨드(RD_C)를 분석할 때는, 제1리드 커맨드(RD_A)에 제1동작(1ST_OP) 및 제3동작(3RD_OP)이 포함되고, 제3리드 커맨드(RD_C)에 제2동작(2ND_OP) 및 제4동작(4TH_OP)이 포함되는 것을 가정한 뒤, 제1리드 커맨드(RD_A)와 제3리드 커맨드(RD_C)의 동작관계를 정의할 수 있다.
이와 같은 경우, 컨트롤러(130)는, 제3리드 커맨드(RD_C)를 분석하여 제2동작(2ND_OP) 및 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제3리드 커맨드(RD_C)에는 선택 메모리 다이가 내부에서 제5데이터를 물리적으로 리드하는 제4동작(4TH_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제5데이터가 전달되는 제2동작(2ND_OP)이 포함될 수 있다. 또한, 컨트롤러(130)는, 제3리드 커맨드(RD_C)를 분석하여 제4동작(4TH_OP)과 제2동작(2ND_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1리드 커맨드(RD_A) 및 제3리드 커맨드(RD_C)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 리드 커맨드에 포함되는 동작이기 때문에, 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 시작시점 이후, 제3동작(3RD_OP)과 동작구간이 서로 겹쳐진 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 종료시점 이후, 동작이 시작된 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 즉, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)과 제1동작(1ST_OP) 중 적어도 하나의 동작과 동작구간이 겹쳐진 형태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제3리드 커맨드(RD_C)의 제4동작(4TH_OP)이, 제8구간(8TH_SECT)과 제9구간(9TH_SECT) 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제12구간(12TH_SECT), 즉, X시점과 AB시점 사이의 구간동안 수행될 것을 예측할 수 있다. 참고로, 도면에 도시된 제12구간(12TH_SECT)은, 제8구간(8TH_SECT)과 제9구간(9TH_SECT) 모두에 동작구간이 겹쳐지는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시일 뿐, 다른 실시예에서는 어느 하나의 구간에만 동작구간이 겹쳐지는 것도 얼마든지 가능하다. 그리고, 컨트롤러(130)는, 제3리드 커맨드(RD_C)의 제2동작(2ND_OP)이 제9구간(9TH_SECT) 및 제12구간(12TH_SECT) 이후 제13구간(13TH_SECT), 즉, AE시점과 AF시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)에 대응되는 형태로 제3리드 커맨드(RD_C)를 분석할 때는, 제2리드 커맨드(RD_B)에 제2동작(2ND_OP) 및 제4동작(4TH_OP)이 포함되고, 제3리드 커맨드(RD_C)에 제1동작(1ST_OP) 및 제3동작(3RD_OP)이 포함되는 것을 가정한 뒤, 제2리드 커맨드(RD_B)와 제3리드 커맨드(RD_C)의 동작관계를 정의할 수 있다.
이와 같은 경우, 컨트롤러(130)는, 제3리드 커맨드(RD_C)를 분석하여 제1동작(1ST_OP) 및 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제3리드 커맨드(RD_C)에는 선택 메모리 다이가 내부에서 제5데이터를 물리적으로 리드하는 제3동작(3RD_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제5데이터가 전달되는 제1동작(1ST_OP)이 포함될 수 있다. 또한, 컨트롤러(130)는, 제3리드 커맨드(RD_C)를 분석하여 제3동작(3RD_OP)과 제1동작(1ST_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP) 및 제3동작(3RD_OP)이 제2리드 커맨드(RD_B) 및 제3리드 커맨드(RD_C)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 리드 커맨드에 포함되는 동작이기 때문에, 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제3동작(3RD_OP)이 제4동작(4TH_OP)의 시작시점 이후, 제4동작(4TH_OP)과 동작구간이 서로 겹쳐진 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP)이 제4동작(4TH_OP)의 종료시점 이후, 동작이 시작된 제2동작(2ND_OP)과 동작구간이 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 즉, 컨트롤러(130)는, 제3동작(3RD_OP)이 제4동작(4TH_OP)과 제2동작(2ND_OP) 중 적어도 하나의 동작과 동작구간이 겹쳐진 형태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제1동작(1ST_OP)이 제2동작(2ND_OP)의 종료시점 이후, 제2동작(2ND_OP)과 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제3리드 커맨드(RD_C)의 제3동작(3RD_OP)이, 제10구간(10TH_SECT)과 제11구간(11TH_SECT) 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제12구간(12TH_SECT), 즉, X시점과 AB시점 사이의 구간동안 수행될 것을 예측할 수 있다. 참고로, 도면에 도시된 제12구간(12TH_SECT)은, 제10구간(10TH_SECT)에는 동작구간이 겹쳐지지만 제11구간(11TH_SECT)에는 동작구간이 겹쳐지지 않는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시일 뿐, 다른 실시예에서는 두 구간 모두에 동작구간이 겹쳐지는 것도 얼마든지 가능하다. 그리고, 컨트롤러(130)는, 제3리드 커맨드(RD_C)의 제1동작(1ST_OP)이 제10구간(10TH_SECT) 및 제12구간(12TH_SECT) 이후 제13구간(13TH_SECT), 즉, AE시점과 AF시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때는, 제1리드 커맨드(RD_A)가 제1커맨드이고, 제4리드 커맨드(RD_D)가 제2커맨드인 것을 가정할 수 있다. 그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때는, 제2리드 커맨드(RD_B)가 제2커맨드이고, 제4리드 커맨드(RD_D)가 제1커맨드인 것을 가정할 수 있다. 그리고, 컨트롤러(130)는, 제3리드 커맨드(RD_C)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때, 제3리드 커맨드(RD_C)가 제1커맨드인 경우 제4리드 커맨드(RD_D)가 제2커맨드인 것을 가정하고, 제3리드 커맨드(RD_C)가 제2커맨드인 경우 제4리드 커맨드(RD_D)가 제1커맨드인 것을 가정할 수 있다.
구체적으로, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때는, 제1리드 커맨드(RD_A)에 제1동작(1ST_OP) 및 제3동작(3RD_OP)이 포함되고, 제4리드 커맨드(RD_D)에 제2동작(2ND_OP) 및 제4동작(4TH_OP)이 포함되는 것을 가정한 뒤, 제1리드 커맨드(RD_A)와 제4리드 커맨드(RD_D)의 동작관계를 정의할 수 있다.
이와 같은 경우, 컨트롤러(130)는, 제4리드 커맨드(RD_D)를 분석하여 제2동작(2ND_OP) 및 제4동작(4TH_OP)을 구분할 수 있다. 즉, 제4리드 커맨드(RD_D)에는 선택 메모리 다이가 내부에서 제6데이터를 물리적으로 리드하는 제4동작(4TH_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제6데이터가 전달되는 제2동작(2ND_OP)이 포함될 수 있다. 또한, 컨트롤러(130)는, 제4리드 커맨드(RD_D)를 분석하여 제4동작(4TH_OP)과 제2동작(2ND_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP) 및 제4동작(4TH_OP)이 제1리드 커맨드(RD_A) 및 제4리드 커맨드(RD_D)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 리드 커맨드에 포함되는 동작이기 때문에, 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 시작시점 이후, 제3동작(3RD_OP)과 동작구간이 서로 겹쳐진 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)의 종료시점 이후, 동작이 시작된 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 즉, 컨트롤러(130)는, 제4동작(4TH_OP)이 제3동작(3RD_OP)과 제1동작(1ST_OP) 중 적어도 하나의 동작과 동작구간이 겹쳐진 형태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제2동작(2ND_OP)이 제1동작(1ST_OP)의 종료시점 이후, 제1동작(1ST_OP)과 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제4리드 커맨드(RD_D)의 제4동작(4TH_OP)이, 제8구간(8TH_SECT)과 제9구간(9TH_SECT) 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제14구간(14TH_SECT), 즉, Y시점과 AD시점 사이의 구간동안 수행될 것을 예측할 수 있다. 참고로, 도면에 도시된 제14구간(14TH_SECT)은, 제8구간(8TH_SECT)과 제9구간(9TH_SECT) 모두에 동작구간이 겹쳐지는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시일 뿐, 다른 실시예에서는 어느 하나의 구간에만 동작구간이 겹쳐지는 것도 얼마든지 가능하다. 그리고, 컨트롤러(130)는, 제4리드 커맨드(RD_D)의 제2동작(2ND_OP)이 제9구간(9TH_SECT) 및 제14구간(14TH_SECT) 이후 제15구간(15TH_SECT), 즉, AF시점과 AJ시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제2리드 커맨드(RD_B)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때는, 제2리드 커맨드(RD_B)에 제2동작(2ND_OP) 및 제4동작(4TH_OP)이 포함되고, 제4리드 커맨드(RD_D)에 제1동작(1ST_OP) 및 제3동작(3RD_OP)이 포함되는 것을 가정한 뒤, 제2리드 커맨드(RD_B)와 제4리드 커맨드(RD_D)의 동작관계를 정의할 수 있다.
이와 같은 경우, 컨트롤러(130)는, 제4리드 커맨드(RD_D)를 분석하여 제1동작(1ST_OP) 및 제3동작(3RD_OP)을 구분할 수 있다. 즉, 제4리드 커맨드(RD_D)에는 선택 메모리 다이가 내부에서 제6데이터를 물리적으로 리드하는 제3동작(3RD_OP), 및 선택 메모리 다이에서 컨트롤러(130)로 제6데이터가 전달되는 제1동작(1ST_OP)이 포함될 수 있다. 또한, 컨트롤러(130)는, 제4리드 커맨드(RD_D)를 분석하여 제3동작(3RD_OP)과 제1동작(1ST_OP)의 동작구간이 서로 겹쳐지지 않고 순차적으로 수행되어야 하는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제4동작(4TH_OP) 및 제3동작(3RD_OP)이 제2리드 커맨드(RD_B) 및 제4리드 커맨드(RD_D)에 포함되는 동작이기 때문에, 즉, 하나의 메모리 다이에서 연속으로 수행되는 두 개의 리드 커맨드에 포함되는 동작이기 때문에, 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제3동작(3RD_OP)이 제4동작(4TH_OP)의 시작시점 이후, 제4동작(4TH_OP)과 동작구간이 서로 겹쳐진 상태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제3동작(3RD_OP)이 제4동작(4TH_OP)의 종료시점 이후, 동작이 시작된 제2동작(2ND_OP)과 동작구간이 서로 겹쳐지는 상태로 수행될 수 있는 동작임을 확인할 수 있다. 즉, 컨트롤러(130)는, 제3동작(3RD_OP)이 제4동작(4TH_OP)과 제2동작(2ND_OP) 중 적어도 하나의 동작과 동작구간이 겹쳐진 형태로 수행될 수 있는 동작임을 확인할 수 있다. 또한, 컨트롤러(130)는, 제1동작(1ST_OP)이 제2동작(2ND_OP)의 종료시점 이후, 제2동작(2ND_OP)과 동작구간이 서로 겹쳐지지 않는 상태로 수행되어야 하는 동작임을 확인할 수 있다. 따라서, 컨트롤러(130)는, 제4리드 커맨드(RD_D)의 제3동작(3RD_OP)이, 제10구간(10TH_SECT)과 제11구간(11TH_SECT) 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제14구간(14TH_SECT), 즉, Y시점과 AD시점 사이의 구간동안 수행될 것을 예측할 수 있다. 참고로, 도면에 도시된 제14구간(14TH_SECT)은, 제10구간(10TH_SECT)과 제11구간(11TH_SECT) 모두에 동작구간이 겹쳐지는 것을 예시하고 있지만, 이는, 어디까지나 하나의 실시일 뿐, 다른 실시예에서는 어느 하나의 구간에만 동작구간이 겹쳐지는 것도 얼마든지 가능하다. 그리고, 컨트롤러(130)는, 제4리드 커맨드(RD_D)의 제2동작(2ND_OP)이 제11구간(11TH_SECT) 및 제14구간(14TH_SECT) 이후 제15구간(15TH_SECT), 즉, AF시점과 AJ시점 사이의 구간동안 수행될 것을 예측할 수 있다.
그리고, 컨트롤러(130)는, 제3리드 커맨드(RD_C)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때, 제3리드 커맨드(RD_C)가 제1커맨드인 경우 제4리드 커맨드(RD_D)가 제2커맨드인 것을 가정할 수 있다. 이는, 제1커맨드인 제1리드 커맨드(RD_A)에 대응하여 제4리드 커맨드(RD_D)를 제2커맨드로 가정하는 것과 유사하다. 따라서, 컨트롤러(130)는, 제1리드 커맨드(RD_A)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석하는 동작과 거의 유사한 방식으로 제3리드 커맨드(RD_C)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 수 있다. 때문에, 여기에서는 더 자세한 설명을 하지 않도록 하겠다.
마찬가지로, 컨트롤러(130)는, 제3리드 커맨드(RD_C)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 때, 제3리드 커맨드(RD_C)가 제2커맨드인 경우 제4리드 커맨드(RD_D)가 제1커맨드인 것을 가정할 수 있다. 이는, 제2커맨드인 제2리드 커맨드(RD_B)에 대응하여 제4리드 커맨드(RD_D)를 제1커맨드로 가정하는 것과 유사하다. 따라서, 컨트롤러(130)는, 제2리드 커맨드(RD_B)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석하는 동작과 거의 유사한 방식으로 제3리드 커맨드(RD_C)에 대응되는 형태로 제4리드 커맨드(RD_D)를 분석할 수 있다. 때문에, 여기에서는 더 자세한 설명을 하지 않도록 하겠다.
전술한 설명과 같이, 컨트롤러(130)는, 선택 메모리 다이에 연속으로 전달될 예정인 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)와 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP, 4TH or 3RD_OP, 2ND or 1ST_OP)을 구분할 수 있다. 또한, 컨트롤러(130)는, 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)와 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP, 4TH or 3RD_OP, 2ND or 1ST_OP)의 수행구간, 즉, 제8 내지 제15구간(8TH_SECT, 9TH_SECT, 10TH_SECT, 11TH_SECT, 12TH_SECT, 13TH_SECT, 14TH_SECT, 15TH_SECT)을 예측할 수 있다.
따라서, 컨트롤러(130)는, 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)와 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)에 포함된 제1 내지 제4동작(1ST_OP, 2ND_OP, 3RD_OP, 4TH_OP, 4TH or 3RD_OP, 2ND or 1ST_OP) 중 어느 하나의 동작만 수행되는 단독동작구간을 구분하여 단독파워값(P1)을 계산하고, 동작이 겹쳐서 수행되는 중복동작구간을 구분하여 피크파워값(P2)을 계산할 수 있다.
구체적으로, 컨트롤러(130)는, 제8구간(8TH_SECT) 중 동작구간이 제10구간(10TH_SECT)과 제12구간(12TH_SECT) 및 14구간(14TH_SECT)과 겹쳐지지 않은 제1일부구간(EXSECT1)이 존재하며, 제1일부구간(EXSECT1)에서 제3동작(3RD_OP)이 단독으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP) 대응하는 제3전류값(100mA)이 제1일부구간(EXSECT1)에서 사용될 것을 예측적용하여 제8부분파워값(PP9)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제11구간(11TH_SECT) 중 동작구간이 제12구간(12TH_SECT) 및 14구간(14TH_SECT)과 겹쳐지지 않는 제2일부구간(EXSECT2)이 존재하며, 제2일부구간(EXSECT2)에서 제2동작(2ND_OP)이 단독으로 수행될 것을 예측하였으므로, 제2동작(2ND_OP)에 대응하는 제2전류값(100mA)이 제2일부구간(EXSECT2)에서 사용될 것을 예측적용하여 제9부분파워값(PP10)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제13구간(13TH_SECT)에서 제2동작(2ND_OP) 또는 제1동작(1ST_OP)이 단독으로 수행될 것을 예측하였으므로, 제2동작(2ND_OP) 또는 제1동작(1ST_OP)에 대응하는 제2전류값(100mA) 또는 제1전류값(100mA)이 제13구간(13TH_SECT)에서 사용될 것을 예측적용하여 제10부분파워값(PP11)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제15구간(15TH_SECT)에서 제1동작(1ST_OP) 또는 제2동작(2ND_OP)이 단독으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP) 또는 제2동작(2ND_OP)에 대응하는 제1전류값(100mA) 또는 제2전류값(100mA)이 제15구간(15TH_SECT)에서 사용될 것을 예측적용하여 제11부분파워값(PP12)을 계산할 수 있다. 또한, 컨트롤러(130)는, 제8부분파워값(PP9)과 제9부분파워값(PP10)과 제10부분파워값(PP11) 및 제11부분파워값(PP12)을 합산함으로써, 단독동작구간에서 사용이 예측되는 단독파워값(P1)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 제8구간(8TH_SECT)과는 동작구간이 겹쳐지되, 제12구간(12TH_SECT) 및 제14구간(14TH_SECT)의 동작구간과는 겹쳐지지 않는 제10구간(10TH_SECT), 즉, 제10구간(10TH_SECT)의 일부분(10TH_SECT_A)에서 제3동작(3RD_OP)과 제4동작(4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)을 연산한 제4연산전류값(150mA)을 계산하고, 제4연산전류값(150mA)이 제10구간(10TH_SECT)의 일부분(10TH_SECT_A)에서 사용될 것을 예측적용하여 제12부분파워값(PP13)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제3전류값(100mA)에 제7가중치인 '1'을 곱한 전류값(100mA)과 제4전류값(100mA)에 제8가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제4연산전류값(150mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제7가중치를 '1'로 결정하고 제8가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제4동작(4TH_OP)이 제2리드 커맨드(RD_B)에 포함된 동작이고, 제3동작(3RD_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제8구간(8TH_SECT) 및 제10구간(10TH_SECT)과는 동작구간이 겹쳐지되, 제14구간(14TH_SECT)의 동작구간과는 겹쳐지지 않는 제12구간(12TH_SECT), 즉, 제12구간(12TH_SECT)의 일부분(12TH_SECT_A)에서 제3동작(3RD_OP)과 제4동작(4TH_OP) 및 제4 또는 제3동작(4TH or 3RD_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제4동작(4TH_OP)에 대응하는 제4전류값(100mA) 및 제4 또는 제3동작(4TH or 3RD_OP)에 대응하는 제4 또는 제3전류값(100mA)을 연산한 제5연산전류값(200mA)을 계산하고, 제5연산전류값(200mA)이 제12구간(12TH_SECT)의 일부분(12TH_SECT_A)에서 사용될 것을 예측적용하여 제13부분파워값(PP14)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제3전류값(100mA)에 제9가중치인 '1'을 곱한 전류값(100mA)과 제4전류값(100mA)에 제10가중치인 '0.5'를 곱한 전류값(50mA) 및 제4 또는 제3전류값(100mA)에 제11가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제5연산전류값(200mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제9가중치를 '1'로 결정하고 제10가중치를 '0.5'로 결정하며 제11가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제4 또는 제3동작(4TH or 3RD_OP)이 제3리드 커맨드(RD_C)에 포함된 동작이고, 제4동작(4TH_OP)이 제2리드 커맨드(RD_B)에 포함된 동작이고, 제3동작(3RD_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제8구간(8TH_SECT)과 제10구간(10TH_SECT) 및 제12구간(12TH_SECT)과 동작구간이 겹쳐지는 제14구간(14TH_SECT), 즉, 제14구간(14TH_SECT)의 일부분(14TH_SECT_A)에서 제3동작(3RD_OP)과 제4동작(4TH_OP)과 제4 또는 제3동작(4TH or 3RD_OP) 및 제3 또는 제4동작(3RD or 4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제3동작(3RD_OP)에 대응하는 제3전류값(100mA)과 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)과 제4 또는 제3동작(4TH or 3RD_OP)에 대응하는 제4 또는 제3전류값(100mA) 및 제3 또는 제4동작(3RD or 4TH_OP)에 대응하는 제3 또는 제4전류값(100mA)을 연산한 제6연산전류값(250mA)을 계산하고, 제6연산전류값(250mA)이 제14구간(14TH_SECT)의 일부분(14TH_SECT_A)에서 사용될 것을 예측적용하여 제14부분파워값(PP15)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제3전류값(100mA)에 제12가중치인 '1'을 곱한 전류값(100mA)과 제4전류값(100mA)에 제13가중치인 '0.5'를 곱한 전류값(50mA)과 제4 또는 제3전류값(100mA)에 제14가중치인 '0.5'를 곱한 전류값(50mA) 및 제3 또는 제4전류값(100mA)에 제15가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제6연산전류값(250mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제12가중치를 '1'로 결정하고 제13가중치를 '0.5'로 결정하며 제14가중치를 '0.5'로 결정하고 제15가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제3 또는 제4동작(3RD or 4TH_OP)이 제4리드 커맨드(RD_D)에 포함된 동작이고, 제4 또는 제3동작(4TH or 3RD_OP)이 제3리드 커맨드(RD_C)에 포함된 동작이고, 제4동작(4TH_OP)이 제2리드 커맨드(RD_B)에 포함된 동작이고, 제3동작(3RD_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제9구간(9TH_SECT)과 제12구간(12TH_SECT) 및 제14구간(14TH_SECT)과 동작구간이 겹쳐지는 제10구간(10TH_SECT), 즉, 제10구간(10TH_SECT)의 다른일부(10TH_SECT_B)에서 제1동작(1ST_OP)과 제4동작(4TH_OP)과 제4 또는 제3동작(4TH or 3RD_OP) 및 제3 또는 제4동작(3RD or 4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP)에 대응하는 제1전류값(100mA)과 제4동작(4TH_OP)에 대응하는 제4전류값(100mA)과 제4 또는 제3동작(4TH or 3RD_OP)에 대응하는 제4 또는 제3전류값(100mA) 및 제3 또는 제4동작(3RD or 4TH_OP)에 대응하는 제3 또는 제4전류값(100mA)을 연산한 제7연산전류값(250mA)을 계산하고, 제7연산전류값(250mA)이 제10구간(10TH_SECT)의 다른일부(10TH_SECT_B)에서 사용될 것을 예측적용하여 제15부분파워값(PP16)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제1전류값(100mA)에 제16가중치인 '1'을 곱한 전류값(100mA)과 제4전류값(100mA)에 제17가중치인 '0.5'를 곱한 전류값(50mA)과 제4 또는 제3전류값(100mA)에 제18가중치인 '0.5'를 곱한 전류값(50mA) 및 제3 또는 제4전류값(100mA)에 제19가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제7연산전류값(250mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제16가중치를 '1'로 결정하고 제17가중치를 '0.5'로 결정하며 제18가중치를 '0.5'로 결정하고 제19가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제3 또는 제4동작(3RD or 4TH_OP)이 제4리드 커맨드(RD_D)에 포함된 동작이고, 제4 또는 제3동작(4TH or 3RD_OP)이 제3리드 커맨드(RD_C)에 포함된 동작이고, 제4동작(4TH_OP)이 제2리드 커맨드(RD_B)에 포함된 동작이고, 제1동작(1ST_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제9구간(9TH_SECT) 및 제14구간(14TH_SECT)과 동작구간이 겹쳐지는 제12구간(12TH_SECT), 즉, 제12구간(12TH_SECT)의 다른일부(12TH_SECT_B)에서 제1동작(1ST_OP)과 제4 또는 제3동작(4TH or 3RD_OP) 및 제3 또는 제4동작(3RD or 4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP)에 대응하는 제1전류값(100mA)과 제4 또는 제3동작(4TH or 3RD_OP)에 대응하는 제4 또는 제3전류값(100mA) 및 제3 또는 제4동작(3RD or 4TH_OP)에 대응하는 제3 또는 제4전류값(100mA)을 연산한 제8연산전류값(200mA)을 계산하고, 제8연산전류값(200mA)이 제12구간(12TH_SECT)의 다른일부(12TH_SECT_B)에서 사용될 것을 예측적용하여 제16부분파워값(PP17)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제1전류값(100mA)에 제20가중치인 '1'을 곱한 전류값(100mA)과 제4 또는 제3전류값(100mA)에 제21가중치인 '0.5'를 곱한 전류값(50mA) 및 제3 또는 제4전류값(100mA)에 제22가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제8연산전류값(200mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제20가중치를 '1'로 결정하고 제21가중치를 '0.5'로 결정하며 제22가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제3 또는 제4동작(3RD or 4TH_OP)이 제4리드 커맨드(RD_D)에 포함된 동작이고, 제4 또는 제3동작(4TH or 3RD_OP)이 제3리드 커맨드(RD_C)에 포함된 동작이고, 제1동작(1ST_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제9구간(9TH_SECT)과 동작구간이 겹쳐지는 제14구간(14TH_SECT), 즉, 제14구간(14TH_SECT)의 다른일부(14TH_SECT_B)에서 제1동작(1ST_OP) 및 제3 또는 제4동작(3RD or 4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제1동작(1ST_OP)에 대응하는 제1전류값(100mA) 및 제3 또는 제4동작(3RD or 4TH_OP)에 대응하는 제3 또는 제4전류값(100mA)을 연산한 제9연산전류값(150mA)을 계산하고, 제9연산전류값(150mA)이 제14구간(14TH_SECT)의 다른일부(14TH_SECT_B)에서 사용될 것을 예측적용하여 제17부분파워값(PP18)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제1전류값(100mA)에 제23가중치인 '1'을 곱한 전류값(100mA) 및 제3 또는 제4전류값(100mA)에 제24가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제9연산전류값(150mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제23가중치를 '1'로 결정하고 제24가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제3 또는 제4동작(3RD or 4TH_OP)이 제4리드 커맨드(RD_D)에 포함된 동작이고, 제1동작(1ST_OP)이 제1리드 커맨드(RD_A)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제11구간(11TH_SECT)과 동작구간이 겹쳐지는 제14구간(14TH_SECT), 즉, 제14구간(14TH_SECT)의 또 다른일부(14TH_SECT_C)에서 제2동작(2ND_OP) 및 제3 또는 제4동작(3RD or 4TH_OP)이 중복으로 수행될 것을 예측하였으므로, 제2동작(2ND_OP)에 대응하는 제2전류값(100mA) 및 제3 또는 제4동작(3RD or 4TH_OP)에 대응하는 제3 또는 제4전류값(100mA)을 연산한 제10연산전류값(150mA)을 계산하고, 제10연산전류값(150mA)이 제14구간(14TH_SECT)의 또 다른일부(14TH_SECT_C)에서 사용될 것을 예측적용하여 제18부분파워값(PP19)을 계산할 수 있다. 여기서, 컨트롤러(130)는, 제2전류값(100mA)에 제25가중치인 '1'을 곱한 전류값(100mA) 및 제3 또는 제4전류값(100mA)에 제26가중치인 '0.5'를 곱한 전류값(50mA)을 합산하여 제10연산전류값(150mA)을 계산할 수 있다. 이때, 컨트롤러(130)에서 제25가중치를 '1'로 결정하고 제26가중치를 '0.5'로 결정한 것은, 선택 메모리 다이가 NAND플래시 메모리 다이이고, 제3 또는 제4동작(3RD or 4TH_OP)이 제4리드 커맨드(RD_D)에 포함된 동작이고, 제2동작(2ND_OP)이 제2리드 커맨드(RD_B)에 포함된 동작인 것을 가정했기 때문이다.
그리고, 컨트롤러(130)는, 제12부분파워값(PP13)과 제13부분파워값(PP14)과 제14부분파워값(PP15)과 제15부분파워값(PP16)과 제16부분파워값(PP17)과 제17부분파워값(PP18) 및 제18부분파워값(PP19)을 합산함으로써, 중복동작구간에서 사용이 예측되는 피크파워값(P2)을 계산할 수 있다.
그리고, 컨트롤러(130)는, 단독파워값(P1)과 피크파워값(P2)을 합산하여 제1리드 커맨드(RD_A)와 제2리드 커맨드(RD_B)와 제3리드 커맨드(RD_C) 및 제4리드 커맨드(RD_D)를 선택 메모리 다이에서 수행하기 위해 사용이 예측되는 전체파워값(TOTAL_PW)을 계산할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

Claims (19)

  1. 다수의 메모리 다이(die)를 포함하는 메모리 장치; 및
    상기 다수의 메모리 다이 중 어느 하나의 선택 메모리 다이로 제1 및 제2커맨드를 연속으로 전달하는 경우, 상기 제1 및 제2 커맨드를 각각 분석하여 서로 간에는 동작구간을 겹쳐서 수행하는 것이 불가능한 상기 제1커맨드의 제1동작과 상기 제2커맨드의 제2동작을 구분하고, 상기 제2동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제1커맨드의 제3동작 및 상기 제1동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제2커맨드의 제4동작을 구분하는 컨트롤러를 포함하며,
    상기 컨트롤러는,
    상기 제1 내지 제4동작 중 어느 하나의 동작만 수행되는 단독동작구간에서 사용이 예측되는 단독파워값을 계산하고, 동작이 서로 겹쳐서 수행되는 중복동작구간에서 사용이 예측되는 피크(peak)파워값을 계산하며,
    상기 제1 내지 제4동작의 수행시점에 따라 상기 단독파워값 및 피크파워값을 합산하여 상기 선택 메모리 다이에서 상기 제1 및 제2커맨드를 수행할 때 사용이 예측되는 전체파워값을 계산하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 피크파워값이 정해진 기준값보다 작은 값을 유지하는 상태에서 상기 전체파워값이 최소값이 될 수 있도록 상기 제1 내지 제4동작의 수행시점을 조절하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는,
    상기 중복동작구간에서 서로 겹쳐서 수행되는 적어도 두 개 이상의 동작에 대응하는 적어도 두 개 이상의 전류값 각각에 설정된 가중치를 적용하여 연산전류값을 계산하고, 상기 중복동작구간에서 상기 연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하며, 상기 제1 및 제2커맨드의 종류와 상기 선택 메모리 다이의 종류에 따라 상기 설정된 가중치의 값이 결정되는 메모리 시스템.
  4. 제3항에 있어서,
    상기 제1커맨드가 제1데이터를 상기 선택 메모리 다이에 저장하기 위한 제1라이트 커맨드이고, 상기 제2커맨드가 제2데이터를 상기 선택 메모리 다이에 저장하기 위한 제2라이트 커맨드인 경우,
    상기 컨트롤러는,
    상기 제1데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제1동작으로 구분하여 제1구간동안 수행될 것을 예측하고,
    상기 제1구간이후 상기 선택 메모리 다이가 내부에서 상기 제1데이터를 물리적으로 저장하는 동작을 상기 제3동작으로 구분하여 제2구간동안 수행될 것을 예측하며,
    상기 제1구간이후 상기 제2데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제2동작으로 구분하여 상기 제2구간과 동작구간이 겹쳐지는 제3구간동안 수행될 것을 예측하고,
    상기 제2구간 및 제3구간이후 상기 선택 메모리 다이가 내부에서 상기 제2데이터를 물리적으로 저장하는 동작을 상기 제4동작으로 구분하여 제4구간동안 수행될 것을 예측하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    상기 제1구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측적용한 제1부분파워값과, 상기 제2구간 중 동작구간이 상기 제3구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측적용한 제2부분파워값, 및 상기 제4구간에서 상기 제4동작에 대응하는 제4전류값의 사용을 예측적용한 제3부분파워값을 합산하여 상기 단독파워값을 계산하고,
    상기 제3전류값과 상기 제2동작에 대응하는 제2전류값을 연산한 제1연산전류값을 계산하고, 상기 제3구간에서 상기 제1연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 컨트롤러는,
    상기 제2전류값에 제1가중치를 곱한 전류값과 상기 제3전류값에 제2가중치를 곱한 전류값을 합산하여 상기 제1연산전류값을 계산하는 메모리 시스템.
  7. 제3항에 있어서,
    상기 제1커맨드가 제3데이터를 상기 선택 메모리 다이에서 리드하기 위한 제1리드 커맨드이고, 상기 제2커맨드가 제4데이터를 상기 선택 메모리 다이에서 리드하기 위한 제2리드 커맨드인 경우,
    상기 컨트롤러는,
    상기 선택 메모리 다이가 내부에서 상기 제3데이터를 물리적으로 리드하는 동작을 상기 제3동작으로 구분하여 제5구간동안 수행될 것을 예측하고,
    상기 제5구간이후 상기 선택 메모리 다이로부터 상기 제3데이터를 전달받는 동작을 상기 제1동작으로 구분하여 제6구간동안 수행될 것을 예측하며,
    상기 제3동작이 시작된 이후, 상기 선택 메모리 다이가 내부에서 상기 제4데이터를 물리적으로 리드하는 동작을 상기 제4동작으로 구분하여 상기 제5 및 제6구간 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제7구간동안 수행될 것을 예측하고,
    상기 제6 및 제7구간이후 상기 선택 메모리 다이로부터 상기 제4데이터를 전달받는 동작을 상기 제2동작으로 구분하여 제8구간동안 수행될 것을 예측하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는,
    상기 제5구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측한 제4부분파워값과, 상기 제6구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측한 제5부분파워값과, 상기 제8구간에서 상기 제2동작에 대응하는 제2전류값의 사용을 예측한 제6부분파워값을 합산하여 상기 단독파워값을 계산하고,
    상기 제3전류값과 상기 제4동작에 대응하는 제4전류값을 연산한 제2연산전류값을 계산하고, 상기 제1전류값과 상기 제4전류값을 연산한 제3연산전류값을 계산하며,
    상기 제5구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제2연산전류값의 사용을 예측적용하고, 상기 제6구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제3연산전류값의 사용을 예측적용하여, 상기 제7구간에서 사용이 예측되는 상기 피크파워값을 계산하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 컨트롤러는,
    상기 제3전류값에 제3가중치를 곱한 전류값과 상기 제4전류값에 제4가중치를 곱한 전류값을 합산하여 상기 제2연산전류값을 계산하고,
    상기 제1전류값에 제5가중치를 곱한 전류값과 상기 제4전류값에 제6가중치를 곱한 전류값을 합산하여 상기 제3연산전류값을 계산하는 메모리 시스템.
  10. 제3항에 있어서,
    상기 컨트롤러는,
    상기 제1 및 제2 커맨드 각각을 분석하여 상기 제1 내지 제4동작을 구분하기 위한 커맨드 분석부;
    상기 제1 내지 제4동작의 수행시점에 따라 상기 단독파워값 및 피크파워값과 상기 전체파워값을 계산하는 파워계산부;
    상기 선택 메모리 다이의 종류를 확인하고, 확인결과에 대응하는 가중치 정보를 상기 파워계산부로 전달하는 가중치확인부; 및
    상기 파워계산부의 결과를 확인하고, 확인결과에 따라 상기 제1 내지 제4동작의 수행시점을 조절하는 동작조절부를 포함하는 메모리 시스템.
  11. 다수의 메모리 다이(die)를 포함하는 메모리 장치를 포함하는 메모리 시스템의 동작방법에 있어서,
    상기 다수의 메모리 다이 중 어느 하나의 선택 메모리 다이로 제1 및 제2커맨드를 연속으로 전달하는 경우, 상기 제1 및 제2커맨드를 각각 분석하여 서로 간에는 동작구간을 겹쳐서 수행하는 것이 불가능한 상기 제1커맨드의 제1동작과 상기 제2커맨드의 제2동작을 구분하고, 상기 제2동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제1커맨드의 제3동작 및 상기 제1동작과 동작구간을 겹쳐서 수행하는 것이 가능한 상기 제2커맨드의 제4동작을 구분하는 구분단계; 및
    상기 제1 내지 제4동작 중 어느 하나의 동작만 수행되는 단독동작구간에서 사용이 예측되는 단독파워값을 계산하고, 동작이 서로 겹쳐서 수행되는 중복동작구간에서 사용이 예측되는 피크(peak)파워값을 계산하며, 상기 제1 내지 제4동작의 수행시점에 따라 상기 단독파워값 및 피크파워값을 합산하여 상기 선택 메모리 다이에서 상기 제1 및 제2커맨드를 수행할 때 사용이 예측되는 전체파워값을 계산하는 계산단계를 포함하는 메모리 시스템의 동작방법.
  12. 제11항에 있어서,
    상기 계산단계에서 계산된 상기 피크파워값이 정해진 기준값보다 작은 값을 유지하는 상태에서 상기 전체파워값이 최소값이 될 수 있도록 상기 제1 내지 제4동작의 수행시점을 조절하는 조절단계를 더 포함하는 메모리 시스템의 동작방법.
  13. 제12항에 있어서,
    상기 계산단계는,
    상기 중복동작구간에서 서로 겹쳐서 수행되는 적어도 두 개 이상의 동작에 대응하는 적어도 두 개 이상의 전류값 각각에 설정된 가중치를 적용하여 연산전류값을 계산하고, 상기 중복동작구간에서 상기 연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하며, 상기 제1 및 제2커맨드의 종류와 상기 선택 메모리 다이의 종류에 따라 상기 설정된 가중치의 값이 결정되는 메모리 시스템의 동작방법.
  14. 제13항에 있어서,
    상기 제1커맨드가 제1데이터를 상기 선택 메모리 다이에 저장하기 위한 제1라이트 커맨드이고, 상기 제2커맨드가 제2데이터를 상기 선택 메모리 다이에 저장하기 위한 제2라이트 커맨드인 경우, 상기 구분단계는,
    상기 제1데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제1동작으로 구분하여 제1구간동안 수행될 것을 예측하는 단계;
    상기 제1구간이후 상기 선택 메모리 다이가 내부에서 상기 제1데이터를 물리적으로 저장하는 동작을 상기 제3동작으로 구분하여 제2구간동안 수행될 것을 예측하는 단계;
    상기 제1구간이후 상기 제2데이터를 상기 선택 메모리 다이에 전달하는 동작을 상기 제2동작으로 구분하여 상기 제2구간과 동작구간이 겹쳐지는 제3구간동안 수행될 것을 예측하는 단계; 및
    상기 제2 및 제3구간이후 상기 선택 메모리 다이가 내부에서 상기 제2데이터를 물리적으로 저장하는 동작을 상기 제4동작으로 구분하여 제4구간동안 수행될 것을 예측하는 단계를 포함하는 메모리 시스템의 동작방법.
  15. 제14항에 있어서,
    상기 계산단계는,
    상기 제1구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측적용한 제1부분파워값과, 상기 제2구간 중 동작구간이 상기 제3구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측적용한 제2부분파워값, 및 상기 제4구간에서 상기 제4동작에 대응하는 제4전류값의 사용을 예측적용한 제3부분파워값을 합산하여 상기 단독파워값을 계산하는 단계;
    상기 제3전류값과 상기 제2동작에 대응하는 제2전류값을 연산한 제1연산전류값을 계산하는 제1연산계산단계; 및
    상기 제3구간에서 상기 제1연산전류값의 사용을 예측적용하여 상기 피크파워값을 계산하는 단계를 포함하는 메모리 시스템의 동작방법.
  16. 제15항에 있어서,
    상기 제1연산계산단계는,
    상기 제2전류값에 제1가중치를 곱한 전류값과 상기 제3전류값에 제2가중치를 곱한 전류값을 합산하여 상기 제1연산전류값을 계산하는 메모리 시스템의 동작방법.
  17. 제13항에 있어서,
    상기 제1커맨드가 제3데이터를 상기 선택 메모리 다이에서 리드하기 위한 제1리드 커맨드이고, 상기 제2커맨드가 제4데이터를 상기 선택 메모리 다이에서 리드하기 위한 제2리드 커맨드인 경우, 상기 구분단계는,
    상기 선택 메모리 다이가 내부에서 상기 제3데이터를 물리적으로 리드하는 동작을 상기 제3동작으로 구분하여 제5구간동안 수행될 것을 예측하는 단계;
    상기 제5구간이후 상기 선택 메모리 다이로부터 상기 제3데이터를 전달받는 동작을 상기 제1동작으로 구분하여 제6구간동안 수행될 것을 예측하는 단계;
    상기 제3동작이 시작된 이후, 상기 선택 메모리 다이가 내부에서 상기 제4데이터를 물리적으로 리드하는 동작을 상기 제4동작으로 구분하여 상기 제5 및 제6구간 중 적어도 하나 이상의 구간에 동작구간이 겹쳐지는 제7구간동안 수행될 것을 예측하는 단계; 및
    상기 제6 및 제7구간이후 상기 선택 메모리 다이로부터 상기 제4데이터를 전달받는 동작을 상기 제2동작으로 구분하여 제8구간동안 수행될 것을 예측하는 단계를 포함하는 메모리 시스템의 동작방법.
  18. 제17항에 있어서,
    상기 계산단계는,
    상기 제5구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제3동작에 대응하는 제3전류값의 사용을 예측한 제4부분파워값과, 상기 제6구간 중 동작구간이 상기 제7구간과 겹쳐지지 않은 구간에서 상기 제1동작에 대응하는 제1전류값의 사용을 예측한 제5부분파워값과, 상기 제8구간에서 상기 제2동작에 대응하는 제2전류값의 사용을 예측한 제6부분파워값을 합산하여 상기 단독파워값을 계산하는 단계;
    상기 제3전류값과 상기 제4동작에 대응하는 제4전류값을 연산한 제2연산전류값을 계산하고, 상기 제1전류값과 상기 제4전류값을 연산한 제3연산전류값을 계산하는 제2연산계산단계; 및
    상기 제5구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제2연산전류값의 사용을 예측적용하고, 상기 제6구간과 동작구간이 겹쳐진 상기 제7구간에서 상기 제3연산전류값의 사용을 예측적용하여, 상기 제7구간에서 사용이 예측되는 상기 피크파워값을 계산하는 단계를 포함하는 메모리 시스템의 동작방법.
  19. 제18항에 있어서,
    상기 제2연산계산단계는,
    상기 제3전류값에 제3가중치를 곱한 전류값과 상기 제4전류값에 제4가중치를 곱한 전류값을 합산하여 상기 제2연산전류값을 계산하는 단계; 및
    상기 제1전류값에 제5가중치를 곱한 전류값과 상기 제4전류값에 제6가중치를 곱한 전류값을 합산하여 상기 제3연산전류값을 계산하는 단계를 포함하는 메모리 시스템의 동작방법.
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