KR101772592B1 - 메모리 시스템 및 이의 제어 방법 - Google Patents

메모리 시스템 및 이의 제어 방법 Download PDF

Info

Publication number
KR101772592B1
KR101772592B1 KR1020110063039A KR20110063039A KR101772592B1 KR 101772592 B1 KR101772592 B1 KR 101772592B1 KR 1020110063039 A KR1020110063039 A KR 1020110063039A KR 20110063039 A KR20110063039 A KR 20110063039A KR 101772592 B1 KR101772592 B1 KR 101772592B1
Authority
KR
South Korea
Prior art keywords
nand flash
flash memory
command
memory chips
clock
Prior art date
Application number
KR1020110063039A
Other languages
English (en)
Other versions
KR20130002045A (ko
Inventor
최승훈
권석천
이철호
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020110063039A priority Critical patent/KR101772592B1/ko
Priority to US13/396,618 priority patent/US9261940B2/en
Publication of KR20130002045A publication Critical patent/KR20130002045A/ko
Priority to US14/989,575 priority patent/US9817434B2/en
Application granted granted Critical
Publication of KR101772592B1 publication Critical patent/KR101772592B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

Landscapes

  • Read Only Memory (AREA)

Abstract

메모리 시스템 및 이의 제어 방법이 개시된다. 본 발명의 실시예에 따른 메모리 시스템은 복수개의 낸드 플래시 메모리 칩들; 및 상기 낸드 플래시 메모리 칩들을 제어하는 커맨드들을, 상기 낸드 플래시 메모리 칩들에 전송하는 메모리 컨트롤러를 구비하고, 상기 메모리 컨트롤러는, 커맨드 클럭을 생성하는 커맨드 클럭 생성기; 및 제1 모드에서, 상기 커맨드들 중 상기 낸드 플래시 메모리 칩들에서 동작 시에 피크 전류를 발생시키는 제1 커맨드가, 상기 커맨드 클럭에 동기되어 대응되는 낸드 플래시 메모리 칩으로 전송되도록 제어하는 커맨드 스케줄러를 구비하고, 상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들은 각각, 상기 제1 커맨드를 다수의 루프로 실행하고, 상기 루프에 대해 동일한 동작 시간으로 동작한다.

Description

메모리 시스템 및 이의 제어 방법{Memory system and control method thereof}
본 발명은 메모리 시스템 및 이의 제어 방법에 관한 것으로, 특히 복수개의 반도체 메모리 칩들의 피크 전류의 중첩을 효율적으로 제어할 수 있는 메모리 시스템 및 이의 제어 방법에 관한 것이다.
고집적화 및 고용량화가 이슈가 되는 메모리 시스템에서, 구비되는 복수개의 메모리 칩들의 피크 전류의 중첩으로, 시스템의 오작동 및 열화가 야기될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 복수개의 메모리 칩들의 피크 전류의 중첩을 효율적으로 제어할 수 있는 반도체 메모리 시스템 및 이의 제어 방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 복수개의 낸드 플래시 메모리 칩들; 및 상기 낸드 플래시 메모리 칩들을 제어하는 커맨드들을, 상기 낸드 플래시 메모리 칩들에 전송하는 메모리 컨트롤러를 구비하고, 상기 메모리 컨트롤러는, 커맨드 클럭을 생성하는 커맨드 클럭 생성기; 및 제1 모드에서, 상기 커맨드들 중 상기 낸드 플래시 메모리 칩들에서 동작 시에 피크 전류를 발생시키는 제1 커맨드가, 상기 커맨드 클럭에 동기되어 대응되는 낸드 플래시 메모리 칩으로 전송되도록 제어하는 커맨드 스케줄러를 구비하고, 상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들은 각각, 상기 제1 커맨드를 다수의 루프로 실행하고, 상기 루프에 대해 동일한 동작 시간으로 동작한다.
바람직하게는, 상기 제1 커맨드는, 상기 낸드 플래시 메모리 칩들 각각에 데이터를 프로그램하기 위한 프로그램 명령일 수 있다. 이때, 상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들은 각각, 상기 루프에 포함되는 검증 동작의 생략 여부에 무관하게 동일한 동작 시간으로 상기 루프를 실행할 수 있다.
바람직하게는, 상기 커맨드 클럭 생성기는, 상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들의 개수에 대응되어, 상기 커맨드 클럭의 제1 구간에 포함되는 클럭수를 설정할 수 있다. 이때, 상기 커맨드 스케줄러는, 상기 커맨드 클럭의 상기 제1 구간의 각 에지에서, 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들 중 대응되는 낸드 플래시 메모리 칩으로, 상기 제1 커맨드가 전송되도록 제어할 수 있다.
바람직하게는, 상기 커맨드 클럭 생성기는, 상기 제1 커맨드에 의한 피크 전류 발생 구간에 대응되어, 상기 커맨드 클럭의 주기를 설정할 수 있다.
바람직하게는, 상기 낸드 플래시 메모리 칩들 각각을 상기 제1 모드로 동작시킬지 여부를 선택하는 모드 선택기를 더 구비할 수 있다.
바람직하게는, 상기 낸드 플래시 메모리 칩들은 각각, 상기 커맨드 클럭에 응답하여 활성화되는 내부 클럭을 생성하는 오실레이터; 및 상기 내부 클럭에 동기되어 상기 루프에 대한 동작 시간을 설정하는 플래그 신호를 생성하는 카운터를 구비할 수 있다.
바람직하게는, 상기 메모리 시스템은, 솔리드 스테이트 드라이브(Solid State Drive)에 포함될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 메모리 시스템은 복수개의 낸드 플래시 메모리 칩들; 및 상기 낸드 플래시 메모리 칩들을 제어하는 커맨드들 중 상기 낸드 플래시 메모리 칩들에서 동작 시에 피크 전류를 발생시키는 제1 커맨드를, 제1 모드에서, 커맨드 클럭에 동기시켜 대응되는 낸드 플래시 메모리 칩으로 전송하는 것을 제어하는 커맨드 스케줄러를 포함하는 메모리 컨트롤러를 구비하고, 상기 낸드 플래시 메모리 칩들 중 상기 제1 모드에서 동작하는 낸드 플래시 메모리 칩들은 각각, 대응되는 커맨드 클럭에 동기되어 상기 제1 커맨드를 실행할 수 있다.
본 발명에 따른 메모리 시스템 및 이의 제어 방법에 의하면, 낸드 플래시 메모리 칩들이 메모리 컨트롤러의 커맨드 클럭에 동기되어 피크 전류를 발생시키는 커맨드를 수행하도록 제어함으로써, 별도의 모니터링 동작을 수행하지 아니하고도, 각 메모리 칩으로부터 발생되는 피크 전류의 중첩을 효율적으로 방지할 수 있다.
본 발명에 따른 메모리 시스템 및 이의 제어 방법에 의하면, 또한, 커맨드의 각 루프의 동작 시간을 고정시킴으로써, 시스템 성능 향상을 도모하면서도, 각 메모리 칩으로부터 발생되는 피크 전류의 중첩을 용이하게 방지할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 좀 더 자세히 나타내는 도면이다.
도 3은 도 1의 각 낸드 플래시 메모리 칩에서의 커맨드 클럭에 동기되어 제1 커맨드가 수행되는 동작을 설명하기 위한 도면이다.
도 4는 도 1의 메모리 컨트롤러의 동작을 좀 더 자세히 설명하기 위한 도면이다.
도 5는 도 4의 커맨드 클럭에 대응되는 커맨드 스케줄링의 예들을 설명하는 도면이다.
도 6은 도 1의 각 낸드 플래시 메모리 칩에서 실행되는 각 루프의 예를 도시하는 도면이다.
도 7은 도 1의 메모리 시스템에서의 프로그램 방법의 예를 나타내는 순서도이다.
도 8은 제1 커맨드를 실행하기 위한 도 1의 낸드 플래시 메모리 칩의 구조 및 동작을 설명하기 위한 도면이다.
도 9는 다수의 낸드 플래시 메모리 칩들에서 발생되는 피크 전류가 중첩되는 예를 나타내는 도면이다.
도 10은 본 발명의 실시예에 따른 컴퓨팅 시스템을 나타내는 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 SSD(Solid State Drive)를 나타내는 도면이다.
도 13은 도 12의 SSD를 포함하는 서버 시스템과, 서버 시스템을 포함하는 네트워크 시스템을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(memory system)을 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 메모리 컨트롤러(memory controller, CTRL) 및 다수의 낸드 플래시 메모리 칩들(nand flash memory chips, MC1~MC4)을 구비한다. 메모리 컨트롤러(CTRL)는 낸드 플래시 메모리 칩들(MC1~MC4)을 제어하기 위한 커맨드(command, CMD) 및 데이터(data, DTA)를 전송할 수 있다. 예를 들어, 메모리 컨트롤러(CTRL)는 데이터(DTA)를 프로그램하기 위해, 프로그램(program) 명령(CMD) 및 데이터(DTA)를 대응되는 낸드 플래시 메모리 칩으로 전송할 수 있다. 또한, 메모리 컨트롤러(CTRL)는 낸드 플래시 메모리 칩들(MC1~MC4)로부터 커맨드(CMD)에 대응되는 데이터(DTA)를 수신할 수도 있다. 예를 들어, 메모리 컨트롤러(CTRL)는 리드(read) 명령(CMD)을 대응되는 낸드 플래시 메모리 칩으로 전송하여, 해당 낸드 플래시 메모리 칩에 프로그램된 데이터를 독출할 수 있다. 이때, 커맨드(CMD)에는 해당 데이터를 프로그램하거나 독출하기 위한 어드레스(address, Addr)가 포함될 수 있다. 또는, 어드레스(Addr)는 커맨드(CMD)와 별도로 송수신될 수 있다.
본 발명의 실시예에 따른 메모리 시스템(MSYS)은 메모리 컨트롤러(CTRL)와 낸드 플래시 메모리 칩들(MC1~MC4) 사이에 상기와 같은 커맨드(CMD) 및 데이터(DTA)를 전송 또는 수신하기 위한 제1 전송 라인(LIN1)을 구비한다. 도 1에 도시된 제1 전송 라인(LIN1)은 커맨드(CMD) 및 데이터(DTA)를 전송 또는 수신하는 버스(bus)일 수 있다. 도 1은 비록, 커맨드(CMD) 및 데이터(DTA)를 위한 하나의 제1 전송 라인(LIN1)만을 도시하고 있으나, 커맨드(CMD)를 위한 제1 전송 라인(LIN1) 및 데이터(DTA)를 위한 제1 전송 라인(LIN1)이 별도로 구비될 수 있다. 또한, 전술한 바와 같이, 어드레스(Addr)가 커맨드(CMD)와 별도로 송수신될 경우, 어드레스(Addr)을 위한 제1 전송 라인(LIN1)도 별도로 구비될 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템(MSYS)이 4개의 낸드 플래시 메모리 칩들(MC1~MC4)을 구비하는 예를 도시한다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 구비하는 낸드 플래시 메모리 칩의 개수에 한정되지 아니한다. 다만, 이하에서는 설명의 편의를 위해 4개의 낸드 플래시 메모리 칩들(MC1~MC4)이 구비되는 예에 한하여 설명한다.
본 발명의 실시예에 따른 낸드 플래시 메모리 칩들(MC1~MC4)은 메모리 컨트롤러(CTRL)로부터 제1 전송 라인(LIN1)을 통해 커맨드(CMD), 데이터(DTA) 및/또는 어드레스(Addr)를 수신하여 대응되는 동작을 실행한다. 전술된 프로그램 명령에 대해 낸드 플래시 메모리 칩들(MC1~MC4)은 데이터(DTA)를 대응되는 어드레스(Addr)에 프로그램할 수 있다. 또한, 전술된 리드 명령에 대해, 낸드 플래시 메모리 칩들(MC1~MC4)은 데이터(DTA)를 대응되는 어드레스(Addr)로부터 독출하여 메모리 컨트롤러(CTRL)로 전송할 수 있다.
그런데, 낸드 플래시 메모리 칩들(MC1~MC4)에서 커맨드(CMD)에 따른 동작을 실행함에 있어, 커맨드(CMD)의 종류 또는 커맨드(CMD)에 포함되는 서브 동작의 종류에 따라, 해당 낸드 플래시 메모리 칩은 피크 전류(peak current)를 발생시킬 수 있다. 예를 들어, 낸드 플래시 메모리 칩들(MC1~MC4)은 프로그램 명령을 수행하는 때에, 피크 전류를 발생시킬 수 있다. 또는, 프로그램 명령이 프로그램 동작과 검증 동작의 서브 동작들을 포함하는 경우, 낸드 플래시 메모리 칩들(MC1~MC4)은 프로그램 동작을 수행하는 때에 한하여 피크 전류를 발생시킬 수 있다. 이하에서는, 메모리 컨트롤러(CTRL)로부터 전송되어 낸드 플래시 메모리 칩들(MC1~MC4)에서 실행되는 커맨드(CMD)들 중, 상기와 같이 피크 전류를 발생시키는 커맨드를 설명의 편의상, 제1 커맨드(CMD1)라 규정한다.
다수의 메모리 칩들을 포함하는 메모리 시스템의 경우, 메모리 칩들 중 일부 또는 전부의 메모리 칩들에서 피크 전류가 주입되어 발생하면, 즉 피크 전류를 발생시키는 커맨드가 다수의 메모리 칩들에서 동시에 실행되면, 메모리 시스템에는 시스템이 감당할 수 있는 이상의 피크 전류가 흐를 수 있다. 이렇게, 메모리 시스템에 일시적으로 매우 큰 피크 전류가 발생하게 되면, 메모리 시스템의 전원이 차단될 수 있다. 메모리 시스템의 전원이 차단됨에 따라 데이터가 잘못 프로그램되거나 또는 독출될 수 있다. 따라서, 메모리 시스템에 대한 신뢰성이 저하될 수 있다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 구비하는 낸드 플래시 메모리 칩들(MC1~MC4)의 피크 전류 발생을 조절하여, 메모리 시스템의 오동작 및 신뢰성 저하를 방지할 수 있다.
도 2는 도 1의 메모리 컨트롤러를 더 자세히 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 컨트롤러(CTRL)는 프로세서(PROC), 낸드 인터페이스(NIF), 커맨드 클럭 생성기(CCGE) 및 커맨드 스케줄러(CSCH)를 구비할 수 있다. 프로세서(PROC)는 이하에서 설명되는 메모리 컨트롤러(CTRL)의 구성 요소들 각각을 제어한다. 예를 들어, 프로세서(PROC)는 커맨드 클럭 생성기(CCGE), 커맨드 스케줄러(CSCH) 및 낸드 인터페이스(NIF) 사이의 신호 송수신 또는 동작 시간 등을 제어할 수 있다. 낸드 인터페이스(NIF)는 메모리 컨트롤러(CTRL)와 낸드 플래시 메모리 칩들(MC1~MC4) 사이의 신호(데이터, 커맨드 또는 클럭 등)를 송수신한다.
커맨드 클럭 생성기(CCGE)는 커맨드 클럭(CMDCK)을 생성한다. 커맨드 클럭(CMDCK)은 메모리 컨트롤러(CTRL)로부터 낸드 플래시 메모리 칩들(MC1~MC4)로 제1 커맨드(CMD1)를 인가하는 때에 기준이 되는 클럭일 수 있다. 예를 들어, 후술되는 바와 같이, 제1 커맨드(CMD1)의 전송은 맨드 클럭(CMDCK)에 동기되어 수행될 수 있다. 제1 커맨드(CMD1)가 커맨드 클럭(CMDCK)은 제2 전송 라인(LIN2)을 통해 낸드 플래시 메모리 칩들(MC1~MC4)로 인가된다. 제2 전송 라인(LIN2)은 전술된 제1 전송 라인(LIN1)과 별도로 구비될 수 있다. 커맨드 클럭(CMDCK)을 수신한 낸드 플래시 메모리 칩들(MC1~MC4)에서 커맨드 클럭(CMDCK)에 동기되어 제1 커맨드(CMD1)가 실행될 수 있도록, 도 8에 도시되는 내부 클럭(INCK) 및 플래그 신호(FSIG1~FIGx)이 생성된다. 도 8의 내부 클럭(INCK) 및 플래그 신호(FSIG1~FIGx)에 대한 더 자세한 설명은 후술된다.
다시 도 1 및 도 2를 참조하면, 커맨드 스케줄러(CSCH)는 제1 모드에서 제1 커맨드(CMD1)가 커맨드 클럭(CMDCK)에 동기되어 대응되는 낸드 플래시 메모리 칩으로 인가될 수 있도록 제어한다. 예를 들어, 도 3에 도시되는 바와 같이, 커맨드 스케줄러(CSCH)는 커맨드 클럭(CMDCK)의 제1 에지(EG1)에서 제1 낸드 플래시 메모리 칩(MC1)으로 제1 커맨드(CMD1)가 전송되도록 제어할 수 있다. 또한, 커맨드 스케줄러(CSCH)는 커맨드 클럭(CMDCK)의 제2 에지(EG2)에서 제2 낸드 플래시 메모리 칩(MC2)으로 제2 커맨드(CMD)가 전송되도록 제어할 수 있다. 마찬가지로, 커맨드 스케줄러(CSCH)는 커맨드 클럭(CMDCK)의 제3 에지(EG3) 및 제4 에지(EG4)에서 각각, 제3 낸드 플래시 메모리 칩(MC3) 및 제4 낸드 플래시 메모리 칩(MC4)으로 제1 커맨드(CMD1)가 전송되도록 제어할 수 있다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)이 도 1에 도시되는 바와 같이 4개의 낸드 플래시 메모리 칩들(MC1~MC4)을 포함하는 경우, 커맨드 클럭(CMDCK)의 제1 에지(EG1)에서 제4 에지(EG4)까지 각각 대응되는 낸드 플래시 메모리 칩으로의 제1 커맨드(CMD1)의 전송이 순차적으로 수행될 수 있다. 또한, 커맨드 클럭(CMDCK)의 제5 에지(EG5)에 대해서는 다시, 제1 낸드 플래시 메모리 칩(MC1)에 대한 제1 커맨드(CMD1)의 전송이 수행될 것이고, 제6 에지(EG6) 이후의 에지들(EG7, EG8)에 대하여도 동일하게, 대응되는 낸드 플래시 메모리 칩으로의 제1 커맨드(CMD1)의 전송이 수행될 수 있다.
즉, 도 4에 도시되는 바와 같이, 커맨드 클럭(CMDCK)의 제1 에지(EG1)에서 제1 낸드 플래시 메모리 칩(MC1)으로 제1 커맨드(CMD1)가 인가되고, 커맨드 클럭(CMDCK)의 제2 에지(EG2)에서 제2 낸드 플래시 메모리 칩(MC2)으로 제2 커맨드(CMD1)가 인가되도록 설정될 수 있다. 마찬가지로, 커맨드 클럭(CMDCK)의 제3 에지(EG3)에서 제3 낸드 플래시 메모리 칩(MC3)으로 제1 커맨드(CMD3)가 인가되고, 커맨드 클럭(CMDCK)의 제4 에지(EG4)에서 제4 낸드 플래시 메모리 칩(MC4)으로 제1 커맨드(CMD1)가 전송되도록 설정될 수 있다.
다시 도 3을 참조하면, 도 3에서는 커맨드 클럭(CMDCK)의 주기(tcyc)가 제1 커맨드(CMD1)에 의한 피크 전류의 발생 구간에 대응되는 것으로 도시되어 있다. 도 3은 특히, 제1 커맨드(CMD1)가 프로그램 명령이고 프로그램 명령이 다수의 프로그램 루프들(PLP1~PLP3)로 실행되는 경우, 프로그램 루프들(PLP1~PLP3) 각각의 활성화되는 시점부터, 각 프로그램 루프들(PLP1~PLP3)에 포함되는 프로그램 펄스(PPLS) 및 검증 펄스(VPLS) 중, 피크 전류를 발생시키는 프로그램 펄스(PPLS)가 비활성화되는 시점까지의 시간이, 커맨드 클럭(CMDCK)의 주기(tcyc)로 설정된 예를 도시한다. 예를 들어, 커맨드 클럭(CMDCK)의 주기(tcyc)는 제1 낸드 플래시 메모리 칩(MC1)의 제1 프로그램 루프(PLP1)가 활성화된 후, 제1 프로그램 루프(PLP1)의 프로그램 펄스(PPLS)가 비활성화되는 시간으로 설정될 수 있다.
이렇듯, 본 발명의 실시예에 따른 커맨드 스케줄러(CSCH)는 커맨드 클럭(CMDCK)의 대응되는 에지에서만 제1 커맨드(CMD1)가 대응되는 낸드 플래시 메모리 칩으로 인가되도록 제어함으로써, 제1 커맨드(CMD1)가 다수의 낸드 플래시 메모리 칩들에서 동시에 수행되는 것을 방지할 수 있다. 다시 말해, 본 발명의 실시예에 따른 커맨드 클럭(CMDCK)의 각 에지에서 대응되는 낸드 플래시 메모리 칩으로의 제1 커맨드(CMD1)의 전송이 수행됨으로써, 제1 커맨드(CMD1)가 동일한 에지에서 다수의 낸드 플래시 메모리 칩들로 전송되지 아니하여, 각 낸드 플래시 메모리 칩에서 발생될 수 있는 피크 전류가 중첩되지 아니할 수 있다. 다만, 시스템이 감당할 수 있는 피크 전류의 중첩은 허용될 것이므로, 커맨드 클럭(CMDCK)의 각 에지에 두 개 이상의 메모리 칩들로의 전송이 수행될 수도 있다. 이에 대하여는 후술된다.
다시 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 컨트롤러(CTRL)는 모드 선택기(MSEL)를 더 구비할 수 있다. 모드 선택기(MSEL)는 낸드 플래시 메모리 칩들(MC1~MC4) 중 일부 또는 전부가 커맨드 클럭(CMDCK)에 동기되어 제1 커맨드(CMD1)를 실행할 것인지, 즉 제1 모드로 동작할 것인지를 나타내는 모드 신호(XMOD)를 생성할 수 있다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 시스템이 견딜 수 있는 피크 전류의 크기, 각 낸드 플래시 메모리 칩에서 발생되는 피크 전류의 크기, 및 각 낸드 플래시 메모리 칩의 동작 특성 등에 기반하여, 제1 모드로 동작시킬 낸드 플래시 메모리 칩이 무엇인지 또는 그 개수가 몇인지 등을 설정할 수 있다.
모드 신호(XMOD)는 커맨드 클럭 생성기(CCGE) 및 커맨드 스케줄러(CSCH)로 전송할 수 있다. 모드 신호(XMOD)에 응답하여 커맨드 클럭 생성기(CCGE)는 커맨드 클럭(CMDCK)의 일부를 제1 구간으로 설정할 수 있다. 이때, 제1 구간은 도 4에 도시되는 바와 같이, 타임 스롯(time slot)이라 명명할 수 있다. 커맨드 클럭 생성기(CCGE)는 타임 슬롯에 포함되는 클럭수를, 제1 모드로 동작하는 낸드 플래시 메모리 칩들의 개수에 대응되도록 설정할 수 있다.
도 4는 도 1의 메모리 시스템(MSYS)에 구비되는 4개의 낸드 플래시 메모리 칩들(MC1~MC4)이 모두 제1 모드로 동작하도록 설정된 경우의 타임 슬롯에 대한 예를 나타내고 있다. 즉, 타임 슬롯에 포함되는 클럭의 개수가 4개로 설정된다. 전술한 바와 같이, 도 2의 메모리 컨트롤러(CTRL)에 포함되는 커맨드 스케줄러(CSCH)는 타임 슬롯에 포함되는 4개의 클럭의 에지에서 각각 대응되는 낸드 플래시 메모리 칩으로 제1 커맨드(CMD1)가 전송될 수 있도록 제어할 수 있다.
도 4는 또한, 커맨드 클럭(CMDCK)의 각 에지가 제1 낸드 플래시 메모리 칩(MC1) 내지 제4 낸드 플래시 메모리 칩(MC4)에 대해 순서대로 할당되는 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 도 5의 (a)에 도시되는 바와 같이, 커맨드 클럭(CMDCK)의 제1 에지(EG1)에 제1 낸드 플래시 메모리 칩(MC1)이 할당되고, 제2 에지(EG2)에 제3 낸드 플래시 메모리 칩(MC3)이 할당되며, 제3 에지(EG3)에 제2 낸드 플래시 메모리 칩(MC2)이 할당될 수 있다. 또한, 커맨드 클럭(CMDCK)의 제4 에지(EG4)에 제4 낸드 플래시 메모리 칩(MC4)이 할당될 수 있다.
나아가, 도 4의 예는 커맨드 클럭(CMDCK)의 각 에지마다 낸드 플래시 메모리 칩이 하나씩 할당되는 것으로 도시하고 있으나, 도 5의 (b)와 같이, 커맨드 클럭(CMDCK)의 하나의 에지에 두 개의 낸드 플래시 메모리 칩이 할당될 수도 있다. 예를 들어, 제1 에지(EG1)에 제1 낸드 플래시 메모리 칩(MC1) 및 제2 낸드 플래시 메모리 칩(MC2)이, 제2 에지(EG2)에 제3 낸드 플래시 메모리 칩(MC3) 및 제4 낸드 플래시 메모리 칩(MC4)이 할당될 수 있다. 이 경우, 타임 슬롯에 포함되는 커맨드 클럭(CMDCK)의 클럭의 개수가 달라질 수 있다.
이렇게, 하나의 에지에서 두 개의 낸드 플리시 메모리 칩들로의 제1 커맨드(CMD1)의 전송이 가능한 것은, 메모리 시스템(MSYS)이 두 개의 낸드 플리시 메모리 칩들로부터 발생되는 피크 전류를 감당할 수 있기 때문이다. 따라서, 하나의 에지에 동기되어 제1 커맨드(CMD1)가 전송될 수 있는 낸드 플래시 메모리 칩의 개수는 메모리 시스템의 성능에 따라 달리 설정될 수 있다.
도 6은 본 발명의 실시예에 따른 낸드 플래시 메모리 칩들에서 실행되는 제1 커맨드의 예를 나타내는 도면이다.
도 1 및 도 6을 참조하면, 커맨드 클럭(CMDCK)에 동기되어 전송된 제1 커맨드(CMD1)는, 전송된 낸드 플래시 메모리 칩에서 다수의 루프들로 실행될 수 있다. 예를 들어, 제1 커맨드(CMD1)가 프로그램 명령인 경우, 프로그램 명령은 도 6과 같이 낸드 플래시 메모리 칩에서 다수의 프로그램 루프들(PLP1~PLP3)로 실행될 수 있다. 도 6은 프로그램 명령의 다수의 프로그램 루프들 중 제1 프로그램 루프(PLP1) 내지 제3 프로그램 루프(PLP3)가 실행되는 예를 도시한다.
본 발명의 실시예에 따른 루프들은 각각 동일한 동작 시간으로 실행된다. 예를 들어, 도 6의 제1 프로그램 루프(PLP1)가 실행되는 시간(tloop1)과 제2 프로그램 루프(PLP2)가 실행되는 시간(tloop2)이 동일하다. 마찬가지로, 제2 프로그램 루프(PLP2)가 실행되는 시간(tloop2)과 제3 프로그램 루프(PLP3)가 실행되는 시간(tloop3)이 동일하다. 도 6의 각 루프가 동일한 동작 시간 또는 실행 시간을 가짐은, 도 1의 낸드 플래시 메모리 칩들 중 제1 모드로 동작하는 낸드 플래시 메모리 칩들에 대해 동일할 수 있다.
특히, 본 발명의 실시예에 따르면, 각 루프에 포함되는 펄스의 개수 등에 무관하게, 각 루프가 실행되는 시간(tloop1 = tloop2 = tloop3)이 동일할 수 있다. 예를 들어, 도 6의 제1 프로그램 루프(PLP1)는 프로그램 펄스(PPLS)만을 포함한다. 제1 프로그램 루프(PLP1)는 프로그램 펄스(PPLS)에 대한 검증 동작이 생략되었기 때문이다. 반면, 도 6의 제2 프로그램 루프(PLP2)는 프로그램 펄스(PPLS) 및 검증 펄스(VPLS)를 포함한다. 나아가, 도 6의 제3 프로그램 펄스(PPLS)는 하나의 프로그램 펄스(PPLS)와 3개의 검증 펄스들(VPLSs)을 포함한다.
이렇게 서로 다른 개수의 펄스들을 구비하면서도, 본 발명의 실시예에 따른 제1 커맨드(CMD1)의 루프들은 동일한 시간으로 실행된다. 본 발명의 실시예에 따른 메모리 시스템은 검증 동작을 생략하여 전류 소모를 최소화하거나, 검증을 강화하여 시스템의 신뢰도를 향상시키는 등, 시스템의 동작 특성에 최적화될 수 있도록 동작하면서도, 각 루프를 고정된 시간으로 실행함으로써, 낸드 플래시 메모리 칩들 사이의 피크 전류를 중첩을 용이하게 제어할 수 있다.
도 7은 도 1의 메모리 시스템에서의 프로그램 방법을 설명하기 위한 순서도이다.
도 1 및 도 7을 참조하면, 본 발명의 실시예에 따른 프로그램 방법(700)은 순차적으로 전압 레벨이 증가되는 다수의 프로그램 펄스들을 이용하여 프로그램을 수행할 수 있다. 즉, 본 발명의 실시예에 따른 프로그램 방법(700)은 ISPP(Incremental Step Pulse Programming)로 프로그램을 수행할 수 있다. 이를 위해, 본 발명의 실시예에 따른 프로그램 방법(700)은 낸드 플래시 메모리 칩들(MC1~MC4)이 프로그램 명령(CMD)을 수신하여 ISPP의 각 프로그램 펄스(PPLS#)에 의해 프로그램을 수행할 수 있다(S710). 따라서, 본 발명의 실시예에 따른 프로그램 방법(700)에 의해 프로그램 명령이 수행됨에 있어, 각각 대응되는 프로그램 펄스가 포함되는, 도 6과 같은 다수의 프로그램 루프들이 실행될 수 있다.
그런데, 본 발명의 실시예에 따른 프로그램 방법(700)에 의하면, ISPP의 초기의 소정 개수(i, i는 자연수)의 프로그램 펄스들에 대한 검증 동작이 생략될 수 있다. 즉, 도 7의 S720에서 해당 프로그램 펄스(PPLS#)가 i번째 프로그램 펄스보다 후행되는지, 즉 ISPP의 i+1번째 이후의 프로그램 펄스인지를 판단하고, 그렇다면(S720의 YES) 해당 프로그램 펄스에 의한 프로그램 결과를 검증한다(S730). 반면, 해당 루프(loop#)가 i번째 이하의 루프라면(S720의 NO), 해당 프로그램 펄스에 의한 프로그램 결과를 검증하지 아니하고 다음 프로그램 루프(#=#+1)를 실행한다(S740). 따라서, 도 6의 제1 프로그램 루프(PLP1)와 같이, 검증 동작이 생략될 수 있다.
이렇게 소정의 프로그램 펄스에 대한 프로그램 결과의 검증을 생략하는 것은, ISPP의 프로그램 펄스들 중 초기의 소정 개수의 프로그램 펄스들에 의하여는 프로그램이 당연히 실패(fail)될 수 있기 때문이다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)에서의 프로그램 방법(700)은 전류의 소모를 줄이기 위해, 테스트 등을 통해 파악된, 프로그램 실패가 당연시되는 ISPP의 초기의 소정 개수의 프로그램 펄스들에 대하여는 검증을 생략할 수 있다.
계속해서 도 1 및 도 7을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)에서의 프로그램 방법(700)은 ISPP의 i+1번째 이후의 프로그램 펄스부터, ISPP의 최후의 프로그램 펄스(#≠max)까지, 각 프로그램 펄스에 의한 프로그램 동작을 반복한다(S750의 NO). 그런데, ISPP의 최후의 프로그램 펄스에 대하여 프로그램이 수행된 것이라면(S750의 YES), 그 프로그램 결과의 실패 여부와 무관하게 프로그램이 종료(S760)되므로, 해당 프로그램 펄스에 의한 프로그램 동작에 대한 검증 동작이 생략될 수 있다.
도 8은 도 1의 낸드 플래시 메모리 칩의, 제1 커맨드를 실행하기 위한 구조 및 동작을 설명하기 위한 도면이다.
도 1 및 도 8의 (a)를 참조하면, 낸드 플래시 메모리 칩들(MC1~MC4)은 각각, 제1 모드에서 커맨드 클럭(CMDCK)에 응답하여 활성화되는 내부 클럭(INCK)을 생성하는 오실레이터(OSC) 및 내부 클럭(INCK)에 동기되어 플래그 신호(FSIG1~FIGx)를 생성하는 카운터부(CNTU)를 구비한다. 이때, 낸드 플래시 메모리 칩들(MC1~MC4)은 커맨드 클럭 패드(MCPAD)를 통해 커맨드 클럭(CMDCK)을 수신할 수 있다. 참고로, 메모리 컨트롤러(CTRL)는 커맨드 클럭 패드(CCPAD)를 통해 커맨드 클럭(CMDCK)을 출력할 수 있다.
오실레이터(OSC)는 모드 신호(XMOD)에 응답하여 동작할 수 있다. 모드 신호(XMOD)는 도 2의 모드 선택기(MSEL)로부터 생성되어, 제1 커맨드(CMD1)와 같이 또는 별도로, 대응되는 낸드 플래시 메모리 칩으로 전송될 수 있다. 또는 모드 신호(XMOD)는 낸드 플래시 메모리 칩들(MC1~MC4)의 커맨드 클럭 패드(MCPAD)로 커맨드 클럭(CMDCK)이 인가되는 때에 낸드 플래시 메모리 칩들(MC1~MC4)의 내부에서 생성되어 오실레이터(OSC)를 인에이블할 수 있다. 나아가, 모드 신호(XMOD)는 제1 커맨드(CMD1)를 수행하는 동안에 한하여 오실레이터(OSC)가 인에이블될 수 있도록 제어할 수 있다.
카운터부(CNTU)는 다수의 카운터들(CNT1~CNTx)을 구비할 수 있다. 각 카운터(CNT1~CNTx)는 대응되는 플래그 신호(FSIG1~FIGx)를 생성한다. 각 카운터(CNT1~CNTx)로부터 생성되는 플래그 신호(FSIG1~FIGx)는 도 6의 루프에 대한 동작 시간을 설정할 수 있다.
예를 들어, 도 8의 (b)에 도시되는 바와 같이, t1의 주기로 수신되는 커맨드 클럭(CMDCK)에 대해 t2의 주기로 내부 클럭(INCK)이 생성될 수 있다. 카운터부(CNTU)의 제1 카운터(CNT1)는 내부 클럭(INCK)에 동기되어 t3의 주기를 갖는 제1 플래그 신호(FSIG1)를 생성할 수 있다. 제1 플래그 신호(FSIG1)의 주기 t3는 도 6의 각 루프에 대해 동일하게 설정된 동작 시간(tloop1=tloop2=tloop3)일 수 있다. 이때, 제1 플래그 신호(FSIG1)의 주기 t3는 도 4의 타임 슬롯에 포함되는 클럭 개수에 대응될 수 있다. 즉, 각 루프의 동작 시간(도 6의 tloop1)은 제1 모드로 동작하는 낸드 플래시 메모리 칩들의 개수에 대응될 수 있다. 예를 들어, 제1 플래그 신호(FSIG1)의 주기 t3에 포함되는 커맨드 클럭(CMDCK)의 클럭(CK1, CK2, CK3, …, CKn)의 개수(n-1)은 제1 모드로 동작하는 낸드 플래시 메모리 칩들의 개수와 동일할 수 있다.
카운터부(CNTU)의 제2 카운터(CNT2)는 내부 클럭(INCK)보다 t4의 시간만큼 지연된 후 t5의 시간 동안 활성화되는 제2 플래그 신호(FSIG2)를 생성할 수 있다. 제2 플래그 신호(FSIG2)에 의해 도 6의 각 루프는, 각 루프가 활성화된 후 t4의 시간이 지연된 후에, 프로그램 펄스(PPLS)가 t5의 시간 동안 활성화될 수 있다.
도 8의 (b)에는 도시되지 아니하였으나, 도 8의 (a)의 카운터부(CNTU)의 소정의 카운터는, 도 6의 제2 프로그램 루프(PLP2)에서 프로그램 펄스(PPLS) 후에 얼마의 시간 후에 검증 펄스(VPLS)가 얼마 동안 활성화되는지를 나타내는 플래그 신호를 생성할 수도 있다.
이상에서 설명된 본 발명의 실시예에 따른 메모리 시스템은 도 9와 같이, 각 낸드 플래시 메모리 칩에서의 피크 전류의 발생 구간의 중첩에 의한 시스템의 성능 열화 및 신뢰성 문제를 방지할 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시예에 따른 실시예에 따른 컴퓨팅 시스템(CSYS)은 프로세서(CPU), 시스템 메모리(RAM) 및 메모리 시스템(MSYS)이 버스(BUS)에 전기적으로 연결될 수 있다. 메모리 시스템(MSYS)은 메모리 컨트롤러(CTRL) 및 메모리 장치(MEM)를 포함한다. 메모리 장치(MEM)에는 프로세서(CPU)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 저장될 것이다.
도 10의 메모리 시스템(MSYS)은 도 1 등의 메모리 시스템(MSYS)일 수 있다. 즉, 도 10의 메모리 장치(MEM)은 낸드 플래시 메모리 칩들(MC1~MC4)을 포함하고, 도 10의 메모리 컨트롤러(CTRL)는 도 1의 커맨드 클럭(CMDCK)에 동기되어 대응되는 낸드 플래시 메모리 칩으로 제1 커맨드(CMD1)를 전송할 수 있다. 또한, 각 낸드 플래시 메모리 칩에서 실행되는 루프들의 실행 시간이 고정될 수 있다. 따라서, 도 10의 메모리 시스템(MSYS)은 다수의 낸드 플래시 메모리 칩들(MC1~MC4)로부터 피크 전류가 중첩적으로 발생되는 것을 효율적으로 방지할 수 있다.
또한, 도 16의 컴퓨팅 시스템(CSYS)은 버스(BUS)에 전기적으로 연결되는 사용자 인터페이스(UI) 및 파워 공급 장치(PS)를 더 구비할 수 있다.
도 1 등의 본 발명의 실시예에 따른 컴퓨팅 시스템(CSYS)이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다.
도 11은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(CTRL) 및 메모리 장치(MEM)를 구비한다. 메모리 컨트롤러(CTRL)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(CTRL)는 도 11의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다.
특히, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(CTRL)는 도 1 등의 메모리 컨트롤러(CTRL)일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등의 및 낸드 플래시 메모리 칩들(MC1~MC4)일 수 있다. 따라서, 도 11의 메모리 카드(MCRD)는 다수의 낸드 플래시 메모리 칩들(MC1~MC4)로부터 피크 전류가 중첩적으로 발생되는 것을 효율적으로 방지할 수 있다.
도 11의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 12는 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 실시예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(CTRL)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(CTRL)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 메모리 컨트롤러(CTRL)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
본 발명의 실시예에 따른 SSD에 구비되는 메모리 컨트롤러(CTRL) 및 메모리 장치(MEM)는 각각, 도 1 등의 메모리 컨트롤러(CTRL) 및 낸드 플래시 메모리 칩들(MC1~MC4)일 수 있다.
상기에서 설명된 본 발명의 실시예에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 반도체 메모리 장치가 실장될 수 있다.
도 13은 도 12의 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 13을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 13의 SSD는 도 12의 SSD일 수 있다. 즉, 도 13의 SSD는 도 1 등의 메모리 컨트롤러(CNTL) 및 낸드 플래시 메모리 칩들(MC1~MC4)를 포함할 수 있다. 따라서, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 SSD에 포함되는 다수의 낸드 플래시 메모리 칩들(MC1~MC4)에서의 피크 전류의 발생을 효율적으로 제어할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수개의 낸드 플래시 메모리 칩들;
    상기 낸드 플래시 메모리 칩들을 제어하는 커맨드들을, 상기 낸드 플래시 메모리 칩들에 전송하는 메모리 컨트롤러; 및
    상기 낸드 플래시 메모리 칩들 각각을 제1 모드로 동작시킬지 여부를 선택하는 모드 선택기를 구비하고,
    상기 메모리 컨트롤러는,
    커맨드 클럭을 생성하는 커맨드 클럭 생성기; 및
    상기 제1 모드에서, 상기 커맨드들 중 상기 낸드 플래시 메모리 칩들에서 동작 시에 피크 전류를 발생시키는 제1 커맨드가, 상기 커맨드 클럭에 동기되어 대응되는 낸드 플래시 메모리 칩으로 전송되도록 제어하는 커맨드 스케줄러를 구비하고,
    상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들은 각각,
    상기 제1 커맨드를 다수의 루프로 실행하고,
    상기 루프에 대해 동일한 동작 시간으로 동작하는 것을 특징으로 하는 메모리 시스템.
  2. 제1 항에 있어서, 상기 제1 커맨드는,
    상기 낸드 플래시 메모리 칩들 각각에 데이터를 프로그램하기 위한 프로그램 명령인 것을 특징으로 하는 메모리 시스템.
  3. 제2 항에 있어서,
    상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들은 각각,
    상기 루프에 포함되는 검증 동작의 생략 여부에 무관하게 동일한 동작 시간으로 상기 루프를 실행하는 것을 특징으로 하는 메모리 시스템.
  4. 제1 항에 있어서, 상기 커맨드 클럭 생성기는,
    상기 낸드 플래시 메모리 칩들 중 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들의 개수에 대응되어, 상기 커맨드 클럭의 제1 구간에 포함되는 클럭수를 설정하는 것을 특징으로 하는 메모리 시스템.
  5. 제4 항에 있어서, 상기 커맨드 스케줄러는,
    상기 커맨드 클럭의 상기 제1 구간의 각 에지에서, 상기 제1 모드로 동작하는 낸드 플래시 메모리 칩들 중 대응되는 낸드 플래시 메모리 칩으로, 상기 제1 커맨드가 전송되도록 제어하는 것을 특징으로 하는 메모리 시스템.
  6. 제1 항에 있어서, 상기 커맨드 클럭 생성기는,
    기 제1 커맨드에 의한 피크 전류 발생 구간에 대응되어, 상기 커맨드 클럭의 주기를 설정하는 것을 특징으로 하는 메모리 시스템.
  7. 삭제
  8. 제1 항에 있어서, 상기 낸드 플래시 메모리 칩들은 각각,
    상기 커맨드 클럭에 응답하여 활성화되는 내부 클럭을 생성하는 오실레이터; 및
    상기 내부 클럭에 동기되어 상기 루프에 대한 동작 시간을 설정하는 플래그 신호를 생성하는 카운터를 구비하는 것을 특징으로 하는 메모리 시스템.
  9. 제1 항에 있어서, 상기 메모리 시스템은,
    상기 메모리 컨트롤러로부터 상기 낸드 플래시 메모리 칩들로 상기 커맨드들을 전송하는 제1 전송 라인; 및
    상기 메모리 컨트롤러로부터 상기 낸드 플래시 메모리 칩들로 상기 커맨드 클럭이 전송되는 제2 전송 라인을 더 구비하는 것을 특징으로 하는 메모리 시스템.
  10. 제1 항에 있어서, 상기 메모리 시스템은,
    솔리드 스테이트 드라이브(Solid State Drive)에 포함되는 것을 특징으로 하는 메모리 시스템.
KR1020110063039A 2011-02-25 2011-06-28 메모리 시스템 및 이의 제어 방법 KR101772592B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110063039A KR101772592B1 (ko) 2011-06-28 2011-06-28 메모리 시스템 및 이의 제어 방법
US13/396,618 US9261940B2 (en) 2011-02-25 2012-02-15 Memory system controlling peak current generation for a plurality of memories by monitoring a peak signal to synchronize an internal clock of each memory by a processor clock at different times
US14/989,575 US9817434B2 (en) 2011-02-25 2016-01-06 Memory system controlling peak current generation for a plurality of memories by synchronizing internal clock of each memory with a processor clock at different times to avoid peak current generation period overlapping

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110063039A KR101772592B1 (ko) 2011-06-28 2011-06-28 메모리 시스템 및 이의 제어 방법

Publications (2)

Publication Number Publication Date
KR20130002045A KR20130002045A (ko) 2013-01-07
KR101772592B1 true KR101772592B1 (ko) 2017-08-29

Family

ID=47834825

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110063039A KR101772592B1 (ko) 2011-02-25 2011-06-28 메모리 시스템 및 이의 제어 방법

Country Status (1)

Country Link
KR (1) KR101772592B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11262950B2 (en) 2020-03-24 2022-03-01 SK Hynix Inc. Memory system for adjusting difference between operation time points in sequential command operations performed in memory device, and operation method thereof
US11288015B2 (en) 2020-03-05 2022-03-29 SK Hynix Inc. Memory system for accurately predicting power required for sequential command operations performed in memory device, and operation method thereof

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102445390B1 (ko) 2015-09-02 2022-09-21 에스케이하이닉스 주식회사 메모리 컨트롤러 및 이를 포함하는 메모리 시스템
CN112951300A (zh) * 2019-12-10 2021-06-11 北京兆易创新科技股份有限公司 一种存储设备及其控制方法和控制装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11288015B2 (en) 2020-03-05 2022-03-29 SK Hynix Inc. Memory system for accurately predicting power required for sequential command operations performed in memory device, and operation method thereof
US11262950B2 (en) 2020-03-24 2022-03-01 SK Hynix Inc. Memory system for adjusting difference between operation time points in sequential command operations performed in memory device, and operation method thereof

Also Published As

Publication number Publication date
KR20130002045A (ko) 2013-01-07

Similar Documents

Publication Publication Date Title
KR102298661B1 (ko) 저장 장치 및 그것의 초기화 방법
US9817434B2 (en) Memory system controlling peak current generation for a plurality of memories by synchronizing internal clock of each memory with a processor clock at different times to avoid peak current generation period overlapping
US9093132B2 (en) Nonvolatile memory device, memory system and controller operating method
KR101780422B1 (ko) 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR101529291B1 (ko) 플래시 메모리 장치 및 그것을 포함한 플래시 메모리시스템
KR20120137416A (ko) 에러 정정을 갖는 복합 반도체 메모리 디바이스
TWI489482B (zh) 取樣電路模組、記憶體控制電路單元及資料取樣方法
KR20180006101A (ko) 메모리 시스템 및 이의 동작 방법
KR101772592B1 (ko) 메모리 시스템 및 이의 제어 방법
CN102096647A (zh) 多芯片存储器系统和相关的数据传送方法
KR102496988B1 (ko) 반도체 메모리 장치의 컨트롤러 및 이의 동작 방법
KR101663158B1 (ko) 반도체 메모리 시스템
US9152553B1 (en) Generic command descriptor for controlling memory devices
US9772777B2 (en) Systems and methods for improved access to flash memory devices
KR20120105293A (ko) 고전압 발생 회로, 그것의 동작 방법 및 그것을 포함하는 불휘발성 메모리 장치
US8154925B2 (en) Semiconductor memory device and system capable of executing an interleave programming for a plurality of memory chips and a 2-plane programming at the respective memory chips
KR20190029316A (ko) 마이크로 컨트롤러, 이를 포함하는 메모리 시스템 및 이의 동작방법
US20100131701A1 (en) Nonvolatile memory device with preparation/stress sequence control
KR102384962B1 (ko) 반도체 메모리 장치
CN108538332B (zh) 与非门闪存的读取方法
US8914569B2 (en) Flash memory apparatus with serial interface and reset method thereof
KR102461090B1 (ko) 반도체 메모리 장치
US20180018128A1 (en) Memory system
CN110383232B (zh) 具有序列处理单元的存储器控制系统
KR101785446B1 (ko) 메모리 시스템 및 이의 제어 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant