KR101785446B1 - 메모리 시스템 및 이의 제어 방법 - Google Patents

메모리 시스템 및 이의 제어 방법 Download PDF

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Abstract

메모리 시스템 및 이의 제어 방법이 개시된다. 본 발명의 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들 및 컨트롤러를 구비하고, 상기 메모리 장치들은 각각, 상기 컨트롤러로부터 수신되는 프로세서 클럭에 응답하여, 상기 프로세서 클럭에 동기되어 내부 클럭을 생성하는 내부 클럭 생성기; 및 상기 내부 클럭에 동기되어, 피크 전류 발생 구간이 수행되는 메모리를 구비하고, 상기 메모리 장치들 중 적어도 둘 이상의 메모리 장치는, 상기 프로세서 클럭의 서로 다른 에지(edge)에서 활성화되는 내부 클럭을 생성한다.

Description

메모리 시스템 및 이의 제어 방법 {Memory system and control method thereof}
본 발명은 반도체 메모리 시스템 및 이의 제어 방법에 관한 것으로, 특히 복수개의 반도체 메모리 장치들의 피크 전류의 중첩을 제어하면서도 제어에 의한 지연을 방지할 수 있는 반도체 메모리 시스템 및 이의 제어 방법에 관한 것이다.
고집적화 및 고용량화가 이슈가 되는 반도체 메모리 시스템에서, 구비되는 복수개의 반도체 메모리 장치들의 피크 전류의 중첩으로, 시스템의 오작동 및 열화가 야기될 수 있다. 또한, 복수개의 반도체 메모리 장치들의 피크 전류의 중첩을 방지하기 위한 제어 동작을 수행할 경우, 반도체 메모리 시스템의 동작 지연이 야기될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 복수개의 반도체 메모리 장치들의 피크 전류의 중첩을 제어하면서도 제어에 의한 지연을 방지할 수 있는 반도체 메모리 시스템 및 이의 제어 방법을 제공하는 것에 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 메모리 시스템은 복수개의 메모리 장치들 및 컨트롤러를 구비하고, 상기 메모리 장치들은 각각, 상기 컨트롤러로부터 수신되는 프로세서 클럭에 응답하여, 상기 프로세서 클럭에 동기되어 내부 클럭을 생성하는 내부 클럭 생성기; 및 상기 내부 클럭에 동기되어, 피크 전류 발생 구간이 수행되는 메모리를 구비하고, 상기 메모리 장치들 중 적어도 둘 이상의 메모리 장치는, 상기 프로세서 클럭의 서로 다른 에지(edge)에서 활성화되는 내부 클럭을 생성한다.
바람직하게는, 상기 피크 전류 발생 구간은, 상기 메모리에서 수행되는 동작의 종류에 따라 달리 설정될 수 있다. 이때, 상기 피크 전류 발생 구간은, 상기 메모리에 데이터를 프로그램하기 위한 비트 라인 셋업 구간 및 상기 프로그램된 데이터를 검증하기 위한 비트 라인 프리차아지 구간 중 적어도 하나 이상의 구간으로 설정될 수 있다. 또한, 상기 내부 클럭은, 상기 메모리에서 수행되는 제1 동작 내지 제3 동작 중 상기 제1 동작 및 상기 제3 동작이 수행되는 구간이 상기 피크 전류 발생 구간이고 상기 제2 동작이 상기 제1 동작 및 상기 제3 동작 사이에 수행되면, 상기 제2 동작의 시작 시점에서도 활성화될 수 있다.
바람직하게는, 제1 시각부터 경과되는 시간을 카운트하는 타이머를 더 구비하고, 상기 피크 전류 발생 구간은, 상기 제1 시각부터 경과되는 시간에 따라 달리 설정될 수 있다.
바람직하게는, 제1 동작의 반복 횟수를 카운트하는 카운터를 더 구비하고, 상기 피크 전류 발생 구간은, 상기 메모리에서 수행되는 제1 동작의 반복 횟수에 따라 설정될 수 있다.
바람직하게는, 상기 메모리 장치들 중 제1 메모리 장치의 내부 클럭 및 제2 메모리 장치의 내부 클럭이 동시에 활성화될 수 있다.
바람직하게는, 상기 메모리 장치들 중 제1 메모리 장치의 피크 전류 발생 구간 및 제2 메모리 장치의 피크 전류 발생 구간이 서로 달리 설정될 수 있다.
바람직하게는, 상기 메모리 장치들은 각각 고유한 식별자로 구별되고, 상기 메모리 장치들은 각각, 상기 식별자에 대응되는 프로세서 클럭의 에지에서 활성화될 수 있다.
바람직하게는, 상기 프로세서 클럭은, 상기 메모리 장치들의 피크 전류 수행 구간의 소요 시간에 대응되는 주기를 갖고, 상기 메모리 장치들은 각각, 대응되는 프로세서 클럭의 에지에서 순차적으로 활성화될 수 있다.
본 발명에 따른 반도체 메모리 시스템은 각 반도체 메모리 장치의 동작 지연을 최소화하면서도, 포함하는 복수개의 반도체 메모리 장치들로부터 발생되는 피크 전류의 중첩을 효율적으로 방지할 수 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 2는 도 1의 메모리 시스템에서의 프로그램 동작에 대한 서브 동작들을 나타내는 도면이다.
도 3은 메모리 시스템에 포함되는 복수개의 메모리 장치들에서의 피크 전류들이 중첩되는 경우를 나타내는 도면이다.
도 4는 메모리 장치들 각각에서 발생되는 피크 전류가 중첩되는 경우의 예를 도시하는 도면이다.
도 5는 도 1의 메모리 시스템에서의 피크 전류를 제어하는 개념을 나타내는 도면이다.
도 6 내지 도 8은 각각 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제1 내지 제3 실시예를 나타내는 타이밍도이다.
도 9는 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제4 실시예를 나타내는 도면이다.
도 10은 도 9의 피크 전류 설정부의 동작 및 구조를 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제4 실시예를 나타내는 도면이다.
도 12는 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제4 실시예를 나타내는 도면이다.
도 13은 도 12의 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제5 실시예를 나타내는 도면이다.
도 15는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이다.
도 16은 도 16의 메모리 시스템에서의 피크 전류 제어 방법을 나타내는 타이밍도이다.
도 17은 본 발명의 실시예에 따른 컴퓨팅 시스템을 나타내는 도면이다.
도 18은 본 발명의 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 19는 본 발명의 실시예에 따른 SSD(Solid State Drive)를 나타내는 도면이다.
도 20은 도 19의 SSD를 포함하는 서버 시스템과, 서버 시스템을 포함하는 네트워크 시스템을 나타내는 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 메모리 시스템에 대한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 컨트롤러(CNT) 및 복수개의 메모리 장치들(MDEV1~MDEVn)을 구비한다. 컨트롤러(CNT) 및 메모리 장치들(MDEV1~MDEVn)은 프로세서 클럭 버스(CLBUS) 및 피크 신호 버스(PMBUS)로 연결된다. 도 1의 메모리 장치들(MDEV1~MDEVn)은 낸드 플래시 메모리 장치들일 수 있다. 메모리 장치들(MDEV1~MDEVn)은 본 발명의 실시예에 따른 메모리 시스템(MSYS)에 다양한 개수 n으로 구비될 수 있다. 이때, n은 2 이상의 정수이다. 다만, 이하에서 설명되는 본 발명의 실시예에 따른 메모리 시스템(MSYS)은, 별도의 설명이 없는 한, 4개의 메모리 장치들을 구비하는 예로 설명된다. 또한, 도 1의 메모리 시스템(MSYS)은 컨트롤러(CNT) 및 메모리 장치들(MDEV1~MDEVn) 사이의 명령어 및 데이터의 통신이 수행되는 명령어 및/또는 데이터 버스(미도시)를 더 구비할 수도 있다.
메모리 장치들(MDEV1~MDEVn)은 각각, 내부 클럭 발생기(IGEN) 및 메모리(MEM)를 구비한다. 내부 클럭 발생기(IGEN)는 프로세서 클럭(PCLK)에 동기되는 내부 클럭(InCLK)을 생성한다. 메모리(MEM)는 메모리 셀 어레이(코아 영역, 미도시), 드라이버(미도시) 및 전압 발생기(미도시) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 장치들(MDEV1~MDEVn)에서, 내부 클럭 발생기(IGEN)에서 생성되는 내부 클럭(InCLK)에 동기되어, 메모리(MEM)가 피크 전류 발생 구간을 수행할 수 있도록 제어하는 동작에 대한 더 자세한 설명은 후술된다.
본 발명의 실시예에 따른 메모리 장치들(MDEV1~MDEVn)이 낸드 플래시 메모리 장치들일 경우, 메모리(MEM)에 포함되는 메모리 셀 어레이로의 기입 및 독출을 위해, 소거, 프로그램, 검증 및 독출 동작이 수행될 수 있다. 특히, 메모리에 대한 프로그램 동작을 수행하고자 하는 경우, 도 2에 도시되는 바와 같이, 프로그램 데이터 셋업 단계(①), 프로그램 비트라인 셋업 단계(②), 프로그램 실행 단계(③), 페이지 버퍼 셋팅 단계(④), 검증 비트라인 프리차아지 단계(⑤), 센싱 및 래치 단계(⑥) 및 페이지 체크 단계(⑦)가 요구될 수 있다. 다만, 도 2의 각 단계는 일정 단위의 프로그램 동작을 수행함에 있어 메모리 장치의 동작 특성에 따라, 특정 단계가 반복되어 수행되거나, 특정 단계가 생략되어 수행될 수도 있다.
메모리 장치들(MDEV1~MDEVn)이 도 2와 같은 프로그램 동작을 수행함에 있어, 특정 동작 단계에서, 피크 전류(PCur)를 발생시킬 수 있다. 예를 들어, 도 2의 프로그램 비트라인 셋업 단계(②) 및 검증 비트라인 프리차아지 단계(⑤)를 수행하는 때에, 피크 전류(PCur)가 발생되는 동작(구간)일 수 있다. 그런데, 메모리 장치들(MDEV1~MDEVn) 각각의 피크 전류(PCur)가 중첩되는 경우, 도 3에 도시되는 바와 같이, 메모리 시스템(MSYS)이 감당할 수 있는 최대 피크 전류(PCur_Max) 이상의 피크 전류가 발생할 수 있다.
도 4는 메모리 장치들 각각에서 발생되는 피크 전류가 중첩되는 경우의 예를 도시하고 있다. 도 4를 참조하면, 메모리 장치들(MDEV1~MDEVn) 각각이 도 2의 프로그램 동작을 위한 비트 라인 셋업 단계(②) 및 검증 동작을 위한 비트 라인 프리차아지 단계(⑤)에서 피크 전류(PCur)를 발생시키는 경우, 제2 메모리 장치(MDEV2)가 프로그램을 위한 비트 라인 셋업을 수행하는 중에, 제1 메모리 장치(MDEV1)가 검증을 위한 비트 라인 프리차아지를 시작하는 경우, 두 메모리 장치들(MDEV1, MDEV2)에 의해 발생되는 피크 전류가 중첩될 수 있다(case1). 마찬가지로, 제1 메모리 장치(MDEV1) 및 제2 메모리 장치(MDEV2)가 검증을 위한 비트 라인 프리차아지를 수행하거나 제4 메모리 장치(MDEV4)가 프로그램을 위한 비트 라인 셋업을 수행하는 경우 등에서 각 메모리 장치의 피크 전류가 중첩될 수 있다(case2).
이와 같은 경우, 메모리 시스템에 일시적으로 매우 큰 피크 전류가 발생하게 되어, 메모리 시스템의 전원이 차단될 수 있다. 따라서, 메모리 시스템에 대한 신뢰성이 저하될 수 있다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 구비되는 복수개의 메모리 장치들(MDEV1~MDEVn)의 피크 전류 발생을 조절하여, 메모리 시스템의 신뢰성 저하를 방지할 수 있다. 이에 대하여 자세히 설명한다.
도 1의 메모리 장치들(MDEV1~MDEVn) 각각의 피크 신호(PM)는 피크 신호 버스(PMBUS)로 컨트롤러(CNTL) 및 다른 메모리 장치들과 연결되어 있어, 하나의 메모리 장치에서 피크 신호(PM)의 논리 레벨이 천이되면, 피크 신호 버스(PMBUS)를 통해 컨트롤러(CNT)로 전달되는 피크 신호(PM)의 논리 레벨이 천이된다. 다만, 피크 신호 버스(PMBUS)를 통해 컨트롤러(CNT)로 전달되는 피크 신호(PM)의 논리 레벨은 반드시 하나의 메모리 장치에 의해 결정되는 것은 아니다. 후술되는 도 7의 예의 경우, 두 개 이상의 메모리 장치들에서의 피크 신호의 논리 레벨에 대응되는 논리 레벨을 갖는 피크 신호가 컨트롤러(CNT)에 전달될 수도 있다.
컨트롤러(CNT)는 메모리 장치들(MDEV1~MDEVn)로부터 전송되는 피크 신호(PM)에 응답하여, 프로세서 클럭(PCLK)의 활성화를 달리한다. 컨트롤러(CNT)는 수신되는 피크 신호(PM)가 논리 로우("L")인 경우, 프로세서 클럭(PCLK)을 메모리 장치들(MDEV1~MDEVn)로 인가하지 아니하여, 메모리 장치들이 추가적인 피크 전류를 생성하지 아니하도록 제어한다. 즉, 도 5에 도시되는 바와 같이, 특정 메모리 장치(예를 들어, MDEV2)에서 피크 전류(PCur)가 발생하여 피크 신호(PM)가 논리 로우("L")로 되면, 다른 메모리 장치들(예를 들어, MDEV1, MDEV3)의 피크 전류 발생 동작에 대한 수행을 지연시켜(화살표), 각 메모리 장치들(MDEV1~MDEVn)의 피크 전류 발생이 동시에 수행되지 아니하도록 제어한다. 이에 따라, 모든 시점에서, 메모리 장치들(MDEV1~MDEVn)로부터 발생하는 전류의 합이 메모리 시스템(MSYS)에 허용된 최대 피크 전류(PCur_Max)보다 작을 수 있다.
이때, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 최대 피크 전류(PCur)의 크기 및 각 메모리 장치(MDEV1~MDEVn)의 피크 전류(PCur)의 크기에 따라, 다양한 조건으로, 각 메모리 장치(MDEV1~MDEVn)의 피크 전류 발생 동작의 수행 여부를 제어할 수 있다. 이에 대하여 설명한다.
도 6은 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제1 실시예를 나타내는 타이밍도이다.
도 1 및 도 6을 참조하면, 컨트롤러(CNT)는 100ns 이하의 짧은 주기로 피크 신호(PM)를 모니터링할 수 있다. 컨트롤러(CNT)는 피크 신호(PM)가 논리 하이("H")인 구간(t1 이전), 즉 메모리 장치들(MDEV1~MDEVn)이 피크 전류를 발생하는 동작을 수행하지 아니하는 경우, 프로세서 클럭(PCLK)을 프로세서 클럭 버스(CLBUS)를 통해 메모리 장치들(MDEV1~MDEVn)로 전송한다. 프로세서 클럭(PCLK)을 수신한 각 메모리 장치의 내부 클럭 생성기(IGEN)는 전술한 바와 같이 프로세서 클럭(PCLK)에 동기되는 내부 클럭(InCLK)을 생성한다. 이하에서는 제1 메모리 장치(MDEV1)에서 생성되는 내부 클럭을 제1 내부 클럭(InCLK1)이라 하고, 제2 메모리 장치(MDEV2)에서 생성되는 내부 클럭을 제2 내부 클럭(InCLK2)이라 한다. 마찬가지로, 제3 메모리 장치(MDEV3)에서 생성되는 내부 클럭을 제3 내부 클럭(InCLK3)이라 하고, 제4 메모리 장치(MDEV4)에서 생성되는 내부 클럭을 제4 내부 클럭(InCLK4)이라 한다.
도 6에서, 컨트롤러(CNT)는 피크 신호(PM)를 모니터링한 결과, 피크 신호(PM)가 논리 하이("H")이면, 즉 메모리 장치들(MDEV1~MDEVn) 모두에서 피크 전류(PCur)를 발생시키지 아니하면, 프로세서 클럭(PCLK)을 메모리 장치들(MDEV1~MDEVn)에 인가한다. 프로세서 클럭(PCLK)을 수신한 메모리 장치들(MDEV1~MDEVn) 중 피크 전류 생성 구간을 수행하고자 하는 것이 아닌 제1 메모리 장치(MDEV1)는 다른 메모리 장치의 동작과 무관하게 내부 클럭을 생성한다. 또한, 피크 전류 생성 구간을 수행하는 것이 아닌 제1 메모리 장치(MDEV1)에 의해 피크 신호(PM)의 논리 레벨이 천이되지는 않는다.
반면, 프로세서 클럭(PCLK)을 수신한 메모리 장치들(MDEV1~MDEVn) 중 피크 전류 생성 구간을 수행하고자 기다리고 있는(삼각형 표시) 제2 메모리 장치(MDEV2)의 제2 내부 클럭(InCLK2)은 프로세서 클럭(PCLK)의 다음 펄스에서 활성화된다. 제2 메모리 장치(MDEV2)는, 제2 내부 클럭(InCLK2)에 동기되어 피크 전류를 생성하는 동작(예를 들어, 도 2의 프로그램 비트 라인 셋업 동작)에 진입하게 된다. 제2 메모리 장치(MDEV2)는 제2 내부 클럭(InCLK2)에 동기되어 피크 전류 생성 구간에 진입함에 따라, 제2 메모리 장치(MDEV2)는 피크 신호(PM)의 논리 레벨을 천이시킬 수 있다. 즉, 제2 메모리 장치(MDEV2)는 제2 내부 클럭(InCLK2)에 동기되어 피크 전류 생성 구간에 진입함에 따라, 피크 신호 버스(PMBUS)를 통해 컨트롤러(CNT)로 전달되는 피크 신호(PM)의 논리 레벨이 천이된다(예를 들어, 논리 로우("L").
피크 신호(PM)의 논리 레벨이 논리 로우("L")로 천이되는 것을 컨트롤러(CNT)가 모니터링하게 되면, 컨트롤러(CNT)는 프로세서 클럭(PCLK)을 생성하지 아니한다. 따라서, 다른 메모리 장치들(MDEV3~MDEV4)의 내부 클럭(InCLK3, InCLK4)이 활성화되지 아니한다. 즉, 하나의 메모리 장치에서 피크 전류(PCur)를 발생시키는 동안, 다른 메모리 장치들은 피크 전류를 발생시키기 아니하므로, 도 3과 같이 메모리 시스템(MSYS)의 최대 피크 전류(PCur_max)보다 큰 피크 전류가 발생되지 아니할 수 있다.
제2 메모리 장치(MDEV2)가 피크 전류를 발생시키는 동작을 수행하고 나면, 제2 메모리 장치(MDEV1)는 피크 신호(PM)의 논리 레벨을 천이시킨다(예를 들어, 논리 하이("H"). 이때, 컨트롤러(CNT)는 피크 신호(PM)의 논리 레벨을 모니터링하여, 프로세서 클럭(PCLK)을 활성화한다. 이에 따라, 프로세서 클럭(PCLK)에 동기되어 제3 내부 클럭(InCLK3)이 활성화된다. 다만, 피크 전류 발생 구간과 무관한 동작을 수행하고자 하는 제3 메모리 장치(MDEV3)의 제3 내부 클럭(InCLK3)의 생성은 피크 신호(PM)을 천이시키지 아니하기 때문에, 프로세서 클럭()은 연속하여 생성되고 이에 동기되어 제4 내부 클럭(InCLK4)이 활성화된다. 피크 전류 발생 구간의 진입을 기다리고 있던 제4 메모리 장치(MDEV4)의 제4 내부 클럭(InCLK4)이 활성화되어 피크 전류가 발생되는 구간을 수행할 수 있다. 제4 메모리 장치(MDEV4)의 피크 전류 생성에 의해, 피크 신호(PM)가 천이된다.
이렇듯, 본 발명의 실시예에 따른 메모리 장치 및 메모리 시스템은, 메모리 장치에서의 피크 전류 생성을, 컨트롤러의 프로세서 클럭에 동기되고 메모리 장치들마다 상이한 시점(프로세서 클럭의 서로 다른 에지(edge))에서 활성화되는 내부 클럭을 생성하여 제어함으로써, 장치간의 피크 전류의 중첩을 효율적으로 방지할 수 있다.
도 6에서는 모든 메모리 장치들의 내부 클럭이 상이한 시점에서 활성화되는 예를 설명하였다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 시스템에서의 메모리 장치들간의 피크 전류를 제어하는 방법에 대한 제2 실시예를 나타내는 타이밍도인 도 7을 참조하면, 하나의 시점에 두 개 이상의 메모리 장치들의 내부 클럭이 동시에 생성되고, 복수개의 메모리 장치들에서 동시에 피크 전류가 발생하는 동작이 수행될 수도 있다. 이에 대하여 설명한다.
도 1 및 도 7을 참조하면, 컨트롤러(CNT)는 피크 신호(PM)를 모니터링한 결과, 피크 신호(PM)가 논리 하이("H")이므로, 프로세서 클럭(PCLK)을 메모리 장치들(MDEV1~MDEVn)에 인가한다. 프로세서 클럭(PCLK)을 수신한 메모리 장치들(MDEV1~MDEVn) 중 피크 전류 발생 구간의 진입을 기다리던 제1 메모리 장치(MDEV1)의 내부 클럭 발생기(IGEN)는 프로세서 클럭(PCLK)에 동기된 제1 내부 클럭(InCLK1)을 생성한다. 그런데, 둘 이상의 메모리 장치에서 동시에 발생하는 피크 전류의 합이, 도 5의 본 발명의 실시예에 따른 메모리 시스템(MSYS)의 최대 피크 전류(PCur_Max)보다 작을 수 있다. 이 경우, 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 두 개 이상의 메모리 장치에서 피크 전류(PCur)가 동시에 발생하는 것을 허용할 수 있다.
따라서, 비록 제1 메모리 장치(MDEV1)가 피크 전류 발생 동작을 수행하더라도, 피크 신호(PM)는 논리 하이("H")를 유지할 수 있다. 이때, 비록 제1 메모리 장치(MDEV1)의 피크 신호(PM)의 논리 레벨을 천이되더라도 컨트롤러(CNT)가 모니터링하는 피크 신호(PM)의 논리 레벨은 유지될 수 있다. 예를 들어, 피크 신호 버스(PMBUS)에 일 단이 연결되고 피크 신호(PM)에 의해 게이팅되는 트랜지스터를 구비한다면, 하나의 메모리 장치의 피크 신호(PM)에 의해 피크 신호 버스(PMBUS)가 전압 강하되는 전압 레벨이, 피크 신호 버스(PMBUS)에 연결되어 피크 신호 버스(PMBUS)를 통해 전달되는 피크 신호(PM)의 논리 레벨을 센싱하는 컨트롤러(CNT)의 트랜지스터에 의한 전압 강하를 야기하지 아니한다면, 컨트롤러(CNT)에 의해 모니터링되는 피크 신호(PM)의 논리 레벨은 유지될 수 있다.
따라서, 컨트롤러(CNT)는 1 메모리 장치(MDEV1)가 피크 전류 발생 동작을 수행하는 구간에서 피크 신호(PM)를 모니터링한 결과, 피크 신호(PM)가 여전히 논리 하이("H")이므로, 프로세서 클럭(PCLK)을 메모리 장치들(MDEV1~MDEVn)에 인가한다. 프로세서 클럭(PCLK)을 수신한 메모리 장치들(MDEV2~MDEVn) 중 피크 전류 발생 구간의 진입을 기다리던 제2 메모리 장치(MDEV2)의 내부 클럭 발생기(IGEN)는 프로세서 클럭(PCLK)에 동기된 제2 내부 클럭(InCLK2)을 생성한다. 그 결과, 제1 메모리 장치(MDEV1) 및 제2 메모리 장치(MDEV2)에서 동시에 피크 전류(PCur)가 발생하게 되고, 동시에 피크 전류를 발생시킬 수 있는 메모리 장치의 개수가 두 개만 허용된 경우, 피크 신호(PM)는 논리 로우("L")로 천이된다.
컨트롤러(CNT)는 논리 로우("L")의 피크 신호(PM)를 모니터링한 결과, 프로세서 클럭(PCLK)을 메모리 장치들(MDEV1~MDEVn)에 인가하지 아니한다. 그러다가, 제1 메모리 장치(MDEV1)의 피크 전류 발생 구간이 종료되면, 피크 신호(PM)는 논리 하이("H")로 천이된다. 컨트롤러(CNT)는 논리 하이("H")의 피크 신호(PM)를 모니터링한 결과, 다시 프로세서 클럭(PCLK)을 메모리 장치들(MDEV1~MDEVn)에 인가하고, 상기에서 설명된 동작이 반복된다.
도 7은 두 개의 메모리 장치들이 동시에 피크 전류를 발생하는 동작을 수행하는 경우에 한하여 허용되었으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 시스템(MSYS)은 시스템의 최대 피크 전류(PCur)의 크기와 포함하는 각 메모리 장치(MDEV1~MDEVn)의 피크 전류(PCur)의 크기를 고려하여, 동시에 피크 전류 발생 동작을 수행할 수 있는 메모리 장치의 개수를 설정할 수 있다.
이렇듯, 본 발명의 실시예에 따른 메모리 시스템은 동시에 피크 전류 발생 구간에 진입할 수 있는 메모리 장치의 개수를 시스템 특성에 적응적으로 설정하여 메모리 장치들의 동작 지연을 최소화하면서도 효율적으로 피크 전류를 제어할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 내부 클럭 생성 동작을 설명하기 위한 도면이다.
도 1 및 도 8을 참조하면, 제1 메모리 장치(MDEV1)는 피크 전류(PCur1)를 발생시키는 제1 동작(OPER1)에 대해 시각 t1에서 제1 내부 클럭(InCLK1)을 생성한 후 소정의 시간(t2-t1)이 경과되어 제1 동작(OPER1)이 종료됨에도, 제1 내부 클럭(InCLK1)의 활성화를 유지할 수 있다. 도 8과 같이, 제1 동작(OPER1)에 연속하여 수행되는 제2 동작(OPER2)이 피크 전류를 발생시키지 아니하더라도 제2 동작(OPER2)에 연속하여 수행되는 제3 동작(OPER3)은 피크 전류를 발생시키기 때문이다. 도 8의 예의 경우, 도 7에 도시되는 바와 같이, 피크 전류를 발생시키지 아니하는 제2 동작(OPER2)이 수행(도 7의 제1 내부 클럭(InCLK1)에 첫 번째로 표시된 역삼각형)되더라도, 제1 내부 클럭(InCLK1)의 활성화가 유지되고, 이에 따라 피크 신호(PM)는 논리 로우("L")의 논리 레벨이 유지된다. 이와 같은 제어는 도 1의 제어부(CNTU)에 의해 수행될 수 있다.
피크 전류를 발생시키는 동작을 수행한 후에 얼마되지 않아 다시 피크 전류 발생 구간을 수행해야 할 경우, 피크 전류 발생 구간을 수행할 권한을 다른 메모리 장치에 넘겼다 다시 받는 것보다, 도 8과 같이 피크 전류 발생 구간을 수행할 권한을 유지하여 동작의 연속성을 주는 것이, 시스템의 성능 측면에서 효율적일 수 있다.
이상에서 설명된 본 발명의 실시예에 따른 메모리 장치들(MDEV1~MDEV4)에서의 피크 전류 발생 구간은, 전술한 도 4에 도시되는 바와 같이, 동작의 종류에 따라 달리 설정될 수 있다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 장치 및 메모리 시스템은 다양한 방식으로 피크 전류 발생 구간을 설정할 수 있다. 이를 위해, 도 1의 메모리 시스템(MSYS)의 메모리 장치들(MDEV1~MDEV4)은 각각 피크 전류 발생 구간을 설정하는 피크 전류 설정부(PSU)를 더 구비할 수 있다.
피크 전류 설정부(PSU)는 피크 전류 발생 구간에 대한 정보를 포함하는 설정 신호(XPcur)를 생성하여 내부 클럭 생성기(IGEN)에 전송할 수 있다. 내부 클럭 생성기(IGEN)는 설정 신호(XPcur)에 응답하여, 프로세서 클럭(PCLK)에 동기되는 내부 클럭(InCLK)을 생성할 수 있다. 전술된 동작의 종류에 따라 피크 전류 발생 구간이 달리 설정되는 예에서도, 내부 클럭 생성기(IGEN)는 설정 신호(XPcur)에 응답하여, 프로세서 클럭(PCLK)에 동기되는 내부 클럭(InCLK)을 생성할 수 있다.
이하에서는, 본 발명의 실시예에 따라 다양하게 설정될 수 있는 피크 전류 발생 구간의 예들에 대하여 알아본다.
도 6에서는 한 시점에서 메모리 장치들 중 하나의 메모리 장치에서 피크 전류가 발생하는 동작이 완료되고 나면 해당 메모리 장치는 다른 동작을 수행하지 아니하고 종료되었다. 또한, 도 6에서는 하나의 메모리 장치에서 피크 전류가 발생하는 동작이 완료돼야 다른 메모리 장치에서 피크 전류 발생 동작을 수행할 수 있었다. 즉, 피크 전류 발생 구간이 도 2와 같은 동작의 단위로 설정되었다. 그러나, 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 피크 전류 설정부(PSU)는 피크 전류를 발생시키는 동작(예를 들어, 도 2의 프로그램 비트라인 셋업 동작)이더라도, 해당 동작이 소정 횟수 이상 반복하여 수행하면 피크 전류를 발생시키지 아니할 수 있는 경우, 해당 동작이 그 소정 횟수 이상 수행되면, 이의 수행 구간을 피크 전류 발생 구간으로 설정하지 아니할 수 있다.
예를 들어, 도 9에 도시되는 바와 같이, 프로그램 비트 라인 셋업 구간에서 피크 전류가 발생한다고 가정하더라도, 도 10의 (a)에 도시되는 바와 같이, 일정 횟수가 경과하면 그 동작 횟수가 증가할수록 해당 동작에서 발생되는 전류의 크기가 작아질 수 있다. 예를 들어, 프로그램 비트 라인 셋업 동작이 x+1번 수행될 때까지는 해당 동작은 피크 전류인지 여부의 기준이 되는 피크 전류 설정치(PCur_Set)보다 큰 전류를 발생하므로, 피크 전류 설정부(PSU)는 프로그램 비트 라인 셋업 동작이 x+1번 수행될 때까지는 해당 동작을 피크 전류(PCur)를 발생하는 것으로 설정할 수 있다. 그런데, 피크 전류 설정부(PSU)는 프로그램 비트 라인 셋업 동작이 x+2번 이상 수행될 경우, 해당 동작은 피크 전류 설정치(PCur_Set)보다 작은 전류를 발생하므로, 피크 전류(PCur)를 발생하지 아니하는 동작으로 설정할 수 있다
이때, 피크 전류 설정부(PSU)는 도 10의 (b)에 도시되는 바와 같이, 해당 동작에 대한 수행 횟수를 카운팅하는 루프 카운터를 포함할 수 있다. 도 9에서, 첫 번째로 표시된 프로그램 비트 라인 셋업 동작이 x+1번째로 수행된 동작이고, 첫 번째로 표시된 프로그램 비트 라인 셋업 동작이 x+2번째로 수행된 동작이라면, x+1번째로 수행된 동작은 피크 전류를 발생하는 것으로 설정되어 다른 메모리 장치(MDEV2)와 동시에 피크 전류를 생성하는 문제를 야기할 수 있다(case 1). 그러나, x+2번째로 수행된 동작은 피크 전류를 발생하지 않는 것으로 설정되어 다른 메모리 장치(MDEV2, MDEV4)와 동시에 피크 전류를 생성하는 문제(case 2)를 야기하지 아니할 수 있다. 이렇듯, 본 발명의 실시예에 따른 메모리 시스템은 피크 전류의 발생 여부를 시스템에 적응적으로 설정함으로써, 불필요한 동작 지연을 최소화하면서도 효율적으로 피크 전류를 제어할 수 있다.
또한 도 11을 참조하면, 본 발명의 실시예에 따른 피크 전류 설정부(PSU)는 피크 전류가 동작의 진입 단계에서 주로 발생하는 경우, 해당 동작의 진입 시각으로부터 소정의 시간이 경과되는 이후는 피크 전류를 발생하는 구간이 아닌 것으로 설정할 수 있다. 도 11의 (a)의 예에서, 제1 동작(OPER1)이 수행되는 구간이 시각 t1에서 t3까지인 반면, 제1 동작(OPER1)에 의한 피크 전류(PCur)는 시각 t1에서 t2까지 발생한다면, 내부 클럭(InCLK)은 피크 전류(PCur)가 발생되는 시각 t1에서 t2까지만 활성화될 수 있다. 이를 위해, 피크 전류 설정부(PSU)는 해당 시각으로부터의 시간 경과를 카운트하는 타이머를 구비할 수 있다.
이렇듯, 본 발명의 실시예에 따른 메모리 장치들은 피크 전류가 동작의 진입 단계에서 주로 발생되는 경우, 해당 동작이 시작된 후 소정의 시간이 경과하면 다른 메모리 장치가 피크 전류 발생 동작을 수행할 수 있도록 허용함으로써, 불필요한 동작 지연을 최소화하면서도 효율적으로 피크 전류를 제어할 수 있다.
이상에서는 본 발명의 실시예에 따른 메모리 시스템(MSYS)에 구비되는 복수개의 메모리 장치들(MDEV1~MDEVn)의 피크 신호 생성 제어기(PMC)가 동일한 구조를 갖고 동일한 동작을 수행하는 것이 전제되었다. 그러나, 이에 한정되는 것은 아니다.
도 12는 본 발명의 실시예에 따른 메모리 시스템에 구비되는 복수개의 메모리 장치들의 피크 신호 생성 제어기가 동일하지 아니한 동작을 수행하는 예를 나타내는 도면이고, 도 13은 도 12의 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 12 및 도 13을 참조하면, 도 12의 메모리 시스템(MSYS)에 포함되는 메모리 장치들(MDEV1~MDEVn)의 내부 클럭 생성기(IGEN)는 서로 다른 설정으로 내부 클럭(InCLK)을 생성할 수 있다. 즉, 도 12의 메모리 시스템(MSYS)에 포함되는 메모리 장치들(MDEV1, MDEV2)의 피크 전류 설정부들은 포함되는 메모리 장치에 대해 서로 다른 피크 전류 발생 구간을 설정할 수 있다. 예를 들어, 제1 메모리 장치(MDEV1)에 포함되는 제1 피크 전류 설정부(PSU)는 도 13의 검증 비트 라인 프리차아지 동작만을 피크 전류를 생성하는 동작으로 설정할 수 있다. 반면, 제2 메모리 장치(MDEV2)에 포함되는 제1 피크 전류 설정부(PSU)는 도 13의 프로그램 비트 라인 셋업 동작 및 검증 비트 라인 프리차아지 동작 모두에 대해 피크 전류를 생성하는 동작으로 설정할 수 있다. 그 밖에, 도 12의 메모리 시스템(MSYS)에 포함되는 메모리 장치들(MDEV1, MDEV2)은 전술된 동작의 반복 횟수, 동작의 경과 시간 등을 달리하는 피크 전류 발생 구간으로 설정될 수 있다.
다만, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 시스템은 포함하는 복수개의 메모리 장치들 각각에 적응적으로 피크 신호의 생성 여부를 제어할 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 시스템은 포함하는 시스템에 허용되는 최대 피크 전류보다 큰 전류의 발생을 방지하면서도, 포함하는 각 메모리 장치의 동작 성능의 저하를 최소화할 수 있다.
또한, 메모리 장치들(MDEV1, MDEV2)은 각각, 컨트롤러(CNT)로부터 수신되는 제어 정보(XCON)를 저장하는 레지스터(REG)를 더 구비할 수 있다. 이때, 컨트롤러(CNT)는 메모리 장치들(MDEV1, MDEV2)마다 서로 다른 제어 정보(XCON은 XCON1 및 XCON2 중 하나)를 전송할 수 있다. 예를 들어, 동일한 프로세서 클럭()에 대하여 메모리 장치들(MDEV1, MDEV2)마다 서로 다른 지연(delay)으로 내부 클럭들(InCLK1, InCLK2)을 생성하도록, 서로 다른 지연 값으로 제어 정보(XCON)가 전송될 수 있다. 또는, 제어 정보(XCON)는 메모리 장치들(MDEV1, MDEV2) 각각의 동작 특성(예를 들어, 동작 속도)에 따라 달리 설정될 수 있다. 레지스터(REG)에 저장된 제어 정보(XCON)는 내부 클럭 생성기(IGEN1, IGEN2)로 전송되고, 내부 클럭 생성기(IGEN1, IGEN2)는 제어 정보(XCON)에 따라, 동일한 프로세서 클럭(PCLK)에 대하여 내부 클럭(InCLK1, InCLK2)을 달리 생성할 수 있다. 예를 들어, 제1 메모리 장치(MDEV1)의 동작 속도가 제2 메모리 장치(MDEV2)의 동작 속도보다 빠른 경우, 제1 메모리 장치(MDEV1)의 내부 클럭(InCLK1)의 주기가 제2 메모리 장치(MDEV2)의 내부 클럭(InCLK2)의 주기보다 빠르게 생성될 수 있다.
이상에서 설명된 실시예들에서는 컨트롤러(CNT)가 피크 신호(PM)를 모니터링하여(도 6 등의 PM Monitoring) 프로세서 클럭(PCLK)의 메모리 장치들(MDEV1~MDEV4)로의 인가를 제어(내부 클럭 발생의 제어)한 반면, 피크 신호(PM)와 무관하게 메모리 장치들(MDEV1~MDEV4)의 내부 클럭이 생성될 수 있다. 이에 대하여 설명한다.
도 14a 및 14b는 도 1의 메모리 시스템의 다른 실시예들에 따른 동작을 나타내는 도면이다.
도 1 및 도 14a를 참조하면, 도 1의 메모리 장치들(MDEV1~MDEV4) 각각은 고유한 식별자로 나타내어 질 수 있다. 컨트롤러(CNT)는 메모리 시스템(MSYS)에 파워가 인가되면, 메모리 장치들(MDEV1~MDEV4) 각각의 식별자에 대한 정보를 수신하여, 메모리 장치들(MDEV1~MDEV4) 각각을 고유한 식별자로 식별할 수 있다. 예를 들어, 도 14a에 도시되는 바와 같이, 제1 메모리 장치(MDEV1)는 식별자 "1"로 인식되고 제2 메모리 장치(MDEV2)는 식별자 "2"로 인식될 수 있다. 또한, 제3 메모리 장치(MDEV3)는 식별자 "3"으로 인식되고 제4 메모리 장치(MDEV4)는 식별자 "4"로 인식될 수 있다.
도 14a의 메모리 장치들(MDEV1~MDEV4) 각각은, 자신의 식별자에 대응되는 프로세서 클럭(PCLK)의 에지(edge)에 동기되는 내부 클럭(InCLK1~InCLK4)을 생성할 수 있다.
이렇듯, 본 발명의 실시예에 따른 메모리 시스템은 피크 전류 발생 구간을 수행할 수 있는 권한을, 메모리 장치들에 대한 고정된 우선 순위에 의하여 부여하지 아니하고, 모든 메모리 장치들에 균등하게 설정함으로써, 고정된 우선 순위를 설정할 경우 발생될 수 있는 문제를 방지할 수 있다. 참고로, 메모리 장치들 사이에 고정된 우선 순위가 설정되는 경우, 우선 순위가 낮은 메모리 장치는, 우선 순위가 높은 메모리 장치들이 계속 피크 전류 발생 구간에 대한 동작을 선점하게 되면, 동작을 수행할 수 없게 되거나, 우선 순위가 높은 메모리 장치들에서 피크 전류 발생 구간을 수행하지 아니하더라도, 피크 전류 발생 구간을 수행할 수 없는 문제가 발생할 수 있다.
다음으로, 도 1 및 도 14b를 참조하면, 도 1의 메모리 장치들(MDEV1~MDEV4) 각각은 일정 시간 간격 T로 내부 클럭들(InCLK1~InCLK4)을 생성할 수 있다. 예를 들어, 제1 내부 클럭(InCLK1)이 활성화된 후 시간 간격 T 이후에 제2 내부 클럭(InCLK2)이 활성화될 수 있다. 마찬가지로, 제2 내부 클럭(InCLK2)이 활성화된 후 시간 간격 T 이후에 제3 내부 클럭(InCLK3)이 활성화되고, 제3 내부 클럭(InCLK3)이 활성화된 후 시간 간격 T 이후에 제4 내부 클럭이 활성화될 수 있다. 이때, 시간 간격 T는 전술된 다양한 경우의 피크 전류 발생 구간들 중 하나에 대응되어 설정될 수 있다. 즉, 본 발명의 실시예에 따른 프로세서 클럭(PCLK)은 주기 T로 생성될 수 있고, 메모리 장치들(MDEV1~MDEV4) 각각은 대응되는 프로세서 클럭(PCLK)의 에지에서 순차적으로 활성화함에 따라, 별도의 피크 신호(PM)에 의하지 아니하고도, 피크 전류 생성 구간이 중복되지 아니할 수 있다.
도 15는 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 도면이고, 도 16는 도 15의 메모리 시스템에서의 피크 전류 제어 방법을 나타내는 타이밍도이다.
도 15를 참조하면, 도 16의 메모리 시스템(MSYS)은 도 1의 경우와 달리, 각 메모리 장치(MDEV1~MDEVn)에서 제어되는 피크 신호(PM)가 컨트롤러(CNT)로 전송되지 아니한다. 피크 신호(PM)는 메모리 장치들(MDEV1~MDEVn) 사이에 연결되는 피크 신호 버스(PMBUS)의 전압 레벨을 통해, 각 메모리 장치들(MDEV1~MDEVn)은 다른 메모리 장치들(MDEV1~MDEVn)이 피크 전류(PCur)를 생성하는지에 대한 모니터링을 수행하여, 피크 전류 발생 동작의 진입 여부를 결정한다. 이를 위해, 각 메모리 장치(MDEV1~MDEVn)는 프로세서 클럭(PCLK)에 동기되는 내부 클럭(InCLK)들을 순차적으로 생성할 수 있다. 예를 들어, 도 16에 도시되는 바와 같이, 제1 내부 클럭(InCLK1), 제2 내부 클럭(InCLK2), 제3 내부 클럭(InCLK3) 및 제4 내부 클럭(InCLK4)이 순차적으로 생성될 수 있다.
도 17은 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 반도체 메모리 시스템(MSYS)을 구비한다. 반도체 메모리 시스템(MSYS)은 메모리 컨트롤러(Ctrl) 및 반도체 메모리 장치(MEM)를 포함한다. 반도체 메모리 장치(MEM)에는 프로세서(CPU)에 의해서 처리된 또는 처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가, 메모리 컨트롤러(CNT)를 통해, 저장될 것이다. 도 17의 반도체 메모리 시스템(MSYS)은 도 1의 반도체 메모리 시스템(MSYS)일 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 반도체 메모리 장치(MEM)가 플래시 메모리 장치일 경우, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 휘발성 메모리 장치(예를 들어, RAM)을 더 구비할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 18은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 메모리 카드(MCRD)는, 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)를 구비한다. 메모리 컨트롤러(Ctrl)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리 장치(MEM)로의 데이터 기입 또는 메모리 장치(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(Ctrl)는 도 18의 메모리 장치(MEM)가 플래시 메모리 장치인 경우, 메모리 장치(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(Ctrl)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 특히, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(Ctrl)는 도 2 등의 메모리 컨트롤러(Ctrl)일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 장치(MEM)는 도 1 등의 메모리 장치들(MDEV1~MDEV4)일 수 있다.
도 18의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 19는 본 발명의 실시예에 따른 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 나타내는 도면이다.
도 19를 참조하면, 본 발명의 실시예에 따른 SSD는 SSD 컨트롤러(SCTL) 및 메모리 장치(MEM)를 포함한다. SSD 컨트롤러(SCTL)는 버스(BUS)로 연결되는 프로세서(PROS), 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(Ctrl)를 구비할 수 있다. 프로세서(PROS)는 호스트(미도시)의 요청(명령, 어드레스, 데이터)에 응답하여 메모리 컨트롤러(Ctrl)가 메모리 장치(MEM)와 데이터를 송수신하도록 제어한다. 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 메모리 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다. 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다.
호스트 인터페이스(HOST I/F)는 호스트의 요청을 수신하여 프로세서(PROS)로 전송하거나, 메모리 장치(MEM)로부터 전송된 데이터를 호스트로 전송한다. 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로, 호스트와 인터페이스 할 수 있다. 메모리 장치(MEM)로 전송하고자 하거나, 메모리 장치(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다.
본 발명의 실시예에 따른 SSD에 구비되는 메모리 컨트롤러(Ctrl) 및 메모리 장치(MEM)는 각각, 도 1 등의 메모리 컨트롤러(CNTL) 및 메모리 장치들(MDEV1~MDEV4)일 수 있다.
도 20은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 20을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 이때, 도 20의 SSD는 도 19의 SSD일 수 있다. 즉, 도 16의 SSD는 도 1 등의 메모리 컨트롤러(CNTL) 및 메모리 장치들(MDEV1~MDEV4)를 포함할 수 있다. 따라서, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 피크 전류의 발생을 효율적으로 제어할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수개의 메모리 장치들 및 컨트롤러를 구비하는 메모리 시스템에 있어서,
    상기 메모리 장치들은 각각,
    상기 컨트롤러로부터 수신되는 프로세서 클럭에 응답하여, 상기 프로세서 클럭에 동기되어 내부 클럭을 생성하는 내부 클럭 생성기; 및
    상기 내부 클럭에 동기되어, 피크 전류 발생 구간이 수행되는 메모리를 구비하고,
    상기 메모리 장치들 중 적어도 둘 이상의 메모리 장치의 내부 클럭은,
    상기 피크 전류 발생 구간에 대응되어 상기 프로세서 클럭의 서로 다른 에지(edge)에서 활성화되는 것을 특징으로 하는 메모리 시스템.
  2. 제1 항에 있어서, 상기 피크 전류 발생 구간은,
    상기 메모리에서 수행되는 동작의 종류에 따라 달리 설정되는 것을 특징으로 하는 메모리 시스템.
  3. 제2 항에 있어서, 상기 피크 전류 발생 구간은,
    상기 메모리에 데이터를 프로그램하기 위한 비트 라인 셋업 구간 및 상기 프로그램된 데이터를 검증하기 위한 비트 라인 프리차아지 구간 중 적어도 하나 이상의 구간으로 설정되는 것을 특징으로 하는 메모리 시스템.
  4. 제2 항에 있어서, 상기 내부 클럭은,
    상기 메모리에서 수행되는 제1 동작 내지 제3 동작 중 상기 제1 동작 및 상기 제3 동작이 수행되는 구간이 상기 피크 전류 발생 구간이고 상기 제2 동작이 상기 제1 동작 및 상기 제3 동작 사이에 수행되면, 상기 제2 동작의 시작 시점에서도 활성화되는 것을 특징으로 하는 메모리 시스템.
  5. 제1 항에 있어서,
    제1 시각부터 경과되는 시간을 카운트하는 타이머를 더 구비하고,
    상기 피크 전류 발생 구간은,
    상기 제1 시각부터 경과되는 시간에 따라 달리 설정되는 것을 특징으로 하는 메모리 시스템.
  6. 제1 항에 있어서,
    제1 동작의 반복 횟수를 카운트하는 카운터를 더 구비하고,
    상기 피크 전류 발생 구간은,
    상기 메모리에서 수행되는 제1 동작의 반복 횟수에 따라 설정되는 것을 특징으로 하는 메모리 시스템.
  7. 제1 항에 있어서,
    상기 메모리 장치들 중 제1 메모리 장치의 내부 클럭 및 제2 메모리 장치의 내부 클럭이 동시에 활성화되는 것을 특징으로 하는 메모리 시스템.
  8. 제1 항에 있어서,
    상기 메모리 장치들 중 제1 메모리 장치의 피크 전류 발생 구간 및 제2 메모리 장치의 피크 전류 발생 구간이 서로 달리 설정되는 것을 특징으로 하는 메모리 시스템.
  9. 제1 항에 있어서,
    상기 메모리 장치들은 각각 고유한 식별자로 구별되고,
    상기 메모리 장치들은 각각,
    상기 식별자에 대응되는 프로세서 클럭의 에지에서 활성화되는 것을 특징으로 하는 메모리 시스템.
  10. 제1 항에 있어서,
    상기 프로세서 클럭은,
    상기 메모리 장치들의 피크 전류 수행 구간의 소요 시간에 대응되는 주기를 갖고,
    상기 메모리 장치들은 각각,
    대응되는 프로세서 클럭의 에지에서 순차적으로 활성화되는 것을 특징으로 하는 메모리 시스템.
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