KR20150057397A - 데이터 저장 장치 - Google Patents

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KR20150057397A KR1020130140735A KR20130140735A KR20150057397A KR 20150057397 A KR20150057397 A KR 20150057397A KR 1020130140735 A KR1020130140735 A KR 1020130140735A KR 20130140735 A KR20130140735 A KR 20130140735A KR 20150057397 A KR20150057397 A KR 20150057397A
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Abstract

본 발명의 실시 예에 따른 데이터 저장 장치는 레디/비지 지연 신호를 수신하고, 제1제어 신호에 응답하여 레디/비지 출력 신호를 생성하도록 구성된 컨트롤러 입출력부를 포함하는 컨트롤러 및 칩 인에이블 지연 신호를 수신하고, 제2제어 신호에 응답하여 칩 인에이블 출력 신호를 생성하도록 구성된 메모리 입출력부를 포함하는 메모리 칩을 포함하고, 상기 레디/비지 지연 신호와 상기 칩 인에이블 지연 신호는 동일한 전송 라인을 통해 전송된다.

Description

데이터 저장 장치{DATA STORAGE DEVICE}
본 발명은 데이터 저장 장치에 관한 것으로, 더욱 상세하게는 데이터 저장 장치의 신호 전송 라인을 제어하는 방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 데이터 저장 장치를 사용한다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 데이터 저장 장치는 USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive, 이하, SSD라 칭함)를 포함한다.
데이터 저장 장치는 단순한 설계 또는 동작 방법을 통해 고성능의 동작이 가능하도록 개발되고 있다.
본 발명의 실시 예는 신호 전송 라인을 효과적으로 제어할 수 있는 데이터 저장 장치 및 그것의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 레디/비지 지연 신호를 수신하고, 제1제어 신호에 응답하여 레디/비지 출력 신호를 생성하도록 구성된 컨트롤러 입출력부를 포함하는 컨트롤러 및 칩 인에이블 지연 신호를 수신하고, 제2제어 신호에 응답하여 칩 인에이블 출력 신호를 생성하도록 구성된 메모리 입출력부를 포함하는 메모리 칩을 포함하고, 상기 레디/비지 지연 신호와 상기 칩 인에이블 지연 신호는 동일한 전송 라인을 통해 전송될 수 있다.
본 발명의 실시 예에 따른 데이터 저장 장치는 신호 전송 라인을 효과적으로 제어할 수 있다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 도시한 블록도,
도2는 도1의 컨트롤러 입출력부 및 메모리 입출력부의 구성을 예시적으로 도시한 회로도,
도3는 도1의 컨트롤러 및 메모리 칩의 동작을 설명하기 위한 타이밍도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 데이터 저장 장치를 예시적으로 도시한 블록도이다.
데이터 저장 장치(10)는 PCMCIA(personal computer memory card international association) 카드, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick), 다양한 멀티 미디어(multi media) 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(secure digital) 카드(SD, Mini-SD, Micro-SD), UFS(universal flash storage) 또는 솔리드 스테이트 드라이브(solid state drive) 등으로 구성될 수 있다.
데이터 저장 장치(10)는 컨트롤러(100) 및 메모리 칩(200)을 포함할 수 있다.
컨트롤러(100)는 데이터 저장 장치(10)의 제반 동작을 제어하도록 구성될 수 있다. 컨트롤러(100)는 메모리 칩(200)의 읽기, 쓰기 및 소거 동작을 제어하도록 구성될 수 있다. 컨트롤러(100)는 데이터 저장 장치(10)의 동작을 제어하기 위해 펌웨어를 구동하도록 구성될 수 있다.
메모리 칩(200)은 데이터를 저장하도록 구성될 수 있다. 메모리 칩(200)은 전원이 꺼진 상태에서도 저장된 데이터가 유지되는 불휘발성 메모리를 포함할 수 있다. 불휘발성 메모리는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리, FRAM(ferroelectrics Random Access Memory), PRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 RRAM(Resistive Random Access Memory)일 수 있다. 전송 라인(trl)은 컨트롤러(100) 및 메모리 칩(200)을 연결하도록 구성될 수 있다. 전송 라인(trl)은 메탈 라인 또는 관통 실리콘 비아(Throuth Via Silicon) 등으로 구성될 수 있다. 컨트롤러(100) 및 메모리 칩(200)은 단일의 전송 라인(trl)을 통해, 컨트롤러(100)에 의해 생성되는 칩 인에이블 입력 신호(ce_in)와 메모리 칩(200)에 의해 생성되는 레디/비지 입력 신호(rb_in)를 신호의 충돌 없이 주고 받도록 구성될 수 있다.
컨트롤러(100)는 컨트롤러 제어부(110) 및 컨트롤러 입출력부(120)를 포함할 수 있다.
컨트롤러 제어부(110)는 컨트롤러 입출력부(120)를 제어하기 위해 제1제어 신호(ctr1)를 생성하도록 구성될 수 있다. 컨트롤러 제어부(110)는 컨트롤러 입출력부(120)로 칩 인에이블 입력 신호(ce_in)를 출력하고, 컨트롤러 입출력부(120)로부터 레디/비지 출력 신호(rb_out)를 수신하도록 구성될 수 있다.
컨트롤러 입출력부(120)는 칩 인에이블 입력 신호(ce_in)를 수신하고, 제1제어 신호(ctr1)에 응답하여 전송 라인(trl)으로 칩 인에이블 지연 신호(ce_d)를 출력하도록 구성될 수 있다. 컨트롤러 입출력부(120)는 메모리 입출력부(220)가 제2제어 신호(ctr2)에 응답하여 상기 전송 라인(trl)을 통해 전송한 레디/비지 지연 신호(rb_d)를 제1제어 신호(ctr1)에 응답하여 레디/비지 출력 신호(rb_out)로 생성하도록 구성될 수 있다.
메모리 칩(200)은 메모리 제어부(210) 및 메모리 입출력부(220)를 포함할 수 있다.
메모리 제어부(210)는 메모리 입출력부(220)를 제어하기 위해 제2제어 신호(ctr2)를 생성하도록 구성될 수 있다. 메모리 제어부(210)는 메모리 입출력부(220)로 레디/비지 입력 신호(rb_in)를 출력하고, 메모리 입출력부(220)로부터 칩 인에이블 출력 신호(ce_out)를 입력받도록 구성될 수 있다.
메모리 입출력부(220)는 레디/비지 입력 신호(rb_in)를 수신하고, 제2제어 신호(ctr2)에 응답하여 전송 라인(trl)으로 레디/비지 지연 신호(rb_d)를 출력하도록 구성될 수 있다. 메모리 입출력부(220)는 컨트롤러 입출력부(120)가 제1제어 신호(crt1)에 응답하여 상기 전송 라인(trl)을 통해 전송한 칩 인에이블 지연 신호(ce_d)를 제2제어 신호(ctr2)에 응답하여 칩 인에이블 출력 신호(ce_out)로 생성하도록 구성될 수 있다.
칩 인에이블 입력 신호(ce_in)는, 컨트롤러(100)가 메모리 칩(200)을 인에이블시키기 위한 신호일 수 있다. 예를 들어, 컨트롤러 제어부(110)는 메모리 칩(200)을 제어하기 위해 활성화된 칩 인에이블 입력 신호(ce_in)를 출력할 수 있다.
레디/비지 입력 신호(rb_in)는, 메모리 칩(200)이 컨트롤러(100)로 메모리 칩(200)의 동작 상태를 알리기 위한 신호일 수 있다. 예를 들어, 메모리 제어부(210)는 내부 동작이 수행 중임을 알리기 위해, 활성화된 레디/비지 입력 신호(rb_in)를 출력할 수 있다. 또한, 메모리 제어부(210)는 내부 동작이 수행되지 않거나 완료되었음을 알리기 위해, 비활성화된 레디/비지 입력 신호(rb_in)를 출력할 수 있다.
도1에서는 데이터 저장 장치(10)가 하나의 메모리 칩(200)을 포함하는 것으로 도시되나, 데이터 저장 장치(10)는 복수의 메모리 칩들을 포함할 수 있다. 복수의 메모리 칩들이 포함되는 경우, 각각의 메모리 칩들은 도1의 메모리 칩(200)과 유사하게 구성되고 동작할 수 있다. 이러한 경우, 컨트롤러(100)는 각각의 메모리 칩들에 대응하는 컨트롤러 입출력부들를 포함할 수 있다. 각각의 컨트롤러 입출력부들은 도1의 컨트롤러 입출력부(120)와 유사하게 구성되고 동작할 수 있다.
도2는 도1의 컨트롤러 입출력부 및 메모리 입출력부의 구성을 예시적으로 도시한 회로도이다.
컨트롤러 입출력부(120)는 제1버퍼(122) 및 제1 먹스(124)를 포함할 수 있다.
제1버퍼(122)는 칩 인에이블 입력 신호(ce_in)를 수신할 수 있다. 제1버퍼(122)는 활성화된 제1제어 신호(ctr1)에 응답하여, 전송 라인(trl)으로 칩 인에이블 지연 신호(ce_d)를 출력하도록 구성될 수 있다.
제1먹스(124)는 제1제어 신호(ctr1)에 응답하여, 전송 라인(trl)을 통해서 전송된 레디/비지 지연 신호(rb_d)와 설정 신호(Vh) 중 어느 하나를 레디/비지 출력 신호(rb_out)로서 출력하도록 구성될 수 있다. 예를 들어, 제1먹스(124)는 비활성화된 제1제어 신호(ctr1)에 응답하여, 레디/비지 지연 신호(rb_d)를 레디/비지 출력 신호(rb_out)로서 출력하도록 구성될 수 있다. 예를 들어, 제1먹스(124)는 활성화된 제1제어 신호(ctr1)에 응답하여, 설정 신호(Vh)를 레디/비지 출력 신호(rb_out)로서 출력하도록 구성될 수 있다. 이때, 설정 신호(Vh)는 논리 하이의 신호일 수 있고, 예를 들어, 전원 전압(Vdd)와 동일한 전압 레벨을 가질 수 있다.
메모리 입출력부(220)는 제2버퍼(222) 및 제2먹스(224)를 포함할 수 있다.
제2버퍼(222)는 레디/비지 입력 신호(rb_in)를 수신할 수 있다. 제2버퍼(222)는 활성화된 제2제어 신호(ctr2)에 응답하여, 전송 라인(trl)으로 레디/비지 지연 신호(rb_d)를 출력하도록 구성될 수 있다.
제2먹스(224)는 제2제어 신호(ctr2)에 응답하여, 전송 라인(trl)을 통해서 전송된 칩 인에이블 지연 신호(ce_d)와 설정 신호(Vh)중 어느 하나를 칩 인에이블 출력 신호(ce_out)로서 출력하도록 구성될 수 있다. 예를 들어, 제2먹스(224)는 비활성화된 제2제어 신호(ctr2)에 응답하여, 칩 인에이블 지연 신호(ce_d)를 칩 인에이블 출력 신호(ce_out)로서 출력하도록 구성될 수 있다. 예를 들어, 제2먹스(224)는 활성화된 제2제어 신호(ctr2)에 응답하여, 설정 신호(Vh)를 칩 인에이블 출력 신호(ce_out)로서 출력하도록 구성될 수 있다.
도3은 도1의 컨트롤러 및 메모리 칩의 동작을 설명하기 위한 타이밍도이다.
도3을 참조하면, 쓰기 명령(CMD), 주소(ADDR) 및 데이터(DATA), 라이트 인에이블 신호(we), 칩 인에이블 입력 신호(ce_in), 레디/비지 입력 신호(rb_in), 제1제어 신호(ctr1), 제2제어 신호(ctr2), 전송 라인(도2의 trl)의 전압 레벨(Vtrl), 칩 인에이블 출력 신호(ce_out) 및 레디/비지 출력 신호(rb_out)가 도시된다. 여기에서, 전송 라인(trl)의 전압 레벨(Vtrl)은 전송 라인(trl)을 통해 전송되는 칩 인에이블 지연 신호(ce_d) 및 레디/비지 지연 신호(rb_d)에 의한 전압 레벨을 의미할 수 있다.
이하, 도1 내지 도3을 참조하여 데이터 저장 장치(10)가 쓰기 동작을 수행하는 경우의 신호 전송 방법을 상세하게 설명한다. 데이터 저장 장치(10)가 읽기 동작 또는 소거 동작을 수행하는 경우에도 아래와 유사한 동작 방법으로 수행될 수 있다.
이하 설명에서, 칩 인에이블 입력 신호(ce_in), 칩 인에이블 지연 신호(ce_d), 칩 인에이블 출력 신호(ce_out), 레디/비지 입력 신호(rb_in), 레디/비지 지연 신호(rb_d) 및 레디/비지 출력 신호(rb_out)는 논리 로우 레벨일 때 활성화되는 신호로 예시될 것이다. 제1제어 신호(crt1) 및 제2제어 신호(ctl2)는 논리 하이 레벨일 때 활성화되는 신호로 예시될 것이다.
데이터 저장 장치(10)는 동작을 시작할 때 셋업 상태로 설정될 수 있다. 셋업 상태는 컨트롤러(100)가 전송 라인(trl)으로 칩 인에이블 지연 신호(ce_d)를 출력하는 상태일 수 있다. 그리고, 메모리 칩(200)은 전송 라인(trl)으로 레디/비지 지연 신호(rb_d)를 출력하지 않는 상태일 수 있다. 셋업 상태는 제1제어 신호(ctr1)는 활성화 상태이고, 제2제어 신호(ctr2)는 비활성화 상태일 수 있다. 후술될 동작이 시작되는 T1 구간에서, 데이터 저장 장치(10)는 셋업 상태로 설정될 수 있다.
데이터 저장 장치(10)가 쓰기 동작을 수행하는 동안, 전체 동작 구간은 전송 라인(trl)을 통해 전송되는 신호의 종류에 따라 T1구간 내지 T5구간으로 구분될 수 있다. 이러한 특징은 도면 하단에 도시되어 있다.
T1구간은, 칩 인에이블 지연 신호(ce_d)가 전송 라인(trl)을 통해서 전송되는 구간일 수 있다.
컨트롤러 제어부(110)는 메모리 칩(200)을 인에이블시키기 위해, 활성화된 칩 인에이블 입력 신호(ce_in)를 출력할 수 있다. 컨트롤러 입출력부(120)는 활성화된 칩 인에이블 입력 신호(ce_in)를 수신하고 전송 라인(trl)으로 활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 메모리 제어부(210)는 내부 동작을 수행하는 중이 아니므로 비활성화된 레디/비지 입력 신호(rb_in)를 출력할 수 있다. 이때, 메모리 입출력부(220)는 전송 라인(trl)으로 비활성화된 레디/비지 지연 신호(rb_d)를 출력하지 않을 수 있다. 정리하자면, 활성화된 칩 인에이블 지연 신호(ce_d)와 비활성화된 레디/비지 지연 신호(rb_d)가 전송 라인(trl)에서 서로 충돌되는 것을 방지하기 위해, 컨트롤러 입출력부(120)만 전송 라인(trl)으로 활성화된 칩 인에이블 지연 신호(ce_d)를 전송할 수 있다.
구체적인 동작을 설명하면 다음과 같다. T1구간 동안, 제1버퍼(122)는 활성화된 칩 인에이블 입력 신호(ce_in)를 수신할 수 있다. 제1버퍼(122)는 활성화된 제1제어 신호(ctr1)에 응답하여, 전송 라인(trl)으로 활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 제2먹스(224)는 비활성화된 제2제어 신호(ctr2)에 응답하여, 활성화된 칩 인에이블 지연 신호(ce_d)를 활성화된 칩 인에이블 출력 신호(ce_out)로서 출력할 수 있다. 한편, 제2버퍼(222)는 비활성화된 제2제어 신호(ctr2)에 응답하여, 동작하지 않고, 레디/비지 지연 신호(rb_d)는 전송 라인(trl)으로 출력되지 않을 것이다. 이때, 제1먹스(124)는 활성화된 제1제어 신호(ctr1)에 응답하여, 설정 신호(Vh)를 비활성화된 레디/비지 출력 신호(rb_out)로서 출력할 수 있다.
메모리 칩(200)은 활성화된 칩 인에이블 출력 신호(ce_out)에 의해 인에이블될 수 있고, 채널(미도시)을 통해 쓰기 명령(CMD), 주소(ADDR) 및 데이터(DATA)를 제공받을 수 있다. 메모리 칩(200)은 채널을 통해 전송되는 라이트 인에이블 신호(we)의 상승 엣지에서 쓰기 명령(CMD), 주소(ADDR) 및 데이터(DATA)를 래치하여 레지스터(미도시)에 저장할 수 있다.
twb시간은, 메모리 제어부(210)가 쓰기 명령(CMD)을 제공받은 때로부터 활성화된 레디/비지 입력 신호(rb_in)를 출력하는 때까지 소모되는 시간으로 정의할 수 있다. 메모리 칩(200)의 최대 twb시간은 제조 시 정해질 수 있다. 컨트롤러(100)는 정해진 twb시간을 알 수 있으므로, twb시간을 고려하여 동작할 수 있다. 컨트롤러(100)는 twb시간을 통해, 레디/비지 입력 신호(rb_in)가 비활성화 상태에서 활성화 상태로 천이되는 시점을 예상할 수 있다. 예상 밖의 신호 지연에 따른 오동작에 대비하기 위해, 컨트롤러(100)는 레디/비지 입력 신호(rb_in)가 비활성화 상태에서 활성화 상태로 천이될 것으로 예상되는 시점으로부터 마진을 설정하여 동작할 수 있다.
T2구간은, 칩 인에이블 지연 신호(ce_d) 및 레디/비지 지연 신호(rb_d)가 전송 라인(trl)을 통해서 전송되는 구간일 수 있다.
메모리 제어부(210)는 쓰기 명령(CMD)에 따른 내부 동작이 수행됨에 따라 활성화된 레디/비지 입력 신호(rb_in)를 출력할 수 있다. 메모리 입출력부(220)는 활성화된 레디/비지 입력 신호(rb_in)를 수신하고 전송 라인(trl)으로 활성화된 레디/비지 지연 신호(rb_d)를 출력할 수 있다. 컨트롤러 제어부(110)는 활성화된 칩 인에이블 입력 신호(ce_in)를 출력할 수 있다. 컨트롤러 입출력부(120)는 활성화된 칩 인에이블 입력 신호(ce_in)를 수신하고, 예상 밖의 신호 지연에 따른 오동작에 대비하기 위해, 레디/비지 입력 신호(rb_in)가 비활성화 상태에서 활성화 상태로 천이되는 시점(t_bs)부터 마진으로 설정된 예정된 시간(tt1)이 지난 시점까지 전송 라인(trl)으로 활성화된 칩 인에이블 지연 신호(ce_d)를 T1구간에 이어서 계속 출력할 수 있다. 즉, 칩 인에이블 지연 신호(ce_d)와 레디/비지 지연 신호(rb_d)는, 전압 레벨이 논리 로우 레벨로 동일하므로 전송 라인(trl)을 통해 동시에 전송되더라도 충돌되지 않을 수 있다.
구체적인 동작을 설명하면 다음과 같다. T2 구간 동안, 제1버퍼(122)는 활성화된 칩 인에이블 입력 신호(ce_in)를 수신할 수 있다. 제1버퍼(122)는 활성화된 제1제어 신호(ctr1)에 응답하여, 전송 라인(trl)으로 활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 이때, 제2먹스(224)는 활성화된 제2제어 신호(ctr2)에 응답하여, 설정 신호(Vh)를 비활성화된 칩 인에이블 출력 신호(ce_out)로서 출력할 수 있다. 한편, 제2버퍼(222)는 활성화된 레디/비지 입력 신호(rb_in)를 수신할 수 있다. 제2버퍼(222)는 활성화된 제2제어 신호(ctr2)에 응답하여, 전송 라인(trl)으로 활성화된 레디/비지 지연 신호(rb_d)를 출력할 수 있다. 이때, 제1먹스(124)는 활성화된 제1제어 신호(ctr1)에 응답하여, 설정 신호(Vh)를 비활성화된 레디/비지 출력 신호(rb_out)로서 출력할 수 있다.
T3구간은, 레디/비지 지연 신호(rb_d)가 전송 라인(trl)을 통해서 전송되는 구간일 수 있다.
메모리 제어부(210)는 내부 동작의 완료에 따라, 도3의 t_rd 시점에서 천이되는 활성화 상태에서 비활성화 상태로 천이되는 레디/비지 입력 신호(rb_in)를 출력할 수 있다. 메모리 입출력부(220)는 레디/비지 입력 신호(rb_in)를 수신하고 전송 라인(trl)으로 활성화 상태에서 비활성화 상태로 천이되는 레디/비지 지연 신호(rb_d)를 출력할 수 있다. 컨트롤러 제어부(110)는 메모리 칩(200)에 명령, 주소 또는 데이터를 전송하지 않기 때문에, 비활성화된 칩 인에이블 입력 신호(ce_in)를 출력할 수 있다. 이때, 컨트롤러 입출력부(120)는 전송 라인(trl)으로 비활성화된 칩 인에이블 지연 신호(ce_d)을 출력하지 않을 수 있다. 정리하자면, 비활성화된 칩 인에이블 지연 신호(ce_d)와 활성화 상태에서 비활성화 상태로 천이되는 레디/비지 지연 신호(rb_d)가 전송 라인(trl)에서 서로 충돌되는 것을 방지하기 위해, 메모리 입출력부(220)만 전송 라인(trl)으로 레디/비지 지연 신호(rb_d)를 전송할 수 있다.
구체적인 동작을 설명하면 다음과 같다. T3구간 동안, 제2버퍼(222)는 활성화 상태에서 비활성화 상태로 천이되는 레디/비지 입력 신호(rb_in)를 수신할 수 있다. 제2버퍼(222)는 활성화된 제2제어 신호(ctr2)에 응답하여, 전송 라인(trl)으로 활성화 상태에서 비활성화 상태로 천이되는 레디/비지 지연 신호(rb_d)를 출력할 수 있다. 제1먹스(124)는 비활성화된 제1제어 신호(ctr1)에 응답하여, 활성화 상태에서 비활성화 상태로 천이되는 레디/비지 지연 신호(rb_d)를 레디/비지 출력 신호(rb_out)로서 출력할 수 있다. 한편, 제1버퍼(122)는 비활성화된 제1제어 신호(ctr1)에 응답하여 동작하지 않기 때문에, 칩 인에이블 지연 신호(ce_in)는 전송 라인(trl)으로 출력되지 않을 수 있다. 이때, 제2먹스(224)는 활성화된 제2제어 신호(ctr2)에 응답하여, 설정 신호(Vh)를 비활성화된 칩 인에이블 출력 신호(ce_out)로서 출력할 수 있다.
컨트롤러(100)는 레디/비지 출력 신호(rb_out)의 천이를 확인함으로써 메모리 칩(200)의 내부 동작이 완료되었음을 알 수 있다. 컨트롤러(100)는 레디/비지 입력 신호(rb_in)가 활성화 상태에서 비활성화 상태로 천이되는 시점(t_rd)으로부터 일정 시간(tt2)이 지난 시점(t_ch)에, 메모리 칩(200)의 내부 동작이 완료되었음을 알 수 있다. 일정 시간(tt2)는 컨트롤러(100)가 레디/비지 출력 신호(rb_out)의 천이를 확인하는데 걸리는 시간일 수 있다.
T4 구간은, 칩 인에이블 지연 신호(ce_d) 및 레디/비지 지연 신호(rb_in)가 전송 라인(trl)을 통해서 전송되는 구간일 수 있다.
메모리 제어부(210)는 내부 동작을 수행하는 중이 아니므로 비활성화된 레디/비지 입력 신호(rb_in)를 출력할 수 있다. 메모리 입출력부(220)는 비활성화된 레디/비지 입력 신호(rb_in)를 수신하고, 내부 동작이 완료되었음을 알리기 위해, 마진으로 설정된 예정된 시간(tt3)이 지난 시점까지, 전송 라인(trl)으로 비활성화된 레디/비지 지연 신호(rb_d)를 T3구간에 이어서 계속 출력할 수 있다. 컨트롤러 제어부(110)는 비활성화된 칩 인에이블 입력 신호(ce_in)를 출력할 수 있다. 컨트롤러 입출력부(120)는 비활성화된 칩 인에이블 입력 신호(ce_in)를 수신하고, 셋업 상태로 되돌아가기 위해, 전송 라인(trl)으로 레디/비지 출력 신호(rb_out)의 천이를 확인하는 시점(t_ch)부터 비활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 즉, 칩 인에이블 지연 신호(ce_d)와 레디/비지 지연 신호(rb_d)는, 전압 레벨이 논리 하이 레벨로 동일하므로 전송 라인(trl)을 통해 동시에 전송되더라도 충돌되지 않을 수 있다.
구체적인 동작을 설명하면 다음과 같다. T4구간 동안, 제1버퍼(122)는 비활성화된 칩 인에이블 입력 신호(ce_in)를 수신할 수 있다. 제1버퍼(122)는 활성화된 제1제어 신호(ctr1)에 응답하여, 전송 라인(trl)으로 비활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 이때, 제2먹스(224)는 활성화된 제2제어 신호(ctr2)에 응답하여, 설정 신호(Vh)를 비활성화된 칩 인에이블 출력 신호(ce_out)로서 출력할 수 있다. 한편, 제2버퍼(222)는 비활성화된 레디/비지 입력 신호(rb_in)를 수신할 수 있다. 제2버퍼(222)는 활성화된 제2제어 신호(ctr2)에 응답하여, 전송 라인(trl)으로 비활성화된 레디/비지 지연 신호(rb_d)를 출력할 수 있다. 이때, 제1먹스(124)는 활성화된 제1제어 신호(ctr1)에 응답하여, 설정 신호(Vh)를 비활성화된 레디/비지 출력 신호(rb_out)로서 출력할 수 있다.
T5구간은, 칩 인에이블 지연 신호(ce_d)가 전송 라인(trl)을 통해서 전송되는 구간일 수 있다.
컨트롤러 제어부(110)는 비활성화된 칩 인에이블 입력 신호(ce_in)를 출력할 수 있다. 컨트롤러 입출력부(120)는 비활성화된 칩 인에이블 입력 신호(ce_in)를 수신하고, 셋업 상태로 되돌아가기 위해, 전송 라인(trl)으로 비활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 메모리 제어부(210)는 내부 동작 중이 아니므로 비활성화된 레디/비지 입력 신호(rb_in)를 출력할 수 있다. 이때, 메모리 입출력부(220)는 전송 라인(trl)으로 비활성화된 레디/비지 지연 신호(rb_d)를 출력하지 않을 수 있다.
구체적인 동작을 설명하면 다음과 같다. T5구간 동안, 제1버퍼(122)는 비활성화된 칩 인에이블 입력 신호(ce_in)를 수신할 수 있다. 활성화된 제1제어 신호(ctr1)에 응답하여, 제1버퍼(122)는 전송 라인(trl)으로 비활성화된 칩 인에이블 지연 신호(ce_d)를 출력할 수 있다. 제2먹스(224)는 비활성화된 제2제어 신호(ctr2)에 응답하여, 비활성화된 칩 인에이블 지연 신호(ce_d)를 비활성화된 칩 인에이블 출력 신호(ce_out)로서 출력할 수 있다. 한편, 제2버퍼(222)는 비활성화된 제2제어 신호(ctr2)에 응답하여 동작하지 않기 때문에, 레디/비지 지연 신호(rb_d)는 전송 라인(trl)으로 출력되지 않을 것이다. 이때, 제1먹스(124)는 활성화된 제1제어 신호(ctr1)에 응답하여, 설정 신호(Vh)를 비활성화된 레디/비지 출력 신호(rb_out)로서 출력할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 데이터 저장 장치
100 : 컨트롤러
110 : 컨트롤러 제어부
120 : 컨트롤러 입출력부
200 : 메모리 칩
210 : 메모리 제어부
220 : 메모리 입출력부

Claims (18)

  1. 레디/비지 지연 신호를 수신하고, 제1제어 신호에 응답하여 레디/비지 출력 신호를 생성하도록 구성된 컨트롤러 입출력부를 포함하는 컨트롤러; 및
    칩 인에이블 지연 신호를 수신하고, 제2제어 신호에 응답하여 칩 인에이블 출력 신호를 생성하도록 구성된 메모리 입출력부를 포함하는 메모리 칩을 포함하고,
    상기 레디/비지 지연 신호와 상기 칩 인에이블 지연 신호는 동일한 전송 라인을 통해 전송되는 데이터 저장 장치.
  2. 제1항에 있어서,
    상기 컨트롤러 입출력부는,
    칩 인에이블 입력 신호를 수신하고, 활성화된 상기 제1제어 신호에 응답하여 상기 칩 인에이블 입력 신호로부터 상기 칩 인에이블 지연 신호를 생성하여 출력하고,
    상기 메모리 입출력부는,
    레디/비지 입력 신호를 수신하고, 활성화된 상기 제2제어 신호에 응답하여, 상기 레디/비지 입력 신호로부터 상기 레디/비지 지연 신호를 생성하여 출력하는 데이터 저장 장치.
  3. 제2항에 있어서,
    상기 컨트롤러 입출력부는,
    상기 제1제어 신호에 응답하여, 상기 레디/비지 지연 신호와 설정 신호 중 어느 하나를 상기 레디/비지 출력 신호로서 출력하도록 구성된 제1먹스를 포함하는 데이터 저장 장치.
  4. 제3항에 있어서,
    상기 제1먹스는,
    비활성화된 상기 제1제어 신호에 응답하여 상기 레디/비지 지연 신호를 상기 레디/비지 출력 신호로서 출력하고, 활성화된 제1제어 신호에 응답하여 상기 설정 신호를 상기 레디/비지 출력 신호로서 출력하는 데이터 저장 장치.
  5. 제2항에 있어서,
    상기 메모리 입출력부는,
    상기 제2제어 신호에 응답하여, 상기 칩 인에이블 지연 신호와 설정 신호 중 어느 하나를 상기 칩 인에이블 출력 신호로서 출력하도록 구성된 제2먹스를 포함하는 데이터 저장 장치.
  6. 제5항에 있어서,
    상기 제2먹스는,
    비활성화된 상기 제2제어 신호에 응답하여 상기 칩 인에이블 지연 신호를 상기 칩 인에이블 출력 신호로서 출력하고, 활성화된 상기 제2제어 신호에 응답하여 상기 설정 신호를 상기 칩 인에이블 출력 신호로서 출력하는 데이터 저장 장치.
  7. 제2항에 있어서,
    상기 컨트롤러 입출력부가 활성화된 상기 제1제어 신호에 응답하여 상기 전송 라인으로 활성화된 상기 칩 인에이블 지연 신호를 출력할 때, 상기 제2제어 신호는 제1시간 동안 비활성화 상태인 데이터 저장 장치.
  8. 제7항에 있어서,
    상기 제1시간은, 상기 레디/비지 입력 신호가 비활성화 상태에서 활성화 상태로 천이되는 시점에 종료되는 데이터 저장 장치.
  9. 제2항에 있어서,
    상기 레디/비지 입력 신호가 비활성화 상태에서 활성화 상태로 천이되는 시점으로부터 제2시간 동안, 상기 컨트롤러 입출력부는 상기 전송 라인으로 상기 칩 인에이블 지연 신호를 출력하고, 상기 메모리 입출력부는 상기 전송 라인으로 상기 레디/비지 지연 신호를 출력하는 데이터 저장 장치.
  10. 제9항에 있어서,
    상기 제2시간 동안, 상기 칩 인에이블 출력 신호 및 상기 레디/비지 출력 신호는 동일한 전압 레벨로 전송되는 데이터 저장 장치.
  11. 제2항에 있어서,
    상기 메모리 입출력부가 활성화된 상기 제2제어 신호에 응답하여, 상기 전송 라인으로 활성화 상태에서 비활성화 상태로 천이되는 상기 레디/비지 지연 신호를 출력할 때, 상기 제1제어 신호는 제3시간 동안 비활성화 상태인 데이터 저장 장치.
  12. 제11항에 있어서,
    상기 제3시간 동안, 상기 레디/비지 입력 신호는 활성화 상태에서 비활성화 상태로 천이되는 데이터 저장 장치.
  13. 제11항에 있어서,
    상기 컨트롤러는 상기 레디/비지 출력 신호의 천이를 통해, 상기 메모리 칩의 내부 동작이 완료되었음을 확인하는 데이터 저장 장치.
  14. 제2항에 있어서,
    상기 레디/비지 입력 신호가 활성화 상태에서 비활성화 상태로 천이되는 시점으로부터 일정 시간 동안, 상기 메모리 입출력부는 상기 전송 라인으로 상기 레디/비지 지연 신호를 출력하는 데이터 저장 장치.
  15. 제14항에 있어서,
    상기 컨트롤러가 상기 레디/비지 출력 신호의 천이를 확인하는 시점으로부터, 상기 컨트롤러 입출력부는 상기 전송 라인으로 상기 칩 인에이블 지연 신호를 출력하는 데이터 저장 장치.
  16. 제15항에 있어서,
    상기 컨트롤러가 상기 레디/비지 출력 신호의 천이를 확인하는 시점으로부터, 상기 일정 시간이 종료하는 시점까지, 상기 칩 인에이블 지연 신호 및 상기 레디/비지 지연 신호는 동일한 전압 레벨로 전송되는 데이터 저장 장치.
  17. 제1항에 있어서,
    상기 칩 인에이블 입력 신호는 상기 컨트롤러가 상기 메모리 칩을 인에이블시키기 위한 신호인 데이터 저장 장치.
  18. 제1항에 있어서,
    상기 레디/비지 입력 신호는 상기 메모리 칩이 상기 컨트롤러로 상기 메모리 칩의 동작 상태를 알리기 위한 신호인 데이터 저장 장치.
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