KR20150110761A

KR20150110761A - 멀티 다이 nand 메모리 디바이스에 대한 자동 중단 및 자동 재개 동작들

Info

Publication number: KR20150110761A
Application number: KR1020157023089A
Authority: KR
Inventors: 알리 갈람; 딘 노부나가; 제이슨 구오
Original assignee: 인텔 코포레이션
Priority date: 2013-03-28
Filing date: 2014-02-13
Publication date: 2015-10-02
Also published as: KR101726258B1; US20140293704A1; JP6085832B2; CN105190764B; EP2979270A4; JP2016514323A; WO2014158412A1; US9443600B2; EP2979270A1; CN105190764A

Abstract

솔리드 스테이트 드라이브와 같은, 멀티 다이 메모리에서, 후속 메모리 동작이, 다이의 차지 펌프를 인에이블하는 동작, 다이의 비트 라인을 차지하는 동작, 또는 프로그램/소거 루프 동작, 또는 이들의 조합과 같은, 고전류 메모리 동작인지를 멀티 다이 메모리의 적어도 하나의 다이에 의해 판정하는 것에 의해 피크 전류 조건을 제어하는 방법 및 장치. 후속 메모리 동작이 고 전류 메모리 동작인 것으로 판정되면 다이는 중단 동작 모드에 진입한다. 이에 제한되는 것은 아니지만, 다이에 구체적으로 어드레스되는 커맨드, 고전류 메모리 동작이 완료되었다는 다른 다이로부터의 표시와 같은 재개 동작 이벤트에 응답하여 다이에 의해 동작이 재개된다. 일단 동작이 재개되면, 다이는 고 전류 메모리 동작을 수행한다.

Description

멀티 다이 NAND 메모리 디바이스에 대한 자동 중단 및 자동 재개 동작들{AUTO-SUSPEND AND AUTO-RESUME OPERATIONS FOR A MULTI-DIE NAND MEMORY DEVICE}

본 명세서에 설명되는 기술들의 실시예들은, 멀티 칩 불휘발성 메모리에 관한 것으로, 보다 구체적으로는, 멀티 칩(멀티 다이) NAND 플래시 메모리 디바이스의 NAND 플래시 메모리들에 의해 메모리 커맨드의 실행 동안 피크 전력 소비를 감소시키는 것에 관한 것이다.

멀티 NAND 디바이스(멀티 다이 구성)의 다이 당 피크 전력 소비는 멀티 NAND 디바이스에 대한 전체 전력 소비 제약들을 충족시키기 위한 일부 방식으로 제어되어야 한다. 멀티 다이 구성의 조합된 피크 전력 소비를 감소시키는데 사용되어 왔던 하나의 종래의 접근 방식은 일부 NAND 메모리 동작들의 전체 실행 지속시간들에 악영향을 준다.

본 명세서에 개시되는 실시예들은 유사한 참조 번호들이 유사한 구성요소들을 참조하는 첨부 도면들의 도면들에서, 제한적으로가 아니라 예시적으로 도시된다.
도 1은 본 명세서에 개시되는 주제에 따른 NAND 플래시 메모리의 예시적인 실시예의 일부의 단순화된 블럭도를 도시한다.
도 2는 본 명세서에 개시되는 주제에 따른 멀티 칩 NAND 플래시 메모리의 다른 예시적인 실시예를 도시한다.
도 3은, 본 명세서에 개시되는 주제에 따른, 피크 전류 이벤트를 발생시키는 동작을 수행하기 이전에 자동으로 동작을 중단하는 도 2의 멀티 칩 NAND 플래시 메모리의 다이에 의해 수행되는 NAND 동작의 일부의 예시적인 실시예의 순서도를 도시한다.
도 4는 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대해 시스템 제어기로부터의 다이 특정 재개 커맨드의 수신에 대한 예시적인 타이밍도를 도시한다.
도 5는 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대해 시스템 발생 클럭에 기초하는 재개 이벤트들에 대한 예시적인 타이밍도를 도시한다.
도 6은 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대해 다이 토글된 클럭에 기초하는 재개 이벤트들에 대한 예시적인 타이밍도를 도시한다.
도 7은 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대한 전력 관리 모드의 예시적인 타이밍도를 도시한다.
도 8은 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대한 자동 중단 및 자동 재개 모드의 예시적인 타이밍도를 도시한다.
도 9는 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대한 재개 동작 커맨드의 예시적인 타이밍도를 도시한다.
도시의 간략성 및/또는 명확성을 위해, 도면들에 도시되는 구성요소들이 반드시 축척대로 그려진 것은 아니라는 점이 이해될 것이다. 예를 들어, 일부 구성요소들의 치수들은 명확성을 위해 다른 구성요소들에 비해 과장되었을 수 있다. 도면들의 축척이 본 명세서에 도시되는 다양한 구성요소들의 정확한 치수들 및/또는 치수 비율들을 나타내는 것은 아니다. 또한, 대응하는 및/또는 유사한 구성요소들을 나타내기 위해, 적합하다고 생각되는 경우, 도면들 간에 참조 번호들이 반복되었다.

본 명세서에 설명되는 기술들의 실시예들은, 반도체 제조에 관한 것으로, 보다 구체적으로는, 수직 NAND 스트링들을 제조하는 것에 관한 것이다. 이하의 설명에서는, 본 명세서에 설명되는 실시예들의 전반적인 이해를 제공하기 위해 여러 특정 상세들이 개시된다. 그러나, 관련 기술의 숙련된 자는, 본 명세서에 설명되는 실시예들이 이러한 특정 상세들 중 하나 이상이 없이도, 또는 다른 방법들, 컴포넌트들, 재료들 등과 함께 실시될 수 있다는 것을 인식할 것이다. 다른 경우들에서, 공지된 구조들, 재료들, 또는 동작들은 명세서의 양상들을 불명료하게 하는 것을 회피하기 위해 상세히 도시되거나 또는 설명되지 않는다.

본 명세서 전반에 "하나의 실시예" 또는 "일 실시예"에 대한 참조는 해당 실시예와 관련하여 설명되는 특정 특징, 구조, 또는 특성이 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 여러 곳들에서 "하나의 실시예에서" 또는 "일 실시예에서"라는 구절들의 출현이 반드시 모두 동일한 실시예를 참조하는 것은 아니다. 또한, 특정한 특징들, 구조들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 또한, "예시적인"이란 용어는 본 명세서에서 "일 예, 경우, 또는 예시로서의 역할을 하는"을 의미하는데 사용된다. "예시적인" 것으로서 본 명세서에 설명되는 임의의 실시예가 반드시 다른 실시예들보다 바람직하거나 유리한 것으로서 해석되어야 하는 것은 아니다.

다양한 동작들이 다수의 이산 동작으로서 차례로, 그리고 청구되는 주제의 이해의 이해에 가장 많이 도움이 되는 방식으로 설명될 수 있다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서에 의존되는 것임을 시사하는 것으로 해석되어야 하는 것은 아니다. 특히, 이러한 동작들이 제시된 순서로 수행될 필요는 없다. 설명되는 동작들이 설명되는 실시예와 상이한 순서로 수행될 수 있다. 다양한 부가의 동작들이 수행될 수 있고 및/또는 설명되는 동작들이 부가의 실시예들에서 생략될 수 있다.

본 명세서에 설명되는 주제의 실시예들에 따르면, 멀티 NAND 다이의 동시 동작들 중 발생하는 멀티 NAND 디바이스(멀티 다이 구성)의 전력 소비 피크들은, 하나 이상의 소정 동작 포인트들에서 다이의 동작을 자동으로 중단하는 것에 의해 제어되고 관리된다. 각각의 NAND 다이는 그리고 나서 판정된 시스템 조건들에 기초하여 동작을 재개하도록 제어되어, 일부 NAND 메모리 동작들의 전체 실행 지속시간들에 악영향을 주지 않고 개별 다이의 전류/전력 피크들을 일시적으로 변경한다.

도 1은 본 명세서에 개시되는 주제에 따른 NAND 플래시 메모리(100)의 예시적 일 실시예의 일부의 단순화된 블럭도를 도시한다. 하나의 예시적인 실시예에서, NAND 플래시 메모리(100)는, 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브와 같은, 멀티 다이 구성의 부분을 포함하지만, 이에 제한되는 것은 아니다. NAND 플래시 메모리(100)는 본 명세서에 설명되는 주제를 이해하는데 도움이 되는 메모리의 특징들에 초점을 맞추도록 도 1에서 단순화되었다. 플래시 메모리들의 내부 회로 및 기능들에 대한 더 상세한 이해는 기술분야의 숙련자들에게 알려져 있다는 점이 이해되어야 한다.

메모리(100)는 행과 열 형태로 배열되는 복수의 메모리 셀들을 포함하는 메모리 어레이(102)를 포함한다. 하나의 예시적 실시예에서, 각각의 메모리 셀들은 데이터의 불휘발성 저장을 위해 전하를 보유할 수 있는 FG(Floating-Gate) 전계 효과 트랜지스터를 포함한다. 다른 예시적 실시예에서, 각각의 메모리 셀들은 CFT(Charge Flash Trap) 디바이스 구조를 포함한다. 각각의 셀들은 플로팅 게이트를 차지함으로써 개별적으로 전기적으로 프로그램될 수 있다. 메모리 어레이(102)의 행들은 하나의 메모리 블럭이 메모리 어레이(102)의 일부 이산 부분인 블럭들에 배열된다. 메모리 셀들은 일반적으로 블럭들에서 소거될 수 있다. 그러나, 데이터는 메모리 블럭보다 더 미세한 증분들로 메모리 어레이(102)에 저장될 수 있다. 행 디코더 및 열 디코더 회로들(130, 134)은 메모리 어레이(102)에서 대응 메모리 위치들을 액세스하도록 메모리 어드레스들을 디코드한다. 하나의 예시적인 실시예에서, 데이터 레지스터(140) 및 옵션인 캐시 레지스터(142)는, 메모리 어레이(102)로부터 판독되거나, 또는 메모리 어레이(102)에 기입되어야 할 데이터를 일시적으로 저장한다.

커맨드, 데이터 및 어드레스 신호들이 디바이스 버스(116) 상에서 I/O 제어(114)에 제공되고, 이는 여러 신호들을 수신하기 위해 멀티플렉스된다. 수신되는 여러 신호들 중 어느 특정 신호가 제어 로직(128)에 제공되는 제어 신호들(118)에 의해 결정된다. 커맨드 신호들이 디바이스 버스(116) 상에서 I/O 제어(114)에 제공되고 있다는 것을 나타내는 제어 신호들(118)에 응답하여, 커맨드 신호들은 I/O 제어(114)에 의해 수신되고, 대응 커맨드들은 커맨드 레지스터(120)에 의해 래치된다. 래치된 커맨드는 내부 커맨드 버스(122)를 통해 제어 로직(128)에 제공된다. 제어 로직(128)이 커맨드들을 디코드하고, 요청된 커맨드들을 수행하는 대응 내부 제어 신호들이 제어 로직(128)에 의해 생성된다. 디바이스 버스(116) 상에서 I/O 제어(114)에 어드레스 신호들이 제공되고 있다는 것을 나타내는 제어 신호들(118)에 응답하여, 어드레스 신호들이 수신되고, 대응 어드레스들이 어드레스 레지스터(112)에 래치된다. 상태 레지스터(126)는 제어 로직(128)으로부터 내부 상태 버스(127)를 통해 제어 레지스터에 제공되는 상태 정보를 래치하는데 사용된다. 이러한 상태 정보는 동작의 상태를 요청하는 커맨드를 수신하는 것에 응답하여 제어 로직(128)에 의해 생성된다. 하나의 예시적인 실시예에서, 제어 로직(128)은 커맨드를 수신하는 것에 응답하여 NAND 플래시 메모리(100)의 내부 동작들을 동기화하기 위한 내부 클럭을 생성하는 내부 발진기(도시되지 않음)를 포함할 수 있다.

하나의 예시적인 실시예에서, 제어 로직(128)은 다양한 메모리 동작들의 완료를 나타내는데 사용될 수 있는 R/B#(Ready/Busy 신호)를 제공하는 트랜지스터(132)에 연결되고, 여기서 "#"은 특정 다이 식별에 대응한다. R/B# 신호는 통상적으로 HIGH이고, NAND 플래시 메모리(100)에 커맨드가 기입된 이후 LOW로 천이한다. 현재 메모리 동작이 완료될 때, R/B# 신호는 다시 HIGH로 천이한다.

제어 로직(128)에 연결되는 타이머(146)는 시간 지연을 타이밍하는데 사용될 수 있다. 이하 더욱 상세히 설명되는 바와 같이, 타이머(146)는 멀티 칩 NAND 플래시 메모리의 개별 NAND 플래시 메모리들에 의한 재개 동작을 선택적으로 지연시켜 NAND 플래시들 메모리들 전부가 동시에 재개 동작을 착수하기 시작하는 것을 회피하는데 사용될 수 있다. 타이머(146)는 종래의 것으로 공지된 회로들 및 설계들을 사용하여 구현될 수 있다. 제어 로직(128)은 또한 MDE(Multi-Die Enable) 로직(150)에 연결된다. MDE 로직은 멀티 칩 애플리케이션들을 위해 특정 NAND 플래시 메모리(100)를 식별하는데 사용되는 MDE 신호를 수신한다. 예를 들어, 4개의 NAND 플래시 메모리들을 갖는 멀티 칩 애플리케이션에서, 메모리 중 하나에 대한 MDE 로직(150)으로의 입력은 전원 VCC에 연결될 수 있고, 다른 메모리들에 대한 MDE 로직(150)으로의 입력은 접지 VSS에 연결될 수 있다. MDE 로직(150)에 인가되는 신호에 기초하여, 제어 로직(128)에는 NAND 플래시 메모리에 대한 식별 정보가 제공된다. 더 많은 수의 NAND 플래시 메모리들이 사용되는 구성들에서, MDE 로직(150)은, 기술분야에 알려진 바와 같이, 각각의 메모리들이 고유하게 식별될 수 있도록 더 많은 신호들을 수신하도록 변형될 수 있다.

제어 로직(128)에 연결되는 래치들(148)은 NAND 플래시 메모리(100)의 상태에 관한 다양한 정보를 저장하는데 사용된다. 래치들(148)에 포함되는 각각의 래치들은 제어 로직(128)에 의해 제1 상태 또는 제2 상태로 설정될 수 있다. 래치의 상태에 기초하여, 제어 로직(128)은, 메모리의 동작의 모드(예를 들어, 제1 모드의 동작을 나타내는 제1 상태로 설정되고, 제2 모드의 동작을 나타내는 제2 상태로 설정됨) 또는 이벤트가 발생되었는지(예를 들어, 메모리(100)의 초기 파워 업에 대해 제1 상태로 설정되고, 이벤트가 발생한 이후 제2 상태로 설정됨)를 판정할 수 있다. 래치들(148)은 종래의 것이고, 기술분야에서 숙련된 자들에게 잘 알려진 바와 같이 설계되고 동작될 수 있다.

동작시, 메모리 어레이(102)는 제어, 커맨드 및 어드레스 신호들의 조합을 제공하는 것에 의해 액세스될 수 있다. 예를 들어, 판독 동작을 수행하기 위해, 커맨드 신호들이 디바이스 버스(116)에 인가된다는 것을 나타내는 제1 조합의 제어 신호들(118)이 제어 로직(128)에 제공된다. 제어 로직(128)은 I/O 제어(114)가 커맨드 신호들을 수신하고 대응 커맨드가 커맨드 레지스터(128)에 래치되는 내부 제어 신호들을 생성한다. 제어 로직(128)은, 판독 커맨드를 디코드하고, 메모리 어레이(102)를 액세스하기 위한 내부 제어 신호들을 생성하기 시작한다.

어드레스 신호들이 디바이스 버스(116)에 인가되는 것을 나타내는 제2 조합의 제어 신호들(118)이 제어 로직(128)에 제공된다. 제어 로직은 I/O 제어(114)가 어드레스 신호들을 수신하고 대응 어드레스들이 어드레스 레지스터(112)에 래치되는 내부 제어 신호들을 생성한다. 어드레스들은, 내부 어드레스 버스(124)를 통해, 어드레스들을 디코드하여 래치된 어드레스들에 대응하는 메모리 위치들을 액세스하는 행 디코더 회로(130) 및 열 디코더 회로(134)에 제공된다.

액세스될 메모리 위치들을 갖는 메모리 셀들의 페이지가 메모리 어레이(102)로부터 판독되어 데이터 레지스터(140)에 저장된다. 메모리의 페이지로부터의 데이터는 내부 데이터 버스(144) 상에서 I/O 제어(114)에 제공되기 이전에 2차(및 옵션인) 캐시 레지스터(142)에 전달된다. 캐시 레지스터는 메모리 어레이(102)의 후속 액세스 동작을 위해 데이터의 다른 페이지를 저장하도록 데이터 레지스터(140)를 비우기 위해 데이터의 페이지를 일시적으로 저장하는데 사용될 수 있다. 데이터의 페이지는 캐시 레지스터(142)로부터 I/O 제어(114)에 전달된다. 어드레스들에 기초하여, 데이터의 페이지로부터 적절한 데이터가 디바이스 버스(116) 상에 출력된다.

제2 조합의 제어 신호들을 뒤따라서, 어드레스들에 대응하는 메모리 위치들에 기입될 데이터가 디바이스 버스(116) 상에 제공되고 있다는 것을 나타내는 제3 조합의 제어 신호들이 제어 로직(128)에 제공된다는 점을 제외하고는 유사한 방식으로 기입 동작이 발생한다. I/O 제어(114)에 의해 수신되는 데이터는 내부 데이터 버스(144) 상에서 메모리 어레이(102)로의 기입을 위해 캐시 레지스터(142)에 제공된다.

도 2는 본 명세서에 개시되는 주제에 따른 멀티 칩 NAND 플래시 메모리(200)의 다른 예시적인 실시예를 도시한다. 하나의 예시적인 실시예에서, NAND 플래시 메모리(200)는, 솔리드-스테이트 메모리 어레이 또는 솔리드-스테이트 드라이브와 같은, 멀티 다이 구성의 부분을 포함하지만, 이에 제한되는 것은 아니다. 멀티 칩 메모리(200)는 제어 버스(220) 및 I/O(Input/Output) 버스(230)를 공유하는 N개의 개별 NAND 플래시 메모리들(202-208)을 포함한다. NAND 플래시 메모리들(202-208)은 고밀도이고 형태 인자가 적은 멀티 칩 메모리를 제공하는 단일 디바이스 패키지에 통상적으로 포함된다.

하나의 예시적인 실시예에서, 각각의 NAND 플래시 메모리들(202-208)은, 종래와 같이 프로그램되거나 또는 고유 식별 정보를 갖도록 전기적으로 접속되는 개별 MDE 로직(150)을 갖는다. 대안적인 실시예들에서는, 래치들(148)에 포함되는 불휘발성 칩 식별 래치들이 식별 정보로 프로그램된다. 도 2에 도시된 바와 같이, 제1 NAND 플래시 메모리(202)는 다이0(칩0)으로서 식별되고, 제2 NAND 플래시 메모리(204)는 다이1(칩1)로서 식별된다. 나머지 NAND 플래시 메모리들은 증가하는 칩 번호에 의해 식별되어, 최종 2개의 디바이스들(206 및 208)은 다이(N-1) 및 다이N(칩(N-1) 및 칩N)으로서 각각 식별된다.

외부 메모리 제어기(도시되지 않음)는, 다양한 메모리 동작들을 수행하기 위해, 제어 버스(220)를 통해 제어 신호들의 조합들을 제공하고, I/O 버스(230)를 통해 커맨드, 어드레스 및 데이터 신호들을 제공한다. 제어 버스(220)는 각 디바이스에 다양한 제어 신호들을 제공하기 위한 신호 라인들을 포함한다. 제어 신호들의 예들은 CE#, CLE, ALE, WE#, RE# 및 WP#이고, 여기서 다양한 제어 신호들에서의 "#"은 특정 다이 식별에 대응한다. 다른 제어 신호들이 또한 이용될 수 있다는 점이 이해되어야 한다. 도 2에 도시된 예시적인 실시예에서는, 개별 NAND 플래시 메모리들(202-208) 각각에 대한 식별 정보를 설정하기 위해, MDE 단자들(240, 242, 244 및 246) 상에서 NAND 플래시 메모리들(202-208)에 각각 개별 MDE 신호들이 제공된다. I/O 버스(230)는, 다수 신호 라인들을 포함하고, 8 비트 폭 버스 I/O[7:0]로서 도시된다. 상이한 피트 폭들의 I/O 버스들이 물론 대안적으로 사용될 수 있다.

동작시, 제어, 커맨드, 어드레스 및 데이터 신호들이 제어 및 I/O 버스들(220, 230) 상에서 NAND 플래시 메모리들(202-208) 모두에 제공된다. 그러나, 개별 CE# 신호에 의해 활성화되는 메모리들만이 신호들을 수신하여 이에 응답할 것이다.

하나의 예시적인 실시예에서는, NAND 플래시 메모리들(202-208) 모두를 활성화하고 제어 및 I/O 버스들(220, 230) 상에 적절한 제어 및 커맨드 신호들을 제공하는 것에 의해 메모리 제어기로부터 글로벌 메모리 커맨드가 발행될 수 있다. 각각의 NAND 플래시 메모리들(202-208)은 메모리 커맨드에 응답하여 메모리 커맨드를 실행하기 시작하고, 이는 멀티 다이 NAND 메모리(200)에 연결되는 전원(도시되지 않음)에 대한 중요한 피크 전력 요구들을 둘 수 있다. 이러한 상황은 배터리 또는 다른 제한된 전원에 의해 전력이 제공되는 애플리케이션들에서 특히 바람직하지 못하다. NAND 다이 동작이 동기식(즉, 다이의 내부 발진기에 의해 구동됨)일 수 있기 때문에, 전류 피크들과 같은 이벤트들이 다수 NAND 다이 상의 동시 동작들 중 발생할 수 있다. 하나의 예시적인 실시예에서, 각각의 다이는 피크 전류 이벤트를 발생시키는 동작을 수행하기 이전에 동작들을 자동으로 중단한다. 예를 들어, 각각의 다이는, 다이의 차지 펌프들(charge pumps)을 인에이블하는 동작, BL(Bit Line) 프리차지 동작, 또는 프로그램/소거 루프 동작, 또는 이들의 조합 이전에 동작을 자동으로 중단하지만, 이에 제한되는 것은 아니다.

도 3은, 본 명세서에 개시되는 주제에 따른, 피크 전류 이벤트를 발생시키는 동작을 수행하기 이전에 자동으로 동작을 중단하는 멀티 칩 NAND 플래시 메모리(200)의 다이에 의해 수행되는 NAND 동작의 일부의 예시적인 일 실시예의 순서도(300)를 도시한다. 도 3에서는 3개의 특정 피크 전류 이벤트들이 식별되지만, 본 명세서에 개시되는 주제가 이에 제한되는 것은 아니며, 추가의 및/또는 다른 피크 전류 이벤트들이 도 3에 포함될 수 있다는 점이 이해되어야 한다. 301에서는, 다이가 NAND 동작들을 수행중이다. 302에서는, 다이의 차지 펌프들을 인에이블하는 동작이 수행되어야 하는지가 판정된다. 302에서, 차지 펌프들을 인에이블하는 동작이 수행되어야 한다고 판정되면, 재개 동작 커맨드가 수신되거나 또는 재개 동작 이벤트가 발생할 때까지 동작이 자동으로 중단되는 303으로 흐름이 진행한다.

302에서, 차지 펌프들을 인에이블하는 동작이 수행되지 않아야 한다고 판정되면, BL(Bit Line)을 프리차지 동작이 수행되어야 하는지가 판정되는 304로 흐름이 진행한다. 304에서, 비트 라인을 프리차지하는 동작이 수행되어야 한다고 판정되면, 재개 동작 커맨드가 수신되거나 또는 재개 동작 이벤트가 발생할 때까지 동작이 자동으로 중단되는 305로 흐름이 진행한다.

304에서, 비트 라인을 프리차지하는 동작이 수행되지 않아야 한다고 판정되면, 프로그램/소거 루프 동작인 동작이 수행되어야 하는지를 판정하는 306으로 흐름이 진행한다. 306에서, 프로그램/소거 동작이 수행되어야 한다고 판정되면, 재개 동작 커맨드가 수신되거나 또는 재개 동작 이벤트가 발생할 때까지 동작이 자동으로 중단되는 307로 흐름이 진행한다.

306에서, 프로그램/소거 루프 동작이 수행되지 않아야 한다고 판정되면, NAND 동작들이 계속 수행되는 308로 흐름이 진행한다.

본 명세서에 개시되는 주제에 따르면, 재개 동작이 발생할 수 있는 예시적인 방식들은, 시스템 제어기로부터 다이 특정 재개 커맨드의 수신, 시스템 타이머/클럭 및/또는 내부 다이 타이머/클럭의 소멸에 기초하는 재개 동작 이벤트의 발생, 다른 다이에서의 재개 동작을 제어하는 모든 다이 및 다이 특정 출력들에 발행되는 시스템 와이드 전력 관리 커맨드의 수신, 및 다이에서 레지스터의 표시된 고 전류 상태에 응답하여 시스템 제어기로부터 다이 특정 재개 커맨드의 수신을 포함하지만, 이에 제한되는 것은 아니다.

도 4는 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대해 시스템 제어기(호스트 제어기)로부터의 다이 특정 재개 커맨드의 수신에 대한 예시적인 타이밍도(400)를 도시한다. 4개 다이들과는 상이한 수의 다이들을 갖는 멀티 칩 NAND 플래시 메모리가 사용될 수 있다는 점이 이해되어야 한다. 도 4에 도시된 바와 같이, 다이0-다이3은, 예를 들어, BL(Bit Line) 프리차지 동작이 발생하여야 할 것을 나타내는 도 3의 흐름도에 대응하는 동작들을 실행하는 것에, 예를 들어, 기초하는 자동 중단 상태에 있다. 다이 전류들(Icc-다이0 내지 Icc-다이3)은 도 4에서 저 전류 상태에 있는 것으로 표시된다.

401에서, 시스템 제어기는 구체적으로 다이0에 어드레스되는 데이터 라인들 DQ[7:0] 상에 재개 커맨드를 발행한다. 이에 응답하여, 다이0는 402에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 삼각형 스파이크로 표현되는 바와 같이 발생한다. 더 나중에, 시스템 제어기는 403에서 구체적으로 다이1에 어드레스되는 데이터 라인들 DQ[7:0] 상에 재개 커맨드를 발행한다. 이에 응답하여, 다이1은 404에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 더욱 더 나중에, 시스템 제어기(호스트 제어기)는 405에서 구체적으로 다이2에 어드레스되는 데이터 라인들 DQ[7:0] 상에 재개 커맨드를 발행한다. 이에 응답하여, 다이2는 406에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 설명을 완료하기 위해, 훨씬 더 나중에, 시스템 제어기는 407에서 구체적으로 다이3에 어드레스되는 데이터 라인들 DQ[7:0] 상에 재개 커맨드를 발행한다. 이에 응답하여, 다이3은 408에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 멀티 다이 디바이스에 대한 전체 전력 소비 제약들을 초과하는 고 전류 조건을 회피하기에 적절한 타이밍으로 재개 커맨드들이 시스템 제어기에 의해 발행된다.

도 5는 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대해 시스템 발생 클럭에 기초하는 재개 이벤트들에 대한 예시적인 타이밍도(500)를 도시한다. 4개 다이들과는 상이한 수의 다이들을 갖는 멀티 칩 NAND 플래시 메모리가 사용될 수 있다는 점이 이해되어야 한다. 도 5에 도시된 바와 같이, 다이0-다이3은, 예를 들어, BL(Bit Line) 프리차지 동작이 발생하여야 할 것을 나타내는 도 3의 흐름도에 대응하는 동작들을 실행하는 것에, 예를 들어, 기초하는 자동 중단 상태에 있다. 다이 전류들(Icc-다이0 내지 Icc-다이3)은 도 5에서 저 전류 상태에 있는 것으로 표시된다.

501에서는, 시스템 제어기에 의해 카운터 리세트 Cntr_reset 신호가 발행되는데, 이는 개별 다이들의 내부 다이 카운터들 모두가 502에서 00h로 리세트되게 한다. 각각의 내부 다이 카운터는 제조 중 상이한 타이밍 값으로 리세트되도록 개별적으로 트리밍되었다(trimmed). 각각의 내부 다이 카운터는 또한 시스템 발생 전력 관리 신호 PM_clk에 잘 알려진 방식으로 카운트하는 것에 응답한다. 하나의 예시적인 실시예에서, Cntr_reset 신호는 전력 관리 신호 PM_clk와 적절한 타이밍 관계로 발행되어야 한다. 다이0에 대한 내부 다이 카운터가, 본 예에 대하여, 01h일 때, 다이0는 503에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 다이1에 대한 내부 다이 카운터가 02h일 때, 다이1은 504에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 다이2에 대한 내부 다이 카운터가 03h일 때, 다이1은 505에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생하며, 다이3에 대한 내부 다이 카운터가 04h일 때, 다이3은 506에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. PM_clk의 레이트와 각 내부 다이 카운터의 선택된 카운터 값은 멀티 다이 디바이스에 대한 전체 전력 소비 제약들을 초과하는 고 전류 조건을 회피하기에 적절한 타이밍을 제공하도록 선택되어야 한다.

도 6은 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대해 다이 토글된 클럭에 기초하는 재개 이벤트들에 대한 예시적인 타이밍도(600)를 도시한다. 4개 다이들과는 상이한 수의 다이들을 갖는 멀티 칩 NAND 플래시 메모리가 사용될 수 있다는 점이 이해되어야 한다. 도 6에 도시된 바와 같이, 다이0-다이3은, 예를 들어, Cntr_reset 신호를 시스템 제어기(호스트 제어기)로부터 수신하는 것, 및 BL(Bit Line) 프리차지 동작이 발생하여야 할 것을, 예를 들어, 나타내는 도 3의 흐름도에 대응하는 동작들을 실행하는 것에 기초하는 자동 중단 상태에 있다. 다이 전류들(Icc-다이0 내지 Icc-다이3)은 도 6에서 저 전류 상태에 있는 것으로 표시된다.

보다 구체적으로, 601에서는, 시스템 제어기에 의해 카운터 리세트 신호 CNT_reset가 발행되는데, 이는 개별 다이들의 내부 다이 카운터들 모두가 602에서 00h로 리세트되게 한다. 하나의 예시적인 실시예에서, CNT_reset 신호는 또한 다이0-다이3에 대한 자동 중단 모드를 인에이블한다. 추가적으로, 각각의 내부 다이 카운터는 제조 중 상이한 타이밍 값으로 리세트되도록 개별적으로 트리밍되었고(trimmed), 각각의 내부 다이 카운터는 시스템 클럭 PM_clk에 잘 알려진 방식으로 카운트하는 것에 응답한다. 다이0가 자동 중단 상태에 진입할 때, 시스템 와이드로 사용될 수 있는 전력 관리 신호 PM_clk가 603에서 토글되고, 다이0의 내부 다이 카운터가 카운트하기 시작한다. 유사하게, 다이1-다이3이 자동 중단 상태에 진입할 때, PM_clk가 토글된다(이벤트들 604, 605 및 606). PM_clk의 토글링이 시간상 정기적으로 이격되는 것으로서 도시되지만, 토글링은 각각의 개별 다이가 자동 중단 상태에 진입하여야 한다고 판정할 때의 함수일 것이라는 점이 이해되어야 한다. PM_clk는 계속 토글되고, 궁극적으로 다이0의 내부 다이 카운터는, 본 예에서, 604에서 04h가 되고, 다이0는 607에서 동작을 재개하며, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 고 전류 조건은 608에서 검출되고 609에서 PM_clk가 토글하게 한다. 다이1의 내부 다이 카운터가 610에서 04h가 될 때, 다이1은 611에서 동작을 재개하고 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 고 전류 조건은 611에서 검출되고 612에서 PM_clk가 토글하게 한다. 다이2의 내부 다이 카운터가 613에서 04h가 될 때, 다이1은 614에서 동작을 재개하고 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 고 전류 조건은 614에서 검출되고 615에서 PM_clk가 토글하게 한다. 다이3의 내부 다이 카운터가 616에서 04h가 될 때, 다이1은 617에서 동작을 재개하고 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 고 전류 조건은 614에서 검출되고 618에서 PM_clk가 토글하게 한다. 프로세스는 동일한 방식으로 계속된다. PM_clk의 토글 레이트 및 각 내부 다이 카운터의 선택된 카운트 값은 멀티 다이 디바이스에 대한 전체 전력 소비 제약들을 초과하는 고 전류 조건을 회피하기에 적절한 타이밍을 제공하도록 선택되어야 한다.

도 7은 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대한 전력 관리 모드의 예시적인 타이밍도(700)를 도시한다. 4개 다이들과는 상이한 수의 다이들을 갖는 멀티 칩 NAND 플래시 메모리가 사용될 수 있다는 점이 이해되어야 한다. 도 7에 도시된 바와 같이, 다이0-다이3은 초기에 정상 동작 모드(즉, 자동 중단되지 않음)에 있다. 다이 전류들(Icc-다이0 내지 Icc-다이3)은 도 7에서 저 전류 상태에 있는 것으로 표시된다.

701에서 전력 관리 커맨드를 수신한 후, 다이 모두는 미리 정의된 고 전류 동작(702-705) 이전의 임의의 후속 동작을 각각 중단한다. 개별 다이가 순차적으로 동작을 중단하는 것으로 도시되지만, 반드시 이러한 경우인 것은 아니다. 동작들을 재개하기 위해, 시스템 제어기는, 예를 들어, 전력 관리 모드의 종료를 나타내는 PM_END 커맨드를 706에서 발행한다. PM_END 커맨드를 수신하면, 각각의 개별 다이는 고정된 트리밍가능 지연 및/또는 다이 어드레스에 의해 707-710에서 제조 중 정의될 수 있는 고유 지연에 기초하여 상호에 관한 동작을 재개한다.

도 8은 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대한 자동 중단 및 자동 재개 모드의 예시적인 타이밍도(800)를 도시한다. 4개 다이들과는 상이한 수의 다이들을 갖는 멀티 칩 NAND 플래시 메모리가 사용될 수 있다는 점이 이해되어야 한다. 도 8에 도시된 바와 같이, 다이0-다이3은, 하나의 다이, 예를 들어, 다이0가 고 전류 동작이 후속된다고 판정할 때까지 초기에 정상 동작 모드(즉, 자동 중단되지 않음)에서 동작중이다. 이러한 특정 예에 대해, 다이0가 자동 중단된 상태에 있지 않기 때문에, 다이0는, 예를 들어 801에서 HC# 신호 라인을 낮음으로 풀링(pulling)하는 것에 의해 다른 다이에 검출된 후속 고 전류 동작을 시그널링한다. 하나의 예시적인 실시예에서, HC# 신호 라인은 도 1에서의 R/B# 신호 라인과 유사하게 구현될 수 있다. 신호 HC#가 801에서 로우로 갈 때, 멀티 다이 메모리의 다른 다이는, 예를 들어, BL(비트 라인) 프리차지 동작이 발생하여야 할 것을 나타내는 도 3의 흐름도에 대응하는 동작들을 실행하는 것에 기초하는 자동 중단 상태에 진입한다. 다이 전류들(Icc-다이0 내지 Icc-다이3)은 도 8에서 저 전류 상태에 있는 것으로 표시된다.

다이0는 HC#이 로우로 간 후 제로 지연을 갖도록 제조되고, 검출된 후속 고 전류 동작을 즉시 수행한다. 다이0이 고 전류 동작으로 마무리될 때, 신호 HC#은 802에서 릴리즈되어, 다이1이 지연1의 지연 동안 자동 중단된 상태에 남게 한다. 지연 1의 종료시, 다이1은, 자동 재개하여, 고 전류 동작이 후속되어야 하는 것으로 검출되었다는 것을 나타내도록 HC#이 803에서 로우로 풀링되어야 한다는 것을 결정한다. 다이1이 고 전류 동작으로 마무리될 때, 신호 HC#은 804에서 릴리즈되어, 다이2가 지연2의 지연 동안 자동 중단된 상태에 남게 한다. 지연 2의 종료시, 다이3은, 자동 재개하여, 고 전류 동작이 후속되어야 하는 것으로 검출되었다는 것을 나타내도록 HC#이 806에서 로우로 풀링되어야 한다는 것을 결정한다. 다이3이 고 전류 동작으로 마무리될 때, 신호 HC#이 807에서 릴리즈된다. 프로세스는 동일한 방식으로 계속된다.

도 9는 본 명세서에 개시되는 주제에 따른 예시적인 4 다이 멀티 칩 NAND 플래시 메모리에 대한 재개 동작 커맨드의 예시적인 타이밍도(900)를 도시한다. 4개 다이들과는 상이한 수의 다이들을 갖는 멀티 칩 NAND 플래시 메모리가 사용될 수 있다는 점이 이해되어야 한다. 도 9에 도시된 바와 같이, 다이0-다이3은, 예를 들어, BL(비트 라인) 프리차지 동작이 발생하여야 할 것을 나타내는 도 3의 흐름도에 대응하는 동작들을 실행하는 것에 기초하는 자동 중단 상태에 있다. 다이 전류들(Icc-다이0 내지 Icc-다이3)은 도 9에서 저 전류 상태에 있는 것으로 표시된다. 추가적으로, 각각의 다이는 다이가 자동 중단 모드에 있는지의 표시자를 저장하는 고 전류 레지스터를 포함한다. 각각의 고 전류 레지스터는 시스템 제어기(호스트 제어기)에 의해 잘 알려진 방식으로 판독될 수 있다. 개별 다이의 고 전류 레지스터들에 표시되는 상태에 기초하여, 시스템 제어기는 다이에 재개 커맨드를 발행하기에 적절한 시간을 결정할 수 있다.

도 9에 도시된 바와 같이, 시스템 제어기는, 901에서 다이0의 고 전류 레지스터의 상태를 판독하고, 902에서 재개 커맨드를 발행한다. 재개 커맨드에 응답하여, 다이0는 903에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 902에서 시스템 제어기에 의해 재개 커맨드를 발행한다는 결정은, 멀티 다이 메모리의 전체 피크 전류 조건들에 기초하지만, 이에 제한되는 것은 아니다. 904에서, 시스템 제어기는, 다이1의 고 전류 레지스터의 상태를 판독하고, 905에서 재개 커맨드를 발행한다. 재개 커맨드에 응답하여, 다이1은 906에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 907에서, 시스템 제어기는, 다이2의 고 전류 레지스터의 상태를 판독하고, 908에서 재개 커맨드를 발행한다. 재개 커맨드에 응답하여, 다이2는 909에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 910에서, 시스템 제어기는, 다이3의 고 전류 레지스터의 상태를 판독하고, 911에서 재개 커맨드를 발행한다. 재개 커맨드에 응답하여, 다이3은 912에서 동작을 재개하고, 비트 라인 프리차지에 기인하는 고 전류 조건이 발생한다. 902에서 시스템 제어기에 의해 재개 커맨드를 발행하도록 이루어지는 결정과 유사하게, 905, 908 및 911에서 발행되는 재개 커맨드에 대해 이루어지는 결정들은 멀티 다이 메모리의 전체 피크 전류 조건들에 기초하지만, 이에 제한되는 것은 아니다. 예를 들어, 도 3의 흐름도에 대응하는 동작들을 실행하는 것에 기초하여 각각의 개별 다이가 자동 중단 상태에 진입하고, 시스템 제어기가 개별 고 전류 레지스터들의 상태를 모니터링하는 프로세스가 계속된다.

이러한 변형들은 위 상세한 설명의 관점에서 이루어질 수 있다. 이하 청구항들에 사용되는 용어들은 본 명세서 및 청구항들에 개시되는 특정 실시예들에 그 범위를 제한하는 것으로 이해되지 않아야 한다. 오히려, 본 명세서에 개시되는 실시예들의 범위는 이하의 청구항들 의해서 결정되어야 하고, 이는 특허청구범위 해석의 확립된 정책들에 따라서 이해되어야 한다.

Claims

방법으로서,
멀티 다이 메모리의 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계;
상기 후속 메모리 동작이 고 전류 메모리 동작이면 상기 적어도 하나의 다이에 의해 중단 동작 모드에 자동으로 진입하는 단계;
재개 동작 이벤트에 응답하여 상기 적어도 하나의 다이에 의해 동작을 재개하는 단계; 및
상기 고 전류 메모리 동작을 수행하는 단계
를 포함하는 방법.
제1항에 있어서,
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계는, 후속 메모리가, 상기 적어도 하나의 다이의 차지 펌프를 인에이블하는 동작, 상기 적어도 하나의 다이의 비트 라인을 차지하는 동작, 또는 프로그램/소거 루프 동작, 또는 이들의 조합인지를 판정하는 단계를 포함하는 방법.
제1항에 있어서,
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계는, 상기 멀티 다이 메모리에 상기 후속 고 전류 메모리 동작의 표시를 출력하는 단계를 더 포함하는 방법.
제1항에 있어서,
상기 멀티 다이 메모리의 제어기로부터 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 모드에 진입하라는 커맨드를 수신하는 단계; 및
상기 커맨드를 수신하는 단계에 응답하여, 멀티 다이 메모리의 상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계
를 더 포함하는 방법.
제4항에 있어서,
상기 적어도 하나의 다이에 구체적으로 어드레스되는 상기 제어기로부터 재개 커맨드를 수신하는 단계 - 상기 재개 커맨드는 상기 재개 동작 이벤트를 포함함 -;
상기 재개 커맨드에 응답하여, 상기 적어도 하나의 다이에 구체적으로 어드레스되는 상기 재개 커맨드에 응답하여 상기 적어도 하나의 다이에 의해 상기 재개 동작을 수행하는 단계; 및
상기 고 전류 메모리 동작을 수행하는 단계
를 더 포함하는 방법.
제1항에 있어서,
상기 멀티 다이 메모리의 다른 다이로부터, 후속 메모리 동작이 고 전류 메모리 동작이라고 상기 다른 다이가 판정한 제1 표시를 수신하는 단계;
상기 다른 다이로부터 상기 표시를 수신하는 단계에 응답하여, 후속 메모리 동작이 고 전류 메모리 동작인지를 멀티 다이 메모리의 상기 적어도 하나의 다이에 의해 판정하는 것을 수행하는 단계;
상기 다른 다이로부터 상기 제1 표시를 종료하는 제2 표시를 수신하는 단계 - 상기 제2 표시는 상기 재개 동작 이벤트를 포함함 -; 및
상기 적어도 하나의 다이에 의해 상기 고 전류 메모리 동작을 수행하는 단계
를 더 포함하는 방법.
제6항에 있어서,
상기 적어도 하나의 다이에 의해 상기 고 전류 메모리 동작을 수행하는 단계는 상기 고 전류 메모리 동작을 수행하는 단계 이전에 상기 제2 표시를 수신하는 단계 이후의 미리 결정된 주기의 시간을 지연시키는 단계를 포함하는 방법.
제1항에 있어서,
상기 멀티 다이 메모리의 제어기로부터 카운터 리세트 신호를 수신하는 단계;
상기 카운터 리세트 신호에 응답하여 내부 다이 카운터를 리세트하는 단계;
상기 내부 다이 카운터를 사용하여 제1 클럭 신호를 카운트하는 단계;
상기 내부 다이 카운터에 의한 미리 결정된 카운트에 응답하여 상기 적어도 하나의 다이에 의해 상기 동작을 재개하는 단계 - 상기 내부 다이 카운터의 상기 미리 결정된 카운트는 상기 재개 동작 이벤트를 포함함 -; 및
상기 고 전류 메모리 동작을 수행하는 단계
를 더 포함하는 방법.
제1항에 있어서,
상기 멀티 다이 메모리의 제어기로부터 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 모드에 진입하라는 커맨드를 수신하는 단계;
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리인지를 판정하는 것에 응답하여 신호 라인을 토글하는 단계(toggling);
상기 신호 라인이 토글되는 미리 결정된 횟수에 응답하여 상기 적어도 하나의 다이에 의해 상기 재개 동작을 수행하는 단계 - 상기 신호 라인이 토글되는 상기 미리 결정된 횟수는 상기 재개 동작 이벤트를 포함함 -;
상기 고 전류 메모리 동작을 수행하는 단계; 및
상기 고 전류 메모리 동작을 수행하는 단계에 응답하여 상기 신호 라인을 토글하는 단계
를 더 포함하는 방법.
제1항에 있어서,
상기 멀티 다이 메모리는 솔리드 스테이트 드라이브를 포함하는 방법.
솔리드 스테이트 드라이브에서 피크 전류 조건을 제어하는 방법으로서,
상기 솔리드 스테이트 드라이브의 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계 - 상기 고 전류 메모리는, 상기 적어도 하나의 다이의 차지 펌프를 인에이블하는 동작, 상기 적어도 하나의 다이의 비트 라인을 차지하는 동작, 또는 프로그램/소거 루프 동작, 또는 이들의 조합을 포함함 -;
상기 후속 메모리 동작이 고 전류 메모리 동작이면 상기 적어도 하나의 다이에 의해 중단 동작 모드에 진입하는 단계;
재개 동작 이벤트에 응답하여 상기 적어도 하나의 다이에 의해 동작을 재개하는 단계; 및
상기 고 전류 메모리 동작을 수행하는 단계
를 포함하는 방법.
제11항에 있어서,
상기 솔리드 스테이트 드라이브의 제어기로부터 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 커맨드를 수신하는 단계; 및
상기 커맨드를 수신하는 단계에 응답하여, 멀티 다이 메모리의 상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계
를 더 포함하는 방법.
제12항에 있어서,
상기 적어도 하나의 다이에 구체적으로 어드레스되는 상기 솔리드 스테이트 드라이브의 제어기로부터 재개 커맨드를 수신하는 단계 - 상기 재개 커맨드는 상기 재개 동작 이벤트를 포함함 -;
상기 재개 커맨드에 응답하여, 상기 적어도 하나의 다이에 구체적으로 어드레스되는 상기 재개 커맨드에 응답하여 상기 적어도 하나의 다이에 의해 상기 재개 동작을 수행하는 단계; 및
상기 고 전류 메모리 동작을 수행하는 단계
를 더 포함하는 방법.
제11항에 있어서,
상기 솔리드 스테이트 드라이브의 다른 다이로부터, 후속 메모리 동작이 고 전류 메모리 동작이라고 상기 다른 다이가 판정한 제1 표시를 수신하는 단계;
상기 다른 다이로부터 상기 표시를 수신하는 단계에 응답하여, 후속 메모리 동작이 고 전류 메모리 동작인지를 멀티 다이 메모리의 상기 적어도 하나의 다이에 의해 판정하는 것을 수행하는 단계;
상기 다른 다이로부터 상기 제1 표시를 종료하는 제2 표시를 수신하는 단계 - 상기 제2 표시는 상기 재개 동작 이벤트를 포함함 -; 및
상기 적어도 하나의 다이의 상기 고 전류 메모리 동작을 수행하는 단계
를 더 포함하는 방법.
제11항에 있어서,
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 단계는, 상기 멀티 다이 메모리에 상기 후속 고 전류 메모리 동작의 표시를 출력하는 단계를 더 포함하는 방법.
제11항에 있어서,
상기 솔리드 스테이트 드라이브의 제어기로부터 카운터 리세트 신호를 수신하는 단계;
상기 카운터 리세트 신호에 응답하여 내부 다이 카운터를 리세트하는 단계;
상기 내부 다이 카운터를 사용하여 제1 클럭 신호를 카운트하는 단계;
상기 내부 다이 카운터에 의한 미리 결정된 카운트에 응답하여 상기 적어도 하나의 다이에 의해 상기 동작을 재개하는 단계 - 상기 내부 다이 카운터의 상기 미리 결정된 카운트는 상기 재개 동작 이벤트를 포함함 -; 및
상기 고 전류 메모리 동작을 수행하는 단계
를 더 포함하는 방법.
제11항에 있어서,
상기 솔리드 스테이트 드라이브의 제어기로부터 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 모드에 진입하라는 커맨드를 수신하는 단계;
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리인지를 판정하는 것에 응답하여 신호 라인을 토글하는 단계(toggling);
상기 신호 라인이 토글되는 미리 결정된 횟수에 응답하여 상기 적어도 하나의 다이에 의해 상기 재개 동작을 수행하는 단계 - 상기 신호 라인이 토글되는 상기 미리 결정된 횟수는 상기 재개 동작 이벤트를 포함함 -;
상기 고 전류 메모리 동작을 수행하는 단계; 및
상기 고 전류 메모리 동작을 수행하는 단계에 응답하여 상기 신호 라인을 토글하는 단계
를 더 포함하는 방법.
장치로서,
후속 메모리 동작이 고 전류 메모리 동작인지를 판정하도록 구성되는 멀티 다이 메모리의 적어도 하나의 다이 - 상기 고 전류 메모리 동작은, 상기 적어도 하나의 다이의 차지 펌프를 인에이블하는 동작, 상기 적어도 하나의 다이의 비트 라인을 차지하는 동작, 또는 프로그램/소거 루프 동작, 또는 이들의 조합을 포함함 -
를 포함하고,
상기 적어도 하나의 다이는,
상기 후속 메모리 동작이 고 전류 메모리 동작이면 상기 적어도 하나의 다이에 의해 중단 동작 모드에 진입하고,
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리인지를 판정하는 것에 응답하여 신호 라인을 토글하고,
상기 멀티 다이 메모리의 다른 다이들에 의해 상기 신호 라인이 토글되는 미리 결정된 횟수에 응답하여 동작을 재개하고- 상기 신호 라인이 토글되는 상기 미리 결정된 횟수는 상기 재개 동작 이벤트를 포함함 -,
상기 고 전류 메모리 동작을 수행하며,
상기 고 전류 메모리 동작을 수행하는 것에 응답하여 상기 신호 라인을 토글하도록 더 구성되는 장치.
제17항에 있어서,
상기 적어도 하나의 다이는, 상기 멀티 다이 메모리의 제어기로부터 카운터 리세트 신호를 수신하고, 상기 카운터 리세트 커맨드를 수신하는 것에 응답하여, 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하도록 더 구성되는 장치.
제17항에 있어서,
상기 멀티 다이 메모리는 솔리드 스테이트 드라이브를 포함하는 장치.
솔리드 스테이트 드라이브에서 피크 전류 조건을 제어하는 장치로서,
상기 솔리드 스테이트 드라이브의 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 수단 - 상기 고 전류 메모리는, 상기 적어도 하나의 다이의 차지 펌프를 인에이블하는 동작, 상기 적어도 하나의 다이의 비트 라인을 차지하는 동작, 또는 프로그램/소거 루프 동작, 또는 이들의 조합을 포함함 -;
상기 후속 메모리 동작이 고 전류 메모리 동작이면 상기 적어도 하나의 다이에 의해 중단 동작 모드에 진입하는 수단;
재개 동작 이벤트에 응답하여 상기 적어도 하나의 다이에 의해 동작을 재개하는 수단; 및
상기 고 전류 메모리 동작을 수행하는 수단
을 포함하는 장치.
제21항에 있어서,
상기 솔리드 스테이트 드라이브의 제어기로부터 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 커맨드를 수신하는 수단; 및
상기 커맨드를 수신하는 것에 응답하여, 멀티 다이 메모리의 상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 수단
을 더 포함하는 장치.
제22항에 있어서,
상기 적어도 하나의 다이에 구체적으로 어드레스되는 상기 솔리드 스테이트 드라이브의 제어기로부터 재개 커맨드를 수신하는 수단 - 상기 재개 커맨드는 상기 재개 동작 이벤트를 포함함 -;
상기 재개 커맨드에 응답하여, 상기 적어도 하나의 다이에 구체적으로 어드레스되는 상기 재개 커맨드에 응답하여 상기 적어도 하나의 다이에 의해 상기 재개 동작을 수행하는 수단; 및
상기 고 전류 메모리 동작을 수행하는 수단
을 더 포함하는 장치.
제21항에 있어서,
상기 솔리드 스테이트 드라이브의 다른 다이로부터 후속 메모리 동작이 고 전류 메모리 동작이라고 상기 다른 다이가 판정한 제1 표시를 수신하는 수단;
상기 다른 다이로부터 상기 표시를 수신하는 것에 응답하여, 후속 메모리 동작이 고 전류 메모리 동작인지를 멀티 다이 메모리의 상기 적어도 하나의 다이에 의해 판정하는 것을 수행하는 수단;
상기 다른 다이로부터 상기 제1 표시를 종료하는 제2 표시를 수신하는 수단 - 상기 제2 표시는 상기 재개 동작 이벤트를 포함함 -; 및
상기 적어도 하나의 다이의 상기 고 전류 메모리 동작을 수행하는 수단
을 더 포함하는 장치.
제21항에 있어서,
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 상기 수단은, 상기 멀티 다이 메모리에 상기 후속 고 전류 메모리 동작의 표시를 출력하는 수단을 더 포함하는 장치.
제21항에 있어서,
상기 솔리드 스테이트 드라이브의 제어기로부터 카운터 리세트 신호를 수신하는 수단;
카운터 리세트 신호에 응답하여 내부 다이 카운터를 리세트하는 수단;
상기 내부 다이 카운터를 사용하여 제1 클럭 신호를 카운트하는 수단;
상기 내부 다이 카운터에 의한 미리 결정된 카운트에 응답하여 상기 적어도 하나의 다이에 의해 상기 동작을 재개하는 수단 - 상기 내부 다이 카운터의 상기 미리 결정된 카운트는 상기 재개 동작 이벤트를 포함함 -; 및
상기 고 전류 메모리 동작을 수행하는 수단
을 더 포함하는 장치.
제21항에 있어서,
상기 솔리드 스테이트 드라이브의 제어기로부터 후속 메모리 동작이 고 전류 메모리 동작인지를 판정하는 모드에 진입하라는 커맨드를 수신하는 수단;
상기 적어도 하나의 다이에 의해 후속 메모리 동작이 고 전류 메모리인지를 판정하는 것에 응답하여 신호 라인을 토글하는 수단;
상기 신호 라인이 토글되는 미리 결정된 횟수에 응답하여 상기 적어도 하나의 다이에 의해 상기 재개 동작을 수행하는 수단 - 상기 신호 라인이 토글되는 상기 미리 결정된 횟수는 상기 재개 동작 이벤트를 포함함 -;
상기 고 전류 메모리 동작을 수행하는 수단; 및
상기 고 전류 메모리 동작을 수행하는 것에 응답하여 상기 신호 라인을 토글하는 수단
을 더 포함하는 장치.