KR20190041319A - 메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법 - Google Patents
메모리 플레인들을 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법 Download PDFInfo
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Abstract
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 메모리 칩을 포함하고, 메모리 칩은 입출력 패드를 공유하는 복수의 메모리 플레인들을 포함하는 메모리 셀 어레이와, 복수의 메모리 플레인들 각각의 동작들을 모니터링하고 모니터링 결과에 기초하여 복수의 메모리 플레인들 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 복수의 메모리 플레인들 중 적어도 하나의 동작을 제어하는 제어 회로를 포함한다.
Description
본 개시의 기술적 사상은 메모리 장치에 관한 것이며, 더욱 상세하게는, 메모리 플레인들의 피크 전력 구간을 제어하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치는 데이터를 저장하는데 사용되며, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 비휘발성 메모리 장치의 일 예로서, 플래시 메모리 장치는 휴대폰, 디지털 카메라, 휴대용 정보 단말기(PDA), 이동식 컴퓨터 장치, 고정식 컴퓨터 장치 및 기타 장치에서 사용될 수 있다. 최근 정보 통신 장치의 다기능화에 따라 메모리 장치의 대용량화 및 고집적화가 요구되고 있다.
본 개시의 기술적 사상은 메모리 플레인들의 피크 전력 구간들의 중첩을 회피할 수 있는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법을 제공한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 메모리 칩을 포함하고, 상기 메모리 칩은, 입출력 패드를 공유하는 복수의 메모리 플레인들을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 플레인들 각각의 동작들을 모니터링하고, 모니터링 결과에 기초하여 상기 복수의 메모리 플레인들 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 상기 복수의 메모리 플레인들 중 적어도 하나의 동작을 제어하는 제어 회로를 포함한다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치는 메모리 칩을 포함하고, 상기 메모리 칩은, 입출력 패드를 공유하는 복수의 메모리 플레인들을 포함하는 메모리 셀 어레이, 및 상기 복수의 메모리 플레인들 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 상기 복수의 메모리 플레인들 중 적어도 하나의 동작을 제어하는 제어 회로를 포함하고, 상기 제어 회로는 상기 복수의 메모리 플레인들의 동작들을 각각 제어하는 복수의 제어 로직들을 포함하고, 상기 복수의 제어 로직들 각각은, 대응하는 메모리 플레인의 동작이 피크 전력 구간에 진입하는지 여부를 모니터링함으로써 모니터링 신호를 생성하고, 생성된 상기 모니터링 신호를 다른 제어 로직들에 제공한다.
또한, 본 개시의 다른 기술적 사상에 따른, 메모리 칩을 포함하는 비휘발성 메모리 장치의 동작 방법은, 상기 메모리 칩에 포함된 복수의 메모리 플레인들의 동작들을 모니터링하는 단계, 상기 복수의 메모리 플레인들 중 적어도 하나의 메모리 플레인의 동작이 피크 전력 구간에 해당하는지 판단하는 단계, 상기 적어도 하나의 메모리 플레인의 동작이 상기 피크 전력 구간에 해당하는 경우 상기 복수의 메모리 플레인들 중 다른 메모리 플레인의 동작이 상기 피크 전력 구간에 해당하는지 판단하는 단계, 및 상기 다른 메모리 플레인의 동작이 상기 피크 전력 구간에 해당하는 경우 피크 전력 구간들이 적어도 부분적으로 분산되도록 상기 복수의 메모리 플레인들의 동작을 제어하는 단계를 포함한다.
본 개시의 기술적 사상에 따르면, 메모리 칩에 포함된 복수의 메모리 플레인들이 동시에 동작하는 경우, 복수의 메모리 플레인들의 동작들을 모니터링함으로써, 복수의 메모리 플레인들의 피크 전력 구간들을 적어도 부분적으로 분산할 수 있다. 이에 따라, 메모리 칩에서 소모되는 전류 또는 전력이 PMIC의 최대 전류 한계 또는 최대 전력 한계를 초과하지 않을 수 있으므로, 메모리 칩의 신뢰성을 향상시킬 수 있다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2a 내지 도 2c는 본 개시의 일부 실시예들에 따른 도 1의 메모리 장치의 피크 제어 동작을 예시적으로 나타낸다.
도 3a 내지 도 3c는 본 개시의 일부 실시예들에 따른 도 1의 메모리 장치의 피크 제어 동작을 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따른 도 1의 메모리 장치의 구조를 개략적으로 나타낸다.
도 5는 본 개시의 일 실시예에 따라 도 4의 제2 반도체 층의 상면을 나타내는 평면도이다.
도 6은 본 개시의 일 실시예에 따른 도 1의 제1 메모리 플레인을 나타낸다.
도 7a는 본 개시의 일 실시예에 따른 도 6의 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7b는 본 개시의 일 실시예에 따른 도 6의 제1 메모리 블록을 나타내는 사시도이다.
도 8은 본 개시의 일 실시예에 따른 도 5의 메모리 장치를 나타내는 단면도이다.
도 9는 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 10은 본 개시의 일 실시예에 따른 도 9의 메모리 장치를 나타내는 블록도이다.
도 11은 본 개시의 일 실시예에 따라 도 4의 제2 반도체 층의 일 예의 상면을 나타내는 평면도이다.
도 12a 및 도 12b는 본 개시의 일부 실시예들에 따른 도 9의 메모리 장치의 피크 제어 동작을 예시적으로 나타낸다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14는 본 개시의 일 실시예에 따른 메모리 컨트롤러와 메모리 장치 사이의 동작을 나타내는 흐름도이다.
도 15는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
도 2a 내지 도 2c는 본 개시의 일부 실시예들에 따른 도 1의 메모리 장치의 피크 제어 동작을 예시적으로 나타낸다.
도 3a 내지 도 3c는 본 개시의 일부 실시예들에 따른 도 1의 메모리 장치의 피크 제어 동작을 예시적으로 나타낸다.
도 4는 본 개시의 일 실시예에 따른 도 1의 메모리 장치의 구조를 개략적으로 나타낸다.
도 5는 본 개시의 일 실시예에 따라 도 4의 제2 반도체 층의 상면을 나타내는 평면도이다.
도 6은 본 개시의 일 실시예에 따른 도 1의 제1 메모리 플레인을 나타낸다.
도 7a는 본 개시의 일 실시예에 따른 도 6의 제1 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7b는 본 개시의 일 실시예에 따른 도 6의 제1 메모리 블록을 나타내는 사시도이다.
도 8은 본 개시의 일 실시예에 따른 도 5의 메모리 장치를 나타내는 단면도이다.
도 9는 본 개시의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 10은 본 개시의 일 실시예에 따른 도 9의 메모리 장치를 나타내는 블록도이다.
도 11은 본 개시의 일 실시예에 따라 도 4의 제2 반도체 층의 일 예의 상면을 나타내는 평면도이다.
도 12a 및 도 12b는 본 개시의 일부 실시예들에 따른 도 9의 메모리 장치의 피크 제어 동작을 예시적으로 나타낸다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 14는 본 개시의 일 실시예에 따른 메모리 컨트롤러와 메모리 장치 사이의 동작을 나타내는 흐름도이다.
도 15는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 일 실시예에 따른 메모리 시스템(10)을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100)는 비휘발성 메모리 장치일 수 있고, 메모리 칩으로 구현될 수 있다. 메모리 장치(100)는 메모리 셀 어레이(110) 및 제어 회로(120)를 포함할 수 있고, 메모리 셀 어레이(110) 및 제어 회로(120)는 단일 메모리 칩으로 구현될 수 있다. 이하에서는, 메모리 장치(100)와 메모리 칩을 실질적으로 동일한 개념으로 설명하기로 한다. 그러나, 본 발명은 이에 한정되지 않으며, 메모리 장치는 복수의 메모리 칩들을 포함하는 메모리 패키지로 구현될 수 있고, 메모리 시스템(10)은 복수의 메모리 칩들 또는 복수의 메모리 패키지들을 포함할 수 있다.
일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 내장되는 내부 메모리로 구현될 수 있고, 예를 들어, 임베디드 UFS(Universal Flash Storage) 메모리 장치, eMMC(embedded Multi-Media Card), 또는 SSD(Solid State Drive)일 수 있다. 일부 실시예들에서, 메모리 시스템(10)은 전자 장치에 착탈 가능한 외장 메모리로 구현될 수 있고, 예를 들어, UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다.
메모리 컨트롤러(200)는 호스트(HOST)로부터의 읽기/쓰기 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 독출하도록 또는 메모리 장치(100)에 데이터를 프로그램하도록 메모리 장치(100)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스, 커맨드 및 제어 신호를 제공함으로써, 메모리 장치(100)에 대한 프로그램, 독출 및 소거 동작을 제어할 수 있다. 또한, 프로그램하기 위한 데이터와 독출된 데이터가 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다.
예를 들어, 어드레스, 커맨드 및 데이터는 입출력 라인들 또는 입출력 버스(IO)들을 통해 메모리 컨트롤러(200)와 메모리 장치(100) 사이에서 송수신될 수 있다. 메모리 장치(100)는 입출력 버스들(IO)과 각각 연결되는 복수의 입출력 패드들(P)을 포함할 수 있고, 예를 들어, 복수의 입출력 패드들(P)은 메모리 장치(100)가 구현된 메모리 칩 상에 노출될 수 있다. 메모리 컨트롤러(200)는 입출력 버스들(IO)과 각각 연결되는 복수의 입출력 패드들(P')을 포함할 수 있고, 예를 들어, 복수의 입출력 패드들(P')은 메모리 컨트롤러(200)가 구현된 컨트롤러 칩 상에 노출될 수 있다.
메모리 셀 어레이(110)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함할 수 있고, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 입출력 패드들(P)을 서로 공유할 수 있다. 그러나, 메모리 셀 어레이(110)에 포함된 메모리 플레인들의 개수는 4개로 한정되지 않으며, 실시예에 따라 다양하게 변경될 수 있다. 예를 들어, 메모리 셀 어레이(110)는 8개의 메모리 플레인들을 포함할 수도 있다.
일 실시예에서, 메모리 셀 어레이(110)는 플래시 메모리를 포함할 수 있다. 이하에서는, 메모리 셀 어레이(110)가 낸드(NAND) 플래쉬 메모리를 포함하는 경우를 예로 하여 본 개시의 실시예들을 상술하기로 한다. 그러나, 본 발명은 이에 한정되지 않고, 일부 실시예들에서, 메모리 셀 어레이(110)는 ReRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 장치들을 포함할 수도 있다.
일 실시예에서, 메모리 셀 어레이(110)는 2차원 메모리 셀 어레이를 포함할 수 있고, 2차원 메모리 셀 어레이는 행 및 열 방향을 따라 배치된 복수의 낸드 스트링들을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있고, 3차원 메모리 셀 어레이는 복수의 낸드 스트링들을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 워드 라인들에 각각 연결된 메모리 셀들을 포함할 수 있으며, 이에 대해 도 6, 도 7a 및 도 7b를 참조하여 상술하기로 한다. 미국 특허공개공보 제7,679,133호, 미국 특허공개공보 제8,553,466호, 미국 특허공개공보 제8,654,587호, 미국 특허공개공보 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3차원 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들 간에 공유되어 있는 3차원 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다.
제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들은 서로 독립적으로 수행될 수 있다. 예를 들어, 제1 메모리 플레인(PL1)에 대해 프로그램 동작이 수행되고, 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)에 대해서는 독출 동작이 수행될 수 있다. 이에 따라, 메모리 장치(10)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함함으로써, 입출력 버스(IO)를 공유하는 네 개의 메모리 칩들을 구비한 것과 유사한 효과를 얻을 수 있고, 메모리 시스템(10)의 성능을 향상시킬 수 있다. 나아가, 메모리 장치(100)는 호스트로부터의 요청이 수신된 이후의 레이턴시를 감소시킬 수 있다.
이러한 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 독립적인 동시 동작들로 인해, 메모리 장치(100)에서 소모되는 전력이 매우 높을 수 있다. 예를 들어, 제1 메모리 플레인(PL1)의 동작을 위해 요구되는 전압 또는 전류가 높은 경우에, 다시 말해, 제1 메모리 플레인(PL1)의 동작이 고 전력 동작인 경우에, 제1 메모리 플레인(PL1)과 동시에 동작하는 제2 메모리 플레인(PL2)의 동작을 위해 요구되는 전압 또는 전류도 높을 수 있다. 이때, 메모리 시스템(10)을 포함하는 전자 장치에 포함된 전력 관리 모듈, 예를 들어, PMIC(Power Management Integrated Circuit)에서 제공 가능한 전류 또는 전력의 범위를 초과할 수 있고, 이로 인해, 메모리 시스템(10)의 신뢰성이 저하될 수 있다.
제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 동작들을 모니터링할 수 있고, 모니터링 결과에 기초하여 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 중 적어도 하나의 동작을 제어할 수 있다. 예를 들어, 제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 중 적어도 일부 메모리 플레인들의 피크 전력 구간들이 중첩되는 경우, 일부 메모리 플레인들 중 적어도 하나의 메모리 플레인의 동작을 지연(delay)시킴으로써 피크 전력 구간들을 분산시킬 수 있다.
여기서, '피크 전력 구간들'은 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 동작에 의해 소모되는 전력이 임계 값 이상인 구간들일 수 있다. '피크 전력 구간들'은 피크 전류 구간들 또는 피크 제어 구간들이라고 지칭될 수도 있다. 예를 들어, 피크 전력 구간들은 프로그램 동작을 위한 비트 라인 셋업(setup) 구간, 독출 동작을 위한 비트 라인 프리차지(precharge) 구간, 및 프로그램 동작 또는 독출 동작 이전의 래치 초기화(latch initialization) 구간 중 적어도 하나를 포함할 수 있다.
일 실시예에서, 피크 전력 구간들은 메모리 컨트롤러(200)의 피크 구간 결정부(210)에 의해 결정될 수 있고, 메모리 컨트롤러(200)는 셋 피처(set feature) 커맨드를 통해 피크 구간 정보를 메모리 장치(100)에 제공할 수 있다. 예를 들어, 피크 구간 결정부(210)는 하드웨어, 소프트웨어, 또는 펌웨어로 구현될 수 있다. 일 실시예에서, 피크 전력 구간들은 메모리 장치(100)의 출하 시 결정될 수 있고, 메모리 셀 어레이(110)의 일부 영역에 프로그램될 수 있다. 메모리 컨트롤러(200)는 IDR(Information Data Read)를 통해 메모리 셀 어레이(110)로부터 피크 전력 구간들에 대한 정보를 독출할 수 있다.
일 실시예에서, 제어 회로(120)는 모니터링 로직(121) 및 피크 제어(Peak Control) 로직(122)을 포함할 수 있다. 모니터링 로직(121)은 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 동작들이 피크 전력 구간에 진입하는지 여부를 모니터링하고, 모니터링 결과에 따라 모니터링 신호(Monitoring Signal)(MS)를 생성할 수 있다. 피크 제어 로직(122)은 모니터링 신호(MS)를 기초로 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 중 적어도 하나의 피크 전력 구간을 지연 또는 중지(suspend)시킬 수 있다.
도 2a 내지 도 2c는 본 개시의 일부 실시예들에 따른 도 1의 메모리 장치(100)의 피크 제어 동작을 예시적으로 나타낸다.
도 2a를 참조하면, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들이 모두 피크 전력 구간에 대응할 수 있다. 예를 들어, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들이 모두 비트 라인 셋업 구간(BLSETUP)에 대응할 수 있다. 이때, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 동작에 요구되는 전류 양은 비트 라인 셋업 구간(BLSETUP)의 초기에 피크 값을 가질 수 있다.
이와 같이, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)이 중첩되는 경우, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함하는 메모리 장치(100)의 전체 전류 양이 피크 값을 가질 수 있고, 이때, 피크 값은 임계 전류 양(TH)보다 높을 수 있다. 그 결과, 메모리 장치(100)에서 소모되는 전력은 외부의 전력 관리 모듈, 예를 들어, PMIC에서 제공 가능한 최대 전류 한계 또는 최대 전력 한계를 초과할 수 있으므로, 메모리 장치(100)의 정상 동작을 보장하기 어렵다.
도 2b를 참조하면, 제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)이 중첩되지 않도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작을 시간적으로 분산시킬 수 있다. 일 실시예에서, 제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)이 전혀 중첩되지 않도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작을 시간적으로 완전히 분산시킬 수 있다. 이에 따라, 메모리 장치(100)의 전체 전류 양은 임계 전류 양(TH)보다 매우 낮을 수 있고, 메모리 장치(100)에서 소모되는 전력은 PMIC에서 제공 가능한 최대 전력 한계보다 충분히 낮을 수 있다.
예를 들어, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 동안, 제1 메모리 플레인(PL1)에 대해 비트 라인 셋업 동작을 정상적으로 수행하고, 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)에 대한 비트 라인 셋업 동작들을 중지시킬 수 있다. 이어서, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP)이 종료되면, 제2 메모리 플레인(PL2)에 대해 비트 라인 셋업 동작을 재개(resume)하고, 제3 및 제4 메모리 플레인들(PL3, PL4)에 대한 비트 라인 셋업 동작들을 계속해서 중지시킬 수 있다. 이어서, 제2 메모리 플레인(PL2)의 비트 라인 셋업 구간(BLSETUP)이 종료되면, 제3 메모리 플레인(PL3)에 대해 비트 라인 셋업 동작을 재개하고, 제4 메모리 플레인(PL4)에 대한 비트 라인 셋업 동작을 계속해서 중지시킬 수 있다. 이어서, 제3 메모리 플레인(PL3)의 비트 라인 셋업 구간(BLSETUP)이 종료되면, 제4 메모리 플레인(PL4)에 대해 비트 라인 셋업 동작을 재개할 수 있다.
도 2c를 참조하면, 제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)이 완전히 중첩되지 않도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작을 시간적으로 부분적으로 분산시킬 수 있다. 도 2a를 참조하여 상술한 바와 같이, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 동작에 요구되는 전류 양은 비트 라인 셋업 구간(BLSETUP)의 초기에 피크 값을 가질 수 있다. 따라서, 제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)의 초기 구간들이 중첩되지 않도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작을 시간적으로 분산시킬 수 있다. 이에 따라, 메모리 장치(100)의 전체 전류 양은 임계 전류 양(TH)보다 매우 낮을 수 있고, 메모리 장치(100)에서 소모되는 전력은 PMIC에서 제공 가능한 최대 전력 한계보다 충분히 낮을 수 있다.
예를 들어, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 동안, 제1 메모리 플레인(PL1)에 대해 비트 라인 셋업 동작을 정상적으로 수행하고, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 중 초기 일부 구간 동안 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)에 대한 비트 라인 셋업 동작들을 중지시킬 수 있다. 이어서, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 중 초기 일부 구간이 종료되면, 제2 메모리 플레인(PL2)에 대해 비트 라인 셋업 동작을 재개하고, 제3 및 제4 메모리 플레인들(PL3, PL4)에 대한 비트 라인 셋업 동작들을 계속해서 중지시킬 수 있다. 이어서, 제2 메모리 플레인(PL2)의 비트 라인 셋업 구간(BLSETUP)의 초기 일부 구간이 종료되면, 제3 메모리 플레인(PL3)에 대해 비트 라인 셋업 동작을 재개하고, 제4 메모리 플레인(PL4)에 대한 비트 라인 셋업 동작을 계속해서 중지시킬 수 있다. 이어서, 제3 메모리 플레인(PL3)의 비트 라인 셋업 구간(BLSETUP)의 초기 일부 구간이 종료되면, 제4 메모리 플레인(PL4)에 대해 비트 라인 셋업 동작을 재개할 수 있다.
도 3a 내지 도 3c는 본 개시의 일부 실시예들에 따른 도 1의 메모리 장치(100)의 피크 제어 동작을 예시적으로 나타낸다.
도 3a를 참조하면, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들 중 일부 동작들이 피크 전력 구간에 대응할 수 있다. 예를 들어, 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 동작들이 비트 라인 셋업 구간(BLSETUP)에 대응하고, 제3 메모리 플레인(PL3)의 동작은 센싱 구간(SENSING)에 대응할 수 있다. 여기서, 센싱 구간(SENSING)은 독출 동작 중 프리차지 구간, 디벨롭 구간 이후의 구간에 대응하며, 센싱 구간(SENSING)에 전류 또는 전력 소모량은 상대적으로 크지 않을 수 있다. 이때, 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4) 각각의 동작에 요구되는 전류 양은 비트 라인 셋업 구간(BLSETUP)의 초기에 피크 값을 가질 수 있다.
이와 같이, 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 비트 라인 셋업 구간들(BLSETUP)이 중첩되는 경우, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함하는 메모리 장치(100)의 전체 전류 양이 피크 값을 가질 수 있고, 이때, 피크 값은 임계 전류 양(TH)보다 높을 수 있다. 그 결과, 메모리 장치(100)에서 소모되는 전력은 외부의 전력 관리 모듈, 예를 들어, PMIC에서 제공 가능한 최대 전류 한계 또는 최대 전력 한계를 초과할 수 있으므로, 메모리 장치(100)의 정상 동작을 보장하기 어렵다.
도 3b를 참조하면, 제어 회로(120)는 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 비트 라인 셋업 구간들(BLSETUP)이 중첩되지 않도록 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 동작을 시간적으로 분산시킬 수 있다. 일 실시예에서, 제어 회로(120) 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 비트 라인 셋업 구간들(BLSETUP)이 전혀 중첩되지 않도록 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 동작을 시간적으로 완전히 분산시킬 수 있다. 이때, 제어 회로(120)는 제3 메모리 플레인(PL3)의 동작을 정상적으로 수행할 수 있고, 이에 따라, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP)과 제3 메모리 플레인(PL3)의 센싱 구간(SENSING)은 중첩될 수 있다. 따라서, 메모리 장치(100)의 전체 전류 양은 임계 전류 양(TH)보다 매우 낮을 수 있고, 메모리 장치(100)에서 소모되는 전력은 PMIC에서 제공 가능한 최대 전력 한계보다 충분히 낮을 수 있다.
예를 들어, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 동안, 제1 메모리 플레인(PL1)에 대해 비트 라인 셋업 동작을 정상적으로 수행하고, 제3 메모리 플레인(PL3)에 대해 센싱 동작을 정상적으로 수행하며, 제2 및 제4 메모리 플레인들(PL2, PL4)에 대한 비트 라인 셋업 동작들을 중지시킬 수 있다. 이어서, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP)이 종료되면, 제2 메모리 플레인(PL2)에 대해 비트 라인 셋업 동작을 재개하고, 제4 메모리 플레인(PL4)에 대한 비트 라인 셋업 동작을 계속해서 중지시킬 수 있다. 이어서, 제2 메모리 플레인(PL2)의 비트 라인 셋업 구간(BLSETUP)이 종료되면, 제4 메모리 플레인(PL4)에 대해 비트 라인 셋업 동작을 재개할 수 있다.
도 3c를 참조하면, 제어 회로(120)는 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 비트 라인 셋업 구간들(BLSETUP)이 완전히 중첩되지 않도록 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 동작을 시간적으로 부분적으로 분산시킬 수 있다. 도 3a를 참조하여 상술한 바와 같이, 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4) 각각의 동작에 요구되는 전류 양은 비트 라인 셋업 구간(BLSETUP)의 초기에 피크 값을 가질 수 있다. 따라서, 제어 회로(120)는 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 비트 라인 셋업 구간들(BLSETUP)의 초기 구간들이 중첩되지 않도록 제1, 제2 및 제4 메모리 플레인들(PL1, PL2, PL4)의 동작을 시간적으로 분산시킬 수 있다. 이에 따라, 메모리 장치(100)의 전체 전류 양은 임계 전류 양(TH)보다 매우 낮을 수 있고, 메모리 장치(100)에서 소모되는 전력은 PMIC에서 제공 가능한 최대 전력 한계보다 충분히 낮을 수 있다.
예를 들어, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 동안, 제1 메모리 플레인(PL1)에 대해 비트 라인 셋업 동작을 정상적으로 수행하고, 제3 메모리 플레인(PL3)에 대해 센싱 동작을 정상적으로 수행하며, 제2 및 제4 메모리 플레인들(PL2, PL4)에 대한 비트 라인 셋업 동작들을 중지시킬 수 있다. 이어서, 제1 메모리 플레인(PL1)의 비트 라인 셋업 구간(BLSETUP) 중 초기 일부 구간이 종료되면, 제2 메모리 플레인(PL2)에 대해 비트 라인 셋업 동작을 재개하고, 제4 메모리 플레인(PL4)에 대한 비트 라인 셋업 동작을 계속해서 중지시킬 수 있다. 이어서, 제2 메모리 플레인(PL2)의 비트 라인 셋업 구간(BLSETUP) 중 초기 일부 구간이 종료되면, 제4 메모리 플레인(PL4)에 대해 비트 라인 셋업 동작을 재개할 수 있다.
도 4는 본 개시의 일 실시예에 따른 도 1의 메모리 장치(100)의 구조를 개략적으로 나타낸다.
도 4를 참조하면, 메모리 장치(100)는 제1 반도체 층(L1) 및 제2 반도체 층(L2)을 포함할 수 있고, 제1 반도체 층(L1)은 제2 반도체 층(L2) 상에 제3 방향으로 적층될 수 있다. 일 실시예에서, 도 1의 메모리 셀 어레이(110)는 제1 반도체 층(L1)에 형성될 수 있고, 도 1의 제어 회로(120)는 제2 반도체 층(L2)에 형성될 수 있다. 이에 따라, 메모리 장치(100)는 메모리 셀 어레이(110)가 제어 회로(120)의 상부에 배치된 구조, 즉 COP(Cell Over Periphery) 구조를 가질 수 있다. 예를 들어, 메모리 셀 어레이(110)를 제외한 주변 회로를 메모리 셀 어레이(110) 아래에 배치함으로써, COP 구조는 적층 방향과 수직한 면에서 차지하는 면적을 효과적으로 감소시킬 수 있고, 메모리 장치(100)의 집적도를 향상시킬 수 있다.
제2 반도체 층(L2)은 기판을 포함할 수 있고, 기판 상에 트랜지스터와 같은 반도체 소자들 및 소자들을 배선하기 위한 패턴을 형성함으로써 제2 반도체 층(L2)에 제어 회로(120)를 포함하는 회로들을 형성할 수 있다. 제2 반도체 층(L2)에 회로들이 형성된 후, 메모리 셀 어레이(110)를 포함하는 제1 반도체 층(L1)이 형성될 수 있고, 메모리 셀 어레이(110)의 워드 라인들(WL) 및 비트 라인들(BL)과 제2 반도체 층(L2)에 형성된 회로들을 전기적으로 연결하기 위한 패턴들이 형성될 수 있다.
도 5는 본 개시의 일 실시예에 따라 도 4의 제2 반도체 층(L2)의 상면을 나타내는 평면도이다.
도 1 및 도 5를 함께 참조하면, 제2 반도체 층(L2)은 패드 영역(PAD) 및 주변 회로 영역을 포함할 수 있고, 주변 회로 영역은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 패드 영역(PAD)에는 복수의 입출력 패드들(P)이 배치될 수 있고, 복수의 입출력 패드들(P)은 제2 반도체 층(L2) 상의 메탈 배선들을 통해 제1 내지 제4 영역들(R1 내지 R4)에 연결될 수 있다. 제1 영역(R1)의 상부에는 제1 메모리 플레인(PL1)이 배치될 수 있고, 제2 영역(R2)의 상부에는 제2 메모리 플레인(PL2)이 배치될 수 있고, 제3 영역(R3)의 상부에는 제3 메모리 플레인(PL3)이 배치될 수 있고, 제4 영역(R4)의 상부에는 제4 메모리 플레인(PL4)이 배치될 수 있다.
제1 영역(R1)에는 제1 로우 디코더(RD1) 및 제1 페이지 버퍼(PB1)가 배치될 수 있고, 제1 로우 디코더(RD1) 및 제1 페이지 버퍼(PB1)는 제1 메모리 플레인(PL1)과 연결될 수 있다. 제2 영역(R2)에는 제2 로우 디코더(RD2) 및 제2 페이지 버퍼(PB2)가 배치될 수 있고, 제2 로우 디코더(RD2) 및 제2 페이지 버퍼(PB2)는 제2 메모리 플레인(PL2)과 연결될 수 있다. 제3 영역(R3)에는 제3 로우 디코더(RD3) 및 제3 페이지 버퍼(PB3)가 배치될 수 있고, 제3 로우 디코더(RD3) 및 제3 페이지 버퍼(PB3)는 제3 메모리 플레인(PL3)과 연결될 수 있다. 제4 영역(R4)에는 제4 로우 디코더(RD4) 및 제4 페이지 버퍼(PB4)가 배치될 수 있고, 제4 로우 디코더(RD4) 및 제4 페이지 버퍼(PB4)는 제4 메모리 플레인(PL4)과 연결될 수 있다. 도 5에서는 제1 내지 제4 영역들(R1 내지 R4) 각각에 하나의 로우 디코더 및 하나의 페이지 버퍼가 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 내지 제4 영역들(R1 내지 R4) 각각에는 복수의 로우 디코더들 및 복수의 페이지 버퍼들이 배치될 수도 있다.
주변 회로 영역의 중심 영역에는 제어 회로(120)가 배치될 수 있다. 제어 회로(120)는 제1 내지 제4 로우 디코더들(RD1 내지 RD4)과 연결될 수 있고, 제1 내지 제4 페이지 버퍼들(PB1 내지 PB4)과 연결될 수 있다. 이로써, 제어 회로(120)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들을 모니터링할 수 있고, 모니터링 결과를 기초로 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 피크 전력 구간들이 적어도 부분적으로 분산되도록 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들을 제어할 수 있다. 도 5에서는, 제어 회로(120)가 주변 회로 영역의 중심 영역에 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 내지 제4 영역들(R1 내지 R4) 중 적어도 하나에 제어 회로(120)가 배치될 수도 있다.
도 6은 본 개시의 일 실시예에 따른 도 1의 제1 메모리 플레인(PL1)을 나타낸다.
도 6을 참조하면, 제1 메모리 플레인(PL1)는 복수의 메모리 블록들(BLK1 내지 BLKi)을 포함할 수 있다. 복수의 메모리 블록들(BLK1 내지 BLKi) 중 각각은 3차원 구조(또는 수직 구조)를 가질 수 있다. 구체적으로, 복수의 메모리 블록들(BLK1 내지 BLKi) 중 각각은 제1 내지 제2 방향을 따라 신장된 구조물들을 포함할 수 있다. 예를 들어, 각 메모리 블록은 제3 방향을 따라 신장된 복수의 낸드 스트링들을 포함할 수 있다. 이때, 복수의 낸드 스트링들은 제1 및 제2 방향을 따라 특정 거리만큼 이격되어 제공될 수 있다.
도 5 및 도 6을 함께 참조하면, 복수의 메모리 블록들(BLK1 내지 BLKi)은 로우 디코더(RD1)에 의해서 선택될 수 있다. 예를 들면, 로우 디코더(RD1)는 메모리 블록들(BLK1 내지 BLKi) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다. 도 1의 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)도 제1 메모리 플레인(PL1)과 실질적으로 유사하게 구현될 수 있고, 도 6을 참조하여 상술된 내용은 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)에 대해서도 적용될 수 있다.
도 7a는 본 개시의 일 실시예에 따른 도 6의 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 회로도이다.
도 7a를 참조하면, 제1 메모리 블록(BLK1)은 복수의 낸드 스트링들(NS11 내지 NS33), 복수의 워드 라인들(WL1 내지 WL8), 복수의 비트 라인들(BL1 내지 BL3), 복수의 그라운드 선택 라인들(GSL1 내지 GSL3), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀들(MC)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1 내지 GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1 내지 BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
본 실시예에서, 동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1 내지 SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1 내지 GSL3)도 서로 분리되어 있다. 도 7에서는 세 개의 스트링 선택 라인들(SSL1 내지 SSL3)이 동일 높이의 워드 라인을 공유하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 두 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다. 다른 예를 들어, 네 개의 스트링 선택 라인들이 동일 높이의 워드 라인을 공유할 수 있다.
도 7b는 본 개시의 일 실시예에 따른 도 6의 제1 메모리 블록(BLK1)을 나타내는 사시도이다.
도 7b를 참조하면, 제1 메모리 블록(BLK1)은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1 내지 WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 8은 본 개시의 일 실시예에 따른 도 5의 메모리 장치(100)를 나타내는 단면도이다.
도 8을 참조하면, 제2 반도체 층(L2)은 기판(SUB), 제2 하부 절연층(IL22) 및 제1 하부 절연층(IL21)을 포함할 수 있고, 제2 반도체 층(L2)에는 도 1의 제어 회로(120)가 배치될 수 있다. 기판(SUB)은 단결정 실리콘 또는 단결정 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판일 수 있고, 실리콘 웨이퍼로부터 제조될 수 있다. 제1 및 제2 하부 절연층(IL21, IL22)은 실리콘 산화물과 같은 절연 물질을 사용하여 화학 기상 증착(chemical vapor deposition; CVD) 공정, 스핀 코팅 공정 등을 통해서 형성될 수 있다.
제2 반도체 층(L2)에 포함된 기판(SUB) 상에 복수의 반도체 소자들, 예컨대 트랜지스터(TR)들이 형성될 수 있고, 반도체 소자는 제2 하부 절연층(IL22)를 관통하는 컨택 플러그(CP21)를 통해서 제1 하부 절연층(IL21)에 형성된 메탈 패턴(MP21)과 전기적으로 연결될 수 있다. 제2 반도체 층(L2)에 형성된 반도체 소자는 도 5의 제1 내지 제4 로우 디코더들(RD1 내지 RD4), 제1 내지 제4 페이지 버퍼들(PB1 내지 PB4) 및 제어 회로(120)에 대응하는 회로를 구성할 수 있다.
제1 반도체 층(L1)은 제2 반도체 층(L2) 상에 적층될 수 있고, 제1 반도체 층(L1)에는 도 1의 메모리 셀 어레이(110)가 배치될 수 있다. 제1 반도체 층(L1)은 베이스 층(BP) 및 상부 절연층(IL10)을 포함할 수 있다. 일 실시예에서, 베이스 층(BP)은 폴리실리콘을 사용하여 스퍼터링 공정, CVD 공정, 원자층 증착(atomic layer deposition; ALD) 공정, 물리 기상 증착(physical vapor deposition; PVD) 공정 등을 통해서 형성될 수 있다. 일 실시예에서, 베이스 층(BP)은 제1 하부 절연층(IL21) 상에 비정질 실리콘 층을 형성한 후, 열처리 또는 레이저 빔 조사에 의해서 비정질 실리콘 층을 단결정 실리콘 층으로 변화시킴으로써 형성될 수도 있고, 이에 따라 베이스 층(BP) 내의 결함이 제거될 수 있다. 일 실시예에서, 베이스 층(BP)은 웨이퍼 본딩(wafer bonding) 공정을 통해서 형성될 수도 있고, 이 경우 제1 하부 절연층(IL21) 상에, 예컨대 단결정 실리콘 웨이퍼를 부착시키고 웨이퍼의 상부를 부분적으로 제거하거나 평탄화함으로써 베이스 층(BP)이 형성될 수 있다.
또한, 도 7b를 참조하여 전술된 바와 같이, 제1 반도체 층(L1)에서 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)이 베이스 층(BP) 상에 제3 방향으로 적층될 수 있고, 적층된 스트링 선택 라인(SSL), 워드 라인들(WL1 내지 WL8) 및 접지 선택 라인(GSL)을 관통하는 필라들(P)이 형성될 수 있다.
도 9는 본 개시의 일 실시예에 따른 메모리 시스템(10a)을 개략적으로 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(10a)은 도 1의 메모리 시스템(10)의 변형 실시예에 대응할 수 있고, 도 1 내지 도 8을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있다. 메모리 시스템(10a)은 메모리 장치(100a) 및 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 장치(100a)는 비휘발성 메모리 장치일 수 있고, 메모리 칩으로 구현될 수 있다. 메모리 장치(100a)는 메모리 셀 어레이(110) 및 제어 회로(120a)를 포함할 수 있고, 메모리 셀 어레이(110) 및 제어 회로(120a)는 단일 메모리 칩으로 구현될 수 있다. 본 실시예에 따른 제어 회로(120a)는 도 1의 제어 회로(120)와 다르게 구현될 수 있는바, 이하에서는 제어 회로(120a)를 중심으로 설명하기로 한다.
제어 회로(120a)는 제1 내지 제4 제어 로직들(control logics)(CL1 내지 CL4)을 포함할 수 있다. 제1 내지 제4 제어 로직들(CL1 내지 CL4)은 각각 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)에 대응할 수 있고, 각각 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들을 제어할 수 있다. 이하에서는 도 10을 참조하여 제1 내지 제4 제어 로직들(CL1 내지 CL4)의 구체적인 동작에 대해 상술하기로 한다.
도 10은 본 개시의 일 실시예에 따른 도 9의 메모리 장치(100a)를 나타내는 블록도이다.
도 9 및 도 10을 함께 참조하면, 메모리 장치(100a)는 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)을 포함하는 메모리 셀 어레이(110)를 포함할 수 있고, 예를 들어, 메모리 셀 어레이(110)는 도 4의 제1 반도체 층(L1)에 배치될 수 있다. 또한, 메모리 장치(100a)는 제1 내지 제4 로우 디코더들(RD1 내지 RD4), 제1 내지 제4 페이지 버퍼들(PB1 내지 PB4) 및 제1 내지 제4 제어 로직들(CL1 내지 CL4)을 더 포함할 수 있고, 예를 들어, 제1 내지 제4 로우 디코더들(RD1 내지 RD4), 제1 내지 제4 페이지 버퍼들(PB1 내지 PB4) 및 제1 내지 제4 제어 로직들(CL1 내지 CL4)은 도 4의 제2 반도체 층(L2)에 배치될 수 있다.
제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작을 모니터링함으로써 제1 모니터링 신호(MS1)를 생성할 수 있고, 생성된 제1 모니터링 신호(MS1)를 제2 내지 제4 제어 로직들(CL2 내지 CL4)에 제공할 수 있다. 일 실시예에서, 제1 메모리 플레인(PL1)이 피크 전력 구간에 진입한 경우, 제1 모니터링 신호(MS1)는 활성화될 수 있고, 예를 들어, 로직 하이 레벨을 가질 수 있다. 일 실시예에서, 제1 메모리 플레인(PL1)이 피크 전력 구간에 진입하지 않은 경우, 제1 모니터링 신호(MS1)는 비활성화될 수 있고, 예를 들어, 로직 로우 레벨을 가질 수 있다. 예를 들어, 제1 모니터링 신호(MS1)는 플래그로 구현될 수 있다.
마찬가지로, 제2 제어 로직(CL2)은 제2 메모리 플레인(PL2)의 동작을 모니터링함으로써 제2 모니터링 신호(MS2)를 생성할 수 있고, 생성된 제2 모니터링 신호(MS2)를 제1, 제3 및 제4 제어 로직들(CL1, CL3, CL4)에 제공할 수 있다. 제3 제어 로직(CL3)은 제3 메모리 플레인(PL3)의 동작을 모니터링함으로써 제3 모니터링 신호(MS3)를 생성할 수 있고, 생성된 제3 모니터링 신호(MS3)를 제1, 제2 및 제4 제어 로직들(CL1, CL2, CL4)에 제공할 수 있다. 제4 제어 로직(CL4)은 제4 메모리 플레인(PL4)의 동작을 모니터링함으로써 제4 모니터링 신호(MS4)를 생성할 수 있고, 생성된 제4 모니터링 신호(MS4)를 제1 내지 제3 제어 로직들(CL1 내지 CL3)에 제공할 수 있다.
제1 제어 로직(CL1)은 제1 모니터링 신호(MS1)를 기초로 제1 메모리 플레인(PL1)이 피크 전력 구간에 진입했는지 여부를 판단할 수 있다. 판단 결과, 제1 메모리 플레인(PL1)이 피크 전력 구간에 진입한 경우, 제1 제어 로직(CL1)은 제2 내지 제4 모니터링 신호들(MS2 내지 MS4)을 기초로 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)이 피크 전력 구간에 진입했는지 여부를 판단할 수 있다.
판단 결과, 제2 내지 제4 메모리 플레인들(PL2 내지 PL4) 중 적어도 하나가 피크 전력 구간에 진입한 경우, 제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작을 지연 또는 중지할 수 있다. 일 실시예에서, 제1 제어 로직(CL1)은 활성화된 제2 내지 제4 모니터링 신호들(MS2 내지 MS4) 중 적어도 하나가 비활성화되면, 제2 내지 제4 메모리 플레인들(PL2 내지 PL4) 중 적어도 하나가 피크 전력 구간에서 벗어난 것으로 판단하고, 제1 메모리 플레인(PL1)의 동작을 재개할 수 있다. 일 실시예에서, 제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작의 중지 시점으로부터 미리 결정된 시간이 경과하면, 제1 메모리 플레인(PL1)의 동작을 재개할 수 있다.
도 11은 본 개시의 일 실시예에 따라 도 4의 제2 반도체 층의 일 예(L2a)의 상면을 나타내는 평면도이다.
도 4, 도 9, 도 10 및 도 11을 함께 참조하면, 제2 반도체 층(L2a)은 패드 영역(PAD) 및 주변 회로 영역을 포함할 수 있고, 주변 회로 영역은 제1 내지 제4 영역들(R1 내지 R4)을 포함할 수 있다. 패드 영역(PAD)에는 복수의 입출력 패드들(P)이 배치될 수 있고, 복수의 입출력 패드들(P)은 제2 반도체 층(L2) 상의 메탈 배선들을 통해 제1 내지 제4 영역들(R1 내지 R4)에 연결될 수 있다. 제1 영역(R1)의 상부에는 제1 메모리 플레인(PL1)이 배치될 수 있고, 제2 영역(R2)의 상부에는 제2 메모리 플레인(PL2)이 배치될 수 있고, 제3 영역(R3)의 상부에는 제3 메모리 플레인(PL3)이 배치될 수 있고, 제4 영역(R4)의 상부에는 제4 메모리 플레인(PL4)이 배치될 수 있다.
제1 영역(R1)에는 제1 로우 디코더(RD1), 제1 페이지 버퍼(PB1) 및 제1 제어 로직(CL1)이 배치될 수 있다. 제2 영역(R2)에는 제2 로우 디코더(RD2), 제2 페이지 버퍼(PB2) 및 제2 제어 로직(CL2)이 배치될 수 있다. 제3 영역(R3)에는 제3 로우 디코더(RD3), 제3 페이지 버퍼(PB3) 및 제3 제어 로직(CL3)이 배치될 수 있다. 제4 영역(R4)에는 제4 로우 디코더(RD4), 제4 페이지 버퍼(PB4) 및 제4 제어 로직(CL4)이 배치될 수 있다. 도 11에서는 제1 내지 제4 영역들(R1 내지 R4) 각각에 하나의 로우 디코더 및 하나의 페이지 버퍼가 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 일부 실시예들에서, 제1 내지 제4 영역들(R1 내지 R4) 각각에는 복수의 로우 디코더들 및 복수의 페이지 버퍼들이 배치될 수도 있다. 또한, 실시예들에 따라, 제1 내지 제4 영역들(R1 내지 R4) 각각에서 로우 디코더, 페이지 버퍼 및 제어 로직의 배치는 다양하게 변경될 수 있다.
제1 제어 로직(CL1)은 제2 내지 제4 제어 로직들(CL2 내지 CL4)과 연결될 수 있고, 제2 내지 제4 제어 로직들(CL2 내지 CL4)로부터 제2 내지 제4 모니터링 신호들(MS2 내지 MS4)를 수신할 수 있고, 제2 내지 제4 제어 로직들(CL2 내지 CL4)에 제1 모니터링 신호(MS1)를 제공할 수 있다. 제1 제어 로직(CL1)은 제1 로우 디코더(RD1) 및 제1 페이지 버퍼(PB1)와 연결될 수 있다. 이로써, 제1 제어 로직(CL1)은 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들을 모니터링할 수 있고, 모니터링 결과를 기초로 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 피크 전력 구간들이 적어도 부분적으로 분산되도록 제1 메모리 플레인(PL1)의 동작을 제어할 수 있다.
도 12a 및 도 12b는 본 개시의 일부 실시예들에 따른 도 9의 메모리 장치(100a)의 피크 제어 동작을 예시적으로 나타낸다.
도 12a를 참조하면, 제1 제어 로직(CL1)은 제1 내지 제4 모니터링 신호들(MS1 내지 MS4)을 기초로 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들이 모두 피크 전력 구간에 대응하는 것으로 판단할 수 있다. 예를 들어, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 동작들이 모두 비트 라인 셋업 구간(BLSETUP)에 대응할 수 있다. 제1 제어 로직(CL1)은 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)이 중첩되지 않도록 제1 메모리 플레인(PL1)의 비트 라인 셋업 동작을 중지시킬 수 있다.
예를 들어, 제1 제어 로직(CL1)은 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)의 비트 라인 셋업 구간(BLSETUP)이 종료될 때까지 제1 메모리 플레인(PL1)에 대해 비트 라인 셋업 동작을 중지시킬 수 있다. 제1 제어 로직(CL1)은 PMIC의 최대 전력 한계를 고려하여 제1 메모리 플레인(PL1)에 대한 비트 라인 셋업 동작의 재개 시점을 적응적으로 결정할 수 있다. 일 실시예에서, 제1 제어 로직(CL1)은 제2 내지 제4 메모리 플레인들(PL2 내지 PL4)의 비트 라인 셋업 구간(BLSETUP)이 모두 종료하면, 제1 메모리 플레인(PL1)에 대한 비트 라인 셋업 동작을 재개할 수 있다. 일 실시예에서, 제1 제어 로직(CL1)은 제2 내지 제4 메모리 플레인들(PL2 내지 PL4) 중 적어도 하나의 비트 라인 셋업 구간(BLSETUP)이 종료하면, 제1 메모리 플레인(PL1)에 대한 비트 라인 셋업 동작을 재개할 수도 있다.
도 12b를 참조하면, 제1 제어 로직(CL1)은 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)이 완전히 중첩되지 않도록 제1 메모리 플레인(PL1)의 비트 라인 셋업 동작을 중지시킬 수 있다. 도 2a를 참조하여 상술한 바와 같이, 제1 내지 제4 메모리 플레인들(PL1 내지 PL4) 각각의 동작에 요구되는 전류 양은 비트 라인 셋업 구간(BLSETUP)의 초기에 피크 값을 가질 수 있다. 따라서, 제1 제어 로직(CL1)은 제1 내지 제4 메모리 플레인들(PL1 내지 PL4)의 비트 라인 셋업 구간들(BLSETUP)의 초기 구간들이 중첩되지 않도록 제1 메모리 플레인(PL1)의 비트 라인 셋업 동작을 중지시킬 수 있다. 예를 들어, 제1 제어 로직(CL1)은 미리 결정된 일정 시간 구간 동안 제1 메모리 플레인(PL1)에 대한 비트 라인 셋업 동작을 중지시킬 수 있다.
도 13은 본 개시의 일 실시예에 따른 메모리 장치의 동작 방법을 나타내는 흐름도이다.
도 13을 참조하면, 메모리 장치의 동작은 단일 메모리 칩에 포함된 복수의 메모리 플레인들의 피크 전력 또는 피크 전류를 제어하는 동작에 대응할 수 있고, 예를 들어, 도 1의 메모리 장치(100) 또는 도 9의 메모리 장치(100a)에서 수행될 수 있다. 도 1 내지 도 12b를 참조하여 상술된 내용은 본 실시예에도 적용될 수 있고, 중복된 설명은 생략하기로 한다.
단계 S110에서, 복수의 메모리 플레인들의 동작들을 모니터링한다. 일 실시예에서, 제어 회로(120)의 모니터링 로직(121)은 복수의 메모리 플레인들의 동작들을 모니터링함으로써 모니터링 신호(MS)를 생성할 수 있다. 일 실시예에서, 제1 내지 제4 제어 로직들(CL1 내지 CL4) 각각은 대응하는 메모리 플레인의 동작을 모니터링함으로써 제1 내지 제4 모니터링 신호들(MS1 내지 MS4)을 각각 생성할 수 있다.
단계 S120에서, 적어도 하나의 메모리 플레인이 피크 전력 구간에 대응하는지 판단한다. 일 실시예에서, 제어 회로(120)의 모니터링 로직(121)은 복수의 메모리 플레인들 중 적어도 하나가 피크 전력 구간에 진입했는지 판단할 수 있다. 판단 결과, 적어도 하나의 메모리 플레인이 피크 전력 구간에 대응하는 경우 단계 S130을 수행하고, 그렇지 않은 경우 단계 S150을 수행한다.
단계 S130에서, 다른 메모리 플레인이 피크 전력 구간에 대응하는지 판단한다. 일 실시예에서, 제어 회로(120)의 모니터링 로직(121)은 복수의 메모리 플레인들 중 적어도 하나의 다른 메모리 플레인이 피크 전력 구간에 진입했는지 판단할 수 있다. 판단 결과, 다른 메모리 플레인이 피크 전력 구간에 대응하는 경우 단계 S140을 수행하고, 그렇지 않은 경우 단계 S150을 수행한다.
일 실시예에서, 동작 방법은 단계 S120과 S130 사이에, 복수의 플레인들 사이의 우선 순위 정보를 이용하여, 상기 다른 메모리 플레인을 결정하는 단계를 더 포함할 수 있다. 구체적으로, 모니터링 로직(121)은 단계 S120에서 피크 전력 구간에 대응하는 것으로 판단된 메모리 플레인보다 높은 우선 순위를 갖는 메모리 플레인이 피크 전력 구간에 대응하는지 판단할 수 있다.
단계 S140에서, 피크 전력 구간들이 적어도 부분적으로 분산되도록 복수의 메모리 플레인들의 동작들을 제어한다. 일 실시예에서, 제어 회로(120)의 피크 제어 로직(122)은 피크 전력 구간들이 완전히 중첩되지 않도록 일부 메모리 플레인들의 동작을 중지시킬 수 있다. 일 실시예에서, 제어 회로(120)의 피크 제어 로직(122)은 피크 전력 구간들의 초기 구간들이 중첩되지 않도록 일부 메모리 플레인들의 동작을 중지시킬 수 있다. 단계 S150에서, 적어도 하나의 메모리 플레인에 대한 동작을 진행한다. 일 실시예에서, 제어 회로(120)의 피크 제어 로직(122)은 적어도 하나의 메모리 플레인에 대한 동작이 정상적으로 수행되도록 로우 디코더 및 페이지 버퍼 등을 제어할 수 있다.
도 14는 본 개시의 일 실시예에 따른 메모리 컨트롤러(200)와 메모리 장치(100) 사이의 동작을 나타내는 흐름도이다.
도 14를 참조하면, 본 실시예는 도 13의 동작 방법의 일 구현 예에 대응할 수 있고, 도 1 내지 도 13을 참조하여 상술된 내용은 본 실시예에도 적용될 수 있으며, 중복된 설명은 생략하기로 한다. 도 14에서는 메모리 장치가 도 1의 메모리 장치(100)에 대응하는 것으로 도시하였으나, 본 발명은 이에 한정되지 않으며, 도 14의 메모리 장치는 도 9의 메모리 장치(100a)에 대응할 수도 있다.
단계 S210에서, 메모리 컨트롤러(200)는 피크 전력 구간을 지정한다. 예를 들어, 메모리 컨트롤러(200)의 피크 구간 결정부(210)는 피크 전력 구간, 피크 전류 구간 또는 피크 제어 구간을 지정할 수 있다. 예를 들어, 피크 전력 구간은 프로그램 동작을 위한 비트 라인 셋업 구간, 독출 동작을 위한 비트 라인 프리차지 구간, 및 프로그램 동작 또는 독출 동작 이전의 래치 초기화 구간 중 적어도 하나를 포함할 수 있다.
S220에서, 메모리 컨트롤러(200)는 복수의 플레인들 사이의 우선 순위를 지정한다. 예를 들어, 메모리 컨트롤러(200)의 플레인 우선 순위 결정부(220)는 복수의 플레인들 사이의 우선 순위를 결정할 수 있다. 일 실시예에서, 단계 S210과 단계 S220은 실질적으로 동시에 수행될 수 있다. 일 실시예에서, 단계 S220이 먼저 수행되고, 이어서, 단계 S210이 수행될 수도 있다.
일 실시예에서, 피크 전력 구간에 대한 정보 및 플레인 우선 순위 정보는 메모리 장치(100)의 출하 시 미리 결정될 수 있고, 메모리 장치(100)의 메모리 셀 어레이(110)에 프로그램될 수 있다. 메모리 시스템(10)에 전원이 인가되면, 다시 말해, 부팅 이후, 메모리 컨트롤러(200)는 IDR을 통해 메모리 셀 어레이(110)에 프로그램된 피크 전력 구간에 대한 정보 및 플레인 우선 순위 정보를 독출할 수 있다.
단계 S230에서, 메모리 컨트롤러(200)는 메모리 장치(100)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 전송한다. 일 실시예에서, 메모리 컨트롤러(200)는 프로그램 동작을 수행하도록 메모리 장치(100)에 데이터를 더 전송할 수 있다. 일 실시예에서, 메모리 컨트롤러(200)는 피크 전력 구간에 대한 정보 및 우선 순위 정보를 셋 피쳐 커맨드를 이용하여 메모리 장치(100)에 전송할 수 있다.
단계 S240에서, 메모리 장치(100)는 제1 메모리 플레인(PL1)의 동작을 모니터링한다. 예를 들어, 도 1의 모니터링 로직(121) 또는 도 9의 제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작이 피크 전력 구간에 대응하는지 판단함으로써 모니터링 신호를 생성할 수 있다. 단계 S250에서, 메모리 장치(100)는 제1 메모리 플레인(PL1)이 피크 전력 구간에 대응하는지 판단한다. 판단 결과, 제1 메모리 플레인(PL1)이 피크 전력 구간에 대응하는 경우 단계 S270을 수행하고, 그렇지 않으면 단계 S290을 수행한다.
단계 S260에서, 메모리 장치(100)는 제2 메모리 플레인(PL2)의 동작을 모니터링한다. 예를 들어, 도 1의 모니터링 로직(121) 또는 도 9의 제2 제어 로직(CL2)은 제2 메모리 플레인(PL2)의 동작이 피크 전력 구간에 대응하는지 판단함으로써 모니터링 신호를 생성할 수 있다. 단계 S270에서, 메모리 장치(100)는 제2 메모리 플레인(PL2)이 피크 전력 구간에 대응하는지 판단한다. 판단 결과, 제2 메모리 플레인(PL2)이 피크 전력 구간에 대응하는 경우 단계 S280을 수행하고, 그렇지 않으면 단계 S290을 수행한다.
단계 S280에서, 메모리 장치(100)는 제1 메모리 플레인(PL1)의 동작을 중지한다. 예를 들어, 도 1의 피크 제어 로직(122) 또는 도 9의 제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작을 일정 시간 동안 중지시킬 수 있다. 단계 S290에서, 메모리 장치(100)는 제1 메모리 플레인(PL1)의 동작을 진행한다. 예를 들어, 도 1의 피크 제어 로직(122) 또는 도 9의 제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작을 진행할 수 있다. 또한, 단계 S280 이후 일정 시간이 경과하면 도 1의 피크 제어 로직(122) 또는 제1 제어 로직(CL1)은 제1 메모리 플레인(PL1)의 동작을 재개할 수 있다.
도 15는 본 개시의 실시예들에 따른 메모리 장치를 SSD 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 15를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호를 주고 받으며, 전원 커넥터를 통해 전원을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, SSD(1200)는 도 1 내지 도 14를 참조하여 상술된 실시예들을 이용하여 구현될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a: 메모리 장치, 110: 메모리 셀 어레이
120, 120a: 제어 회로, 121: 모니터링 로직, 122: 피크 제어 로직
200: 메모리 컨트롤러, 210: 피크 구간 결정부
220: 플레인 우선 순위 결정부
120, 120a: 제어 회로, 121: 모니터링 로직, 122: 피크 제어 로직
200: 메모리 컨트롤러, 210: 피크 구간 결정부
220: 플레인 우선 순위 결정부
Claims (10)
- 메모리 칩을 포함하는 비휘발성 메모리 장치로서, 상기 메모리 칩은,
입출력 패드를 공유하는 복수의 메모리 플레인들을 포함하는 메모리 셀 어레이; 및
상기 복수의 메모리 플레인들 각각의 동작들을 모니터링하고, 모니터링 결과에 기초하여 상기 복수의 메모리 플레인들 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 상기 복수의 메모리 플레인들 중 적어도 하나의 동작을 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 메모리 셀 어레이는 상기 제어 회로의 상부에 배치되고, 상기 메모리 칩은 COP(Cell Over Periphery) 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 제어 회로는, 상기 복수의 메모리 플레인들 중 적어도 일부 메모리 플레인들의 상기 피크 전력 구간들이 중첩되는 경우, 상기 일부 메모리 플레인들 중 적어도 하나의 메모리 플레인의 동작을 지연(delay)시킴으로써 상기 피크 전력 구간들을 분산시키는 것을 특징으로 하는 비휘발성 메모리. - 제1항에 있어서,
상기 제어 회로는, 각 메모리 플레인의 동작이 피크 전력 구간에 진입하는지 여부를 모니터링함으로써 모니터링 신호를 생성하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 피크 전력 구간들은 프로그램 동작을 위한 비트 라인 셋업(setup) 구간, 독출 동작을 위한 비트 라인 프리차지(precharge) 구간, 및 상기 프로그램 동작 또는 상기 독출 동작 이전의 래치 초기화(latch initialization) 구간 중 적어도 하나를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제1항에 있어서,
상기 제어 회로는, 상기 복수의 메모리 플레인들 각각에 대응하는 복수의 제어 로직들을 포함하고,
상기 복수의 제어 로직들 각각은, 대응하는 메모리 플레인의 동작이 피크 전력 구간에 진입하는지 여부를 모니터링함으로써 모니터링 신호를 생성하고, 생성된 상기 모니터링 신호를 다른 제어 회로들에 제공하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제6항에 있어서,
상기 복수의 제어 로직들 각각은, 상기 복수의 메모리 플레인들 사이의 우선 순위 정보를 이용하여 상기 대응하는 메모리 플레인보다 높은 우선 순위를 갖는 메모리 플레인에 대한 모니터링 신호를 기초로 상기 대응하는 메모리 플레인의 동작을 제어하는 것을 특징으로 하는 비휘발성 메모리 장치. - 제6항에 있어서,
상기 복수의 메모리 플레인들은 제1 및 제2 메모리 플레인들을 포함하고,
상기 복수의 제어 로직들은, 상기 제1 메모리 플레인에 대응하는 제1 모니터링 신호를 생성하는 제1 제어 로직, 및 상기 제2 메모리 플레인에 대응하는 제2 모니터링 신호를 생성하는 제2 제어 로직을 포함하고,
상기 제1 제어 로직은, 상기 제1 메모리 플레인의 동작이 상기 피크 전력 구간에 진입하면 상기 제2 모니터링 신호를 기초로 상기 제1 메모리 플레인의 동작을 제어하는 것을 특징으로 하는 비휘발성 메모리 장치. - 메모리 칩을 포함하는 비휘발성 메모리 장치로서, 상기 메모리 칩은,
입출력 패드를 공유하는 복수의 메모리 플레인들을 포함하는 메모리 셀 어레이; 및
상기 복수의 메모리 플레인들 각각의 피크 전력 구간들이 적어도 부분적으로 분산되도록 상기 복수의 메모리 플레인들 중 적어도 하나의 동작을 제어하는 제어 회로를 포함하고,
상기 제어 회로는 상기 복수의 메모리 플레인들의 동작들을 각각 제어하는 복수의 제어 로직들을 포함하고, 상기 복수의 제어 로직들 각각은, 대응하는 메모리 플레인의 동작이 피크 전력 구간에 진입하는지 여부를 모니터링함으로써 모니터링 신호를 생성하고, 생성된 상기 모니터링 신호를 다른 제어 로직들에 제공하는 것을 특징으로 하는 비휘발성 메모리 장치. - 메모리 칩을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
상기 메모리 칩에 포함된 복수의 메모리 플레인들의 동작들을 모니터링하는 단계;
상기 복수의 메모리 플레인들 중 적어도 하나의 메모리 플레인의 동작이 피크 전력 구간에 해당하는지 판단하는 단계;
상기 적어도 하나의 메모리 플레인의 동작이 상기 피크 전력 구간에 해당하는 경우 상기 복수의 메모리 플레인들 중 다른 메모리 플레인의 동작이 상기 피크 전력 구간에 해당하는지 판단하는 단계; 및
상기 다른 메모리 플레인의 동작이 상기 피크 전력 구간에 해당하는 경우 피크 전력 구간들이 적어도 부분적으로 분산되도록 상기 복수의 메모리 플레인들의 동작을 제어하는 단계를 포함하는 방법.
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| E701 | Decision to grant or registration of patent right |