KR20110131208A - 동기화된 제어를 갖는 다중 플레인의 비휘발성 메모리 - Google Patents

동기화된 제어를 갖는 다중 플레인의 비휘발성 메모리 Download PDF

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KR20110131208A
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Abstract

이 개시물은 고전압 프로그래밍 (셋팅) 또는 소거 (리셋팅) 펄스들이 시간조절되어 동시에 발생하는 다중 플레인 플래시 메모리 디바이스를 제공한다. 각 메모리 플레인 (예를 들어, 그 자신의 전용 어레이 제어 및 페이지 버퍼를 갖는 메모리의 각각의 논리적 또는 물리적인 파티션) 은 고전압 펄스들을 인가하는 때를 조절함으로써, 다중의 동시발생 동작들을 제어하기 위해서 요구되는 오버헤드 회로가 감소될 수 있고, 이로써 가치있는 다이 스페이스를 보존할 수 있다. 각 상태 변화 동작 사이클의 "프로그램 페이즈" 및 "검증 페이즈"의 양자는, 공유 타이밍 및 고전압 분배를 이용하여, 동시에 모든 플레인들에 걸쳐 조직화될 수 있다.

Description

동기화된 제어를 갖는 다중 플레인의 비휘발성 메모리{MULTIPLE PLANE, NON-VOLATILE MEMORY WITH SYNCHRONIZED CONTROL}
비휘발성 메모리는 짧은 간격의 리프레쉬 동작들의 계속적인 요구 없이도 저장된 정보를 유지할 수 있고; 이러한 이유 때문에, 비휘발성 메모리는 잠재적으로 전력을 절약할 수 있고 휴대용 디바이스들의 기능성 및 유용성을 확장할 수 있다. 비용을 절감하기 위해서, 소정 형태들의 비휘발성 메모리는 최소 크기의 유닛들 ("페이지들" 또는 "블록들") 에서의 프로그래밍 또는 소거를 위해 디자인되어 왔다. 하지만, 이러한 디자인들의 전형적인 한계는 데이터를 프로그래밍 또는 소거하기 위해서 상대적으로 긴 시간이 걸리는 경우가 자주 있다는 것이고, 종종 수백 마이크로초 이상 정도 걸린다. 이러한 디자인들에 기초한 디바이스들은 그러한 상태 변화 동작이 진행되는 동안 통상적으로 다른 목적을 위해 사용될 수 없기 때문에, 보틀넥 (bottleneck) 이 발생될 수 있다.
이러한 메모리의 페이지 또는 블록의 종래 상태 변화는 도 1 에서 보여지는 타이밍도 (101) 를 참조하여 소개된다. 프로세싱은 다수의 사이클들을 포함하며, 각각을 "프로그램-검증 사이클" 또는 "PV 사이클" (이 용어는 용어 중에 "프로그램" 이라는 단어가 존재함에도 불구하고, 프로그래밍 및 소거 동작들 모두에 사용됨) 이라 한다. 각 사이클에 있어서, 메모리 디바이스에 탑재된 고전압 회로 (즉, 칩에 제공되는 레퍼런스 전압의 수배, 또는 대략 20-30 Volts DC) 은 페이지 또는 블록 내의 셀들에 하나 이상의 전압 "펄스들"을 인가하여 원하는 로직 상태 측으로 촉구하기 위해서 이용된다 (예를 들어, "소거" 또는 "리셋팅" 의 경우 로직 "1 "의 컨텐츠 또는 전형적인 "프로그래밍" 또는 "셋팅" 동작의 경우 2개의 간헐적인 이진값, 로직 "1 " 또는 로직 "0" 중 하나의 컨텐츠). 수개의 그러한 펄스들이 종종 이용되며, 그 이유는 점진적인 접근이 "오버-프로그래밍"을 피하는 것 (즉, 최소량의 시간 동안 가능한 최소 전압을 인가하여, 셀들을 손상시킬 수 있는 높은 전계를 피하는 것) 을 돕기 때문이다. 각각의 독립적인 펄스는 보통 이산 상태 변화 사이클의 부분 (즉, PV 사이클의 "프로그램 페이즈") 이며, 메모리 디바이스는 각 펄스 이후의 메모리 컨텐츠의 검증 (PV 사이클의 "검증 페이즈") 을 수행하여 원하는 상태 또는 상태들로부터 블록 또는 페이지의 셀들 내의 편차들을 검출한다. 페이지 또는 블록 중의 임의의 셀들이 정확한 상태로 상정되지 않는다면, 이후 추가 상태 변화 사이클이 상기 사이클의 "N"회까지 적용된다. 일부 디자인들에서는, 추가적인 자극을 제공하기 위한 시도로, 사이클들 간에 전압을 증가시킬 수 있다. 모든 디자인이 이러한 후자의 기술을 이용하는 것은 아니다. 도 1에 나타낸 바와 같이, 종종 10-20 PV 사이클들만큼 많은 사이클들로 이루어지는, 특정 페이지 또는 블록에 대한 완료된 상태 변화 동작은 수백 마이크로초 이상 걸릴 수 있고 (시간 (103) 으로 나타냄), 메모리 디바이스가 다른 동작들에 사용되는 것으로부터 효과적으로 방지된다. 예를 들어, 도 1에 도시된 제 2 페이지 "B"를 프로그래밍하기 원하는 경우, 제어 디바이스 (예를 들어, 메모리 제어부) 는 통상적으로 어떤 것을 수행할 수 있기 이전에 통상적으로 최소 시간 (103) 을 기다려야 한다.
즉, 보틀넥을 감소시켜 비휘발성 메모리 디바이스의 포텐셜 인가를 향상시키기 위한 방법에 대한 필요성이 존재한다. 본 발명은 이러한 요구를 만족시키며, 또한 관련 이점들을 제공한다.
도 1 은 종래의 다중-사이클 상태 변화 동작들을 설명하기 위해 사용되는 타이밍도 (101) 를 나타낸다. 사이클들 각각은 "프로그램-검증 사이클" 또는 "PV 사이클" 이라 불리며, 동일한 기본적인 방법이 소거 동작들 ("리셋" 또는 "리셋팅" 동작들) 및 프로그래밍 동작들 ("셋" 또는 "셋팅" 동작들) 모두에 적용된다.
도 2는 메모리 디바이스로 구현되는 메모리 장치 (201) 의 블록도이다. 디바이스는 다중 플레인 플래시 메모리 코어 (203) 를 가지며, 개별적인 플레인들을 "플레인 1", "플레인 2" 및 "플레인 N"으로 표시하여, 디바이스가 임의의 수의 플레인들을 포함할 수 있다는 것을 나타낸다. 각 메모리 플레인에 대한 상태 로직 (211), 공유 제어 및 시퀀스 로직 (215), 및 선택적인 공유 고전압 분배 회로 (217) 가 메모리 플레인들에 걸친 동시적인 상태 변화 동작들 동안 장치 내에 고전압 레퍼런스를 분배하기 위해서 사용된다.
도 3은 도 2에 도시된 개별적인 메모리 플레인들과 달리 메모리의 단일 플레인 (301) 의 블록도이고, 도 3은 각 플레인의 일체부로서의 페이지 버퍼 (307) 및 상태 로직 (327) 을 도시한다.
도 4는 비휘발성 메모리를 동작시키는 방법 (401) 을 나타내기 위해 사용된다. 도 4는 또한 다중-플레인 메모리 디바이스를 관리하는데 사용하기 위한 상태 정보를 저장하기 위한 레지스터 (413) 의 존재를 도시한다.
도 5는 도 2 내지 도 4에 나타낸 구조들 및 방법들이 어떻게 적용되어 다중 플레인들에 걸쳐 동시발생하는 동작들을 허용하는지를 설명하기 위해 이용되는 타이밍도 (501) 를 나타낸다. 도 5의 실시예에 대해서, 메모리 장치는 0 - 3 으로 넘버링된 4개의 별개의 플레인들을 포함하는 것으로 가정해야 한다. 상부 바 (503) 는 요청 및 데이터 송신과 관련하여 IO 경로 이용을 나타내고, 이 상부 바 (503) 아래의 타이밍 엔트리들은, (상태 변화 동작 계속 진행중인 플레인들에 대해서) 고전압 펄스들이 실질적으로 동시발생하는 방식으로, 다중 사이클 상태 변화 동작들의 "프로그램 페이즈들" 및 "검증 페이즈들" 각각의 동기화를 나타낸다. 도 5의 실시형태에서, 각 플레인은 동시발생하는, 독립적으로-개시되는 메모리 동작들을 서포트한다.
도 6은 5개의 가능한 상태들을 갖는 메모리 플레인 구현을 위한 상태도 (601) 를 나타내고, 그 상태들은 도면부호 603, 605, 607, 609 및 611로 나타낸다.
도 7은 메모리 (705) 의 단일 플레인만을 포함하는 메모리 장치 (701) 의 간략도를 제공한다 (통상적으로, 2개 이상의 플레인이 존재함). 도 7은 공유 전압 분배 시스템이 모든 플레인들에 전압을 분배하는 실시형태를 나타낸다. 다중의 전압들이 각 플레인의 관리에서 사용되는 것으로 보여지며; 일부 전압들 (예컨대, 그라운드, "Vread", "Vdd" 및 "Vpass") 은 각 메모리 플레인에 의한 직접적인 사용을 위해 분배될 수 있는 한편, 다른 전압들은 각 플레인에 의한 논리적인 스케일링 또는 변경을 위해 최대로서 분배될 수 있다 ("Vprog - max" 및 "Vmisc - max"가 이 목적을 위해 도면에 도시됨).
도 8은 다중의 플레인 상태 변화 동작들 동안 고전압 펄스들을 인가하기 위해 스케일링 회로를 사용하는 메모리 장치 (801) 의 상세도를 제공한다. 도시된 메모리 디바이스는 공유 제어 및 시퀀싱 로직 (803) 및 (충전 펌프 (charge pump) 로서 구현되는) 공유 고전압 회로 (807) 를 포함한다.
도 9는 다중-플레인의, 비휘발성 메모리 장치 (901) 의 다른 실시형태를 나타내지만; 도 9의 메모리 장치는 스케일링 회로를 사용하는 대신에, 각각 "CP1" 및 "CP2" 로 표시된 별도의 2 계층의 충전 펌프 회로들을 사용한다. 제 1 계층은 다중의 플레인들 중 각 플레인에 의해 사용하기 위한 고전압 레퍼런스 신호를 분배하는 공유 충전 펌프 회로로서 구현되고; 각 플레인은 또한 그 자신의 전용 제 2 계층 충전 펌프 회로를 가져서 전압을 더욱 증가시킨다 (PV 사이클들 간의 전압을 증가시키는 실시형태에서 사용하기 위함).
도 10은 다중-플레인 메모리 장치 (1001) 의 다른 실시형태를 나타내며, 여기서 제어부 (1003) 및 수개의 다중-플레인 메모리 디바이스들 (1005) 이 구현되어 완벽한 메모리 시스템을 형성한다. 각 메모리 디바이스 (1005) 는 4개의 플레인들 (1007) 을 포함하는 것으로 보여지지만; 이 실시형태에서는, 동시발생하는 페이즈 상태 변화 동작들에 적용되는 타이밍이 (예를 들어, 제어부 또는 시스템에 의해서) 각 메모리 디바이스의 외부에서 발생되고, IO 패쓰웨이 (1009) 에 의해 동시에 각 디바이스로 분배된다.
도 11은 디자인하기 위해 컴퓨터 (1103) 에 의해 이용되고, 이후 개별적인 메모리 디바이스들 (예를 들어, 집적 회로들) 을 제작하기 위해 이용되는, 머신 판독가능 매체 (1105) 에 의존하는 디자인 프로세스를 도시한다.
열거된 청구항들에 의해 정의된 본 발명은, 하기 상세한 설명을 참조함으로써 보다 잘 이해될 수 있으며, 상세한 설명은 첨부된 도면과 함께 판독되어야 한다. 청구항들에 의해 기재된 본 발명 또는 본 발명들의 다양한 구현들을 디자인하고 이용할 수 있도록 아래에 개시된, 하나 이상의 특정 실시형태의 이러한 설명은, 열거된 청구항들을 제한하기 위한 것이 아니라 소정 방법들 및 디바이스들에 대한 그 응용을 예시하기 위한 것이다. 아래에 개시된 설명은 (i) 다중의 메모리 "플레인들"에 걸쳐 제어 동기되는 방식으로 비휘발성 메모리 셀을 동작시키는 방법, 및 (ii) 이러한 방법에 기초하고, 예를 들어 플래시 메모리 디바이스로서 구현되는 디바이스를 예시한다. 하지만, 본 발명은 또한 다른 방법들 및 디바이스들에도 물론 적용될 수 있다.
아래에 나타낸 실시형태들은 공유 제어 회로를 가진 다중의 "플레인들"을 채택한 메모리 장치, 및 관련 동작법을 제공한다. 본 명세서에서 사용된 바와 같이, "플레인"은 전용 감지 어레이 및 관련 페이지 버퍼에 의해 서브되는 메모리의 논리적 또는 물리적 파티션이다. 공유될 수 있는 회로는, 관련 메모리 장치의 플레인들에 대한 상태 변화 동작들을 발생 및 관리하는 회로의 적어도 일부를 포함하고; 일부 실시형태에서는, 전압 분배 회로 (예를 들어, 칩 또는 디바이스 입력 전압에 대해 상대적으로 "증가된" 전압을 발생시키는 고전압 발생 회로) 가 또한 공유될 수 있다. 예를 들어, 상태 변화 동작들을 발생 및 관리시키기 위해 사용되는 공유 회로는 공유 시퀀스 제어 회로를 포함할 수 있고, 공유 시퀀스 제어 회로는 상태 변화를 진행하는 모든 플레인들에 대해 동시 발생하는 방식으로 (상태를 변화시키기 위해 사용되는) 전압 펄스 동작들을 조직화한다. 다시 말해서, 디바이스에 의해 사용되는 동작들의 시퀀스에 대한 공통적인 제어 (예를 들어, 상태 변화 동작들의 타이밍) 가 적용되어, 프로그래밍 및 소거 동작들이, 이들 태스크를 위해 각 플레인에 전용되는 실질적인 오버헤드 회로 없이도, (상태 변화를 진행하는) 모든 플레인들에 동시에 적용되도록 할 수 있다. 원한다면, 적어도 일부의 고전압 회로가 또한 플레인들 사이에 공유되어, 고전압이 중심에서 발생되고 이후 다양한 플레인들로 동시에 보내지도록 할 수도 있다.
집적 회로 실시형태에서, 이러한 방식으로의 다중 플레인들 및 공유 제어 회로의 사용은, 가치있는 다이 스페이스를 보존하고 소형화 추세와도 일관된다. 예를 들어, 다중 "뱅크들 (banks)"을 갖는 종래의 메모리 디바이스는 상당한 퍼센트의 다이 스페이스, 일부 디자인의 경우 50 퍼센트 이상의 다이 스페이스를 전용할 수 있고; 본 명세서에 교시된 다중 플레인들 및 공유 회로의 사용은 보다 작은 디바이스들을 고취시키는 것을 도우며, 이하에 여러가지 실시형태들을 나타낸다. 이들 실시형태는 일반적으로 (a) 플레인들 간의 동작들이 동시발생할 수 있고, (b) (일단 관련 데이터 전송이 완료되면) 일 플레인에서의 동작들이 상이한 플레인에 대한 기록 또는 판독 레이턴시 (latency) 에 의해 영향받지 않고 개시될 수 있는 (예를 들어, 각 플레인이 다른 플레인들에 대한 IO 동작들의 완료를 기다리지 않고 그 IO 동작들로서 동작들을 시작할 수 있음), 다중의 플레인 구조를 제공함으로써 레이턴시 감소를 용이하게 한다.
NAND 플래시 디바이스에서 구현되는, 본 명세서에 나타낸 실시형태들은 일반적으로 하기의 동시발생들의 각각을 용이하게 한다.
(1) 일 플레인에서의 메모리의 블록에 대한 소거 동작은 제 2 플레인에서의 메모리의 페이지 또는 블록의 프로그래밍 또는 소거와 동시에 발생될 수 있고;
(2) 일 플레인에서의 메모리의 페이지에 대한 프로그래밍 동작은 제 2 플레인에서의 메모리의 페이지 또는 블록의 프로그래밍 또는 소거와 동시에 발생될 수 있으며; 그리고
(3) 일 플레인에서의 메모리의 페이지에 대한 판독 동작은 제 2 플레인에서의 메모리의 페이지 또는 블록의 프로그래밍 또는 소거와 동시에 발생될 수 있다.
제 1 및 제 2 동시발생, 상기 (1) 및 (2) 의 경우, 고전압 펄스 (즉, 제 1 플레인에서의 상태 변화 동작과 관련된 PV 사이클의 "프로그램" 부분) 는 제 2 플레인에서의 상태 변화 동작과 관련된 PV 사이클의 유사 부분과 정확히 같은 비율로 인가될 수 있고; 원한다면, 타이밍을 각 플레인에 대한 어레이 제어 회로에 인가하여 각 PV 사이클의 관련 "검증" 부분을 또한 얼라인할 수도 있다. 간단히 말해, 이하에 논의된 실시형태들은 고전압 펄스들을 (상태 변화 동작을 진행하는 플레인들에 있어서) 플레인들에 걸쳐 얼라인할 수 있고; 이하에 논의된 일부의 보다 상세한 실시형태들에 있어서는, 플레인들의 조직화가 확장되어, 플레인들에 대한 감지 어레이들의 사용이 또한 얼라인될 수 있도록 할 수 있고, 즉, PV 사이클들의 판독 및 검증 페이즈들의 타이밍이 주어진 메모리 디바이스 내의 모든 플레인들에 공통된 방식으로 인가되도록 할 수 있다. 특히, 동시발생하는 판독들도 또한 이 구조를 이용하여 용이하게 되지만, 이 특징은 주로 이하의 설명에서 강조되지 않으며, 그 이유는 판독 동작들이 통상 상대적으로 빠르고 실질적으로 보틀넥에 기여하지 않기 때문이다.
용어 "프로그램-검증" 또는 "PV" 또는 "프로그램 버퍼"와의 혼란을 피하기 위해서, 특정 상태에 대한 변화를 말하는 (플래시 테크놀로지에 대해 일반적인) 사용 용어 프로그래밍 및 소거는 아래 논의에서 최소화되고, 대신에 (비휘발성 메모리의 다른 형태들에 대해 일반적인) 용어 "셋팅" 및 "리셋팅"이 사용된다. 그럼에도 불구하고 본 명세서에서 논의된 원칙은 이들 비휘발성 메모리의 다른 형태들은 물론 플래시 메모리에도 적용된다.
도 2는 메모리 장치 (201) 의 제 1 실시형태를 도시한다. 그 장치는 복수의 플레인들 (205, 207 및 209) 을 갖는 플래시 메모리 코어 (203) 를 포함하는 것으로 보여지며; 플레인들은 각각 "플레인 1", "플레인 2" 및 "플레인 N" 으로 표시되어 임의의 수의 플레인들이 사용될 수 있다는 것을 나타낸다. 이들 플레인들의 각 플레인의 구성은 도시된 실시형태와 동일하다. 각 플레인은 그 자신의 메모리 어레이, 감지 어레이 (또한 본 명세서에서는 "감지 증폭기들"이라고도 함), 어레이 제어 회로, 페이지 버퍼, 프로그램 버퍼, 및 상태 로직을 가지며, 이들 중 후자의 2개 (211 및 213) 만이 도 2에 도시된다.
동시발생을 서포트하기 위해서, 도 2는 또한 메모리 디바이스 (201) 에 대한 일부 공유 회로를 도시하며, 제어 회로 및 시퀀스 로직을 나타내는 로직 블록 (215), 선택적인 공유 고전압 분배 회로 (217), 인터페이스 회로 (219), 커맨드 디코드 블록 (221), 디바이스 IO 버퍼 (223), 및 일 세트의 제어 레지스터들 (225) 을 포함한다. 인터페이스 회로는 "제어"로 표시된 입력/출력 ("IO") 경로를 통해서 메모리 제어로부터 커맨드들을 수신하고, "DQ"로 표시된 하나 이상의 신호 라인들의 "버스"를 통해서 커맨드와 관련하여 데이터를 교환한다. 인터페이스 회로 (219) 는 통상 "제어 경로" 와 관련된 어드레스 및 커맨드 신호 라인들을 해석하기 위해서 루팅 회로 및 칩 선택 회로를 포함한다. 커맨드가 수신되는 경우, 커맨드 디코드 블록 (221) 은 커맨드를 해석한다. 커맨드는, 예를 들어, 특정 블록을 소거하거나, (NAND 플래시 메모리 구현의 경우) 특정 페이지에 데이터를 저장하거나, 제어 레지스터들 (225) 에 데이터를 배치하거나 또는 제어 레지스터들 (225) 로부터 데이터를 검색하거나, 또는 일부 다른 동작 (예를 들어, 교정 (calibration), 그렇지 않으면 메모리 디바이스에 대한 운영값을 셋하는 동작) 을 수행하는 커맨드일 수도 있고; 일부 구현에서, 커맨드는 또한 페이지 버퍼에 의해 나타낸 페이지에 일반적인 것일 수도 있다. 데이터가 (셋팅 동작의 경우와 같이) 제어부로부터 제어되어야 한다면, 그 데이터는 DQ 버스를 통해 수신되고 디바이스 IO 버퍼 (223) 로 로딩되며; DQ 버스가 통상 페이지-폭보다 훨씬 작기 때문에, 캐시 (331) 는 점진적으로 DQ 버스로부터 데이터를 수신하거나 또는 DQ 버스로 데이터를 출력하며, 그 데이터는 로직 블록 (215) 에 의해 결정된 바와 같이, 적절한 플레인 이내의 페이지 버퍼와 즉시 교환된다. 이 구조는, 상이한 플레인들에서의 상태 변화 동작들이 상이한 시간에 (즉, 상이한 PV 사이클 번호를 이용하여) 진행되도록 허용함으로써 부분적으로 완화된 기록 또는 판독 레이턴시를 부여할 수 있다.
제어 레지스터들 (225) 은 특정 디자인을 위해 소망되는 것으로 다수의 기능들을 위해 사용될 수 있다. 일 실시형태에서, 이들 레지스터들은, 각 플레인에 대해서, 에러가 셋 또는 리셋 동작들 ("상태 변화 동작들") 에서 경험되었는지의 여부 및/또는 이러한 동작들이 완료되는지의 여부를 나타내는 상태 비트를 포함한다. 이와 관련하여, 각 플레인 (205, 207 및 209) 에 대한 상태 로직은 이들 값들을 정의하기 위해 제어되고, 로직 블록 (215) 은 제어 레지스터들을 업데이트하여 정보가 디바이스 제어 로직 또는 외부 메모리 제어부에 용이하게 접근가능하도록 하기 위해 사용된다. 원한다면, 상태 로직은 커맨드 레지스터들과 일체형이 될 수 있으며, 즉, 그 결과 단일 셋의 레지스터들이 특정 플레인에 대한 상태를 나타내는 기능 및 외부 제어부로의 디바이스 동작 정보의 제공의 양자를 위해 사용된다. 다른 정보, 예컨대, (예를 들어, "상태 변화 동작에서") 각 플레인에 대한 전류 상태가 제어 레지스터들에서 선택적으로 나타날 수 있다. 원한다면, 이 정보 (예를 들어, 상태) 는 별개의 디바이스 빈 상에, 예컨대 "판독/비지" 신호를 통해서 나타날 수도 있다.
에러값은, 상태 변화 동작이 "타임-아웃 (time-out)"되었는지의 여부, 또는 등가적으로, 이러한 동작이 에러 없이 성공적으로 완료되었는지의 여부를 나타내기 위해 사용될 수 있다. 이와 관련하여, 메모리 셀들이 사용을 통해 더 이상 견실하게 셋 또는 리셋될 수 없는 포인트로 저하되는 경우도 때때로 있다. 예를 들어, 그 내용을 채울 때의 NAND 플래시 메모리 디자인은 통상 셀당 100,000 소거/기록 사이클들 정도의 예측되는 운영 수명을 가지며, 그 수는 제조사마다, 디바이스마다, 그리고 셀마다 상이할 수 있다. 따라서, 설계자는 (플래시 메모리 실시형태들에 대해서는) 타이머 또는 최대 PV 사이클 번호를 구현하기를 바랄 수 있고, 이것은 타이머 또는 최대수가 초과되는 경우 커맨드 레지스터들에서 에러 플래그를 발생시킨다 (즉, 그 결과 메모리 장치가 무익하게 문제가 있는 상태 변화 동작을 수행하는 것을 시도하지 않는다). 또한, 이 정보는 각 플레인에 대한 상태 로직 (211) 을 참조하여 저장 및 결정될 수 있고, 즉, 상태 로직은 PV 사이클 번호, 셋팅 또는 리셋 동작들의 타임, 또는 다른 정보를 트랙킹하기 위해 사용될 수 있다. 제어부가, 상대적으로 긴 상태 변화 동작이 완료된 때 (예를 들어, 수백 마이크로초) 를 결정하고, 그리고 메모리의 페이지 또는 다른 유닛이 정상적인 기술을 이용하여 상태를 정확하게 변화시키지 않은 평가를 하기에, 충분한 임의의 메카니즘이 사용될 수 있다. 플래그가 레지스터에서 발생된다면, 제어부는 커맨드 버스를 통해 송신된 신호를 통해서, 인터럽트, 제어부 폴링 (polling) 사이클, 또는 다른 메카니즘을 통해서 그 상태를 알게 될 수도 있다.
앞서 언급한 바와 같이, 도 2의 실시형태의 한가지 이점은, 고전압 분배 회로 (217) 가 원한다면 플레인들에 걸쳐 공유될 수 있다는 것이며, 또한 (집적 회로 디자인들의 경우) 보다 효율적인 다이 크기를 가능하게 할 수 있다는 것이다. 결국, 도 2의 실시형태는 모든 플레인들이 정확히 같은 비율로 행진하도록 시퀀싱하는, 로직 블록 (215) 의 부분으로 나타낸, 시퀀스 로직을 포함한다. 즉, 시퀀스 로직은 각 플레인에 의한 판독/검증 동작들 및 상태 변화를 위해 사용되는, 마스터 타이밍 정보를 발생시킨다. 이 정보는 또한 플레인들에 걸쳐 (예를 들어, 충전 펌프들의 공통적인 셋을 통해) 펄스들의 공유를 조절하기 위해 사용될 수 있다. 시퀀스 로직은 내부 클록을 생성하는 오실레이터, 및 적절한 주기의 판독/검증 타이밍 신호들 및 마스터 프로그램을 생성하는 카운더 및 다른 표준 타이밍 신호 발생 회로를 포함할 수 있다. 일 실시형태에서, 이 신호들의 튜티 사이클 및 타이밍은 (예를 들어, 제어 레지스터들 (225) 의 외부 관리에 의해서, 또는 예를 들어, 하드-와이어, 팩토리 디파인드 (factory defined), 블로운 퓨즈 (blown fuse), 런-타임 또는 다른 구성 값을 통해서) 프로그램가능하게 될 수도 있다. 이 로직에 의해 발생된 펄스들은 고전압 분배 회로에 분배되고 각 메모리 플레인 (205, 207 또는 209) 에 대한 상태 로직 (211) 으로 분배되어, 전압 펄스들을 인가하고 이후 상태 변화 동작을 수행하는 플레인들에 대한 감지 어레이들을 제어한다. 그렇지 않으면, 각 플레인이 동작들을 동시 발생하도록 구성되더라도, 모든 플레인들이 그 셀들 셋, 리셋 또는 판독을 동시에 가지는 것이 요구되지 않으며, 그리고 도 2의 실시형태에서의 상태 로직 (211) 의 기능이, 고전압 펄스를 수신하는 플레인들, 데이터를 출력 또는 검증하기 위해 사용되는 감지 어레이들을 가지는 플레인들과 타이밍을 코디네이팅해야 하는 것임이 요구되지 않는다. 따라서 상태 로직 (211) 은 공유 고전압 분배 회로 (217) (존재한다면) 와 합동하여, 고전압 신호들이 현재 상태 변화 동작들 (셋 또는 리셋 동작들) 의 대상인 플레인들 및 관련 메모리 셀들에 바로 인가되는 것을 보장한다.
도시된 실시형태에서, 고전압 분배 회로 (217) 는 여러가지 레퍼런스 전압들을 발생시키고, 레퍼런스 전압들은 이후 물리적으로 각 플레인 (205, 207 또는 209) 으로 루팅될 수 있다. 이러한 다수의 전압들은 어레이 동작들 중에 채용될 수 있으나, 본 논의에서는, 단일의 고전압 (예를 들어, "Vprog - max") 이 디바이스 공급 전압으로부터 발생되고 다중의 플레인들에 공통으로 분배되는 것을 가정해야 하고; 추가 전압들 및 고전압 분배 회로의 상세는 이하에서, 구체적으로 도 7 내지 도 9와 관련하여 논의된다. 디자인이, 동일한 펄스의 전압이 각 PV 사이클에서 사용되는 디자인이라면, 이 레퍼런스 전압은 추가 스케일링 없이 "있는 그대로" 사용될 수 있다. 각각의 연속적인 PV 값이 보다 큰 자극 (즉, 보다 고전압) 을 적용하는 디자인들에 대해서, 비교적 고전압 레퍼런스는 (예를 들어, 디바이스에 인가되는 외부 레퍼런스 전압보다 더 큰 "Vprog - max") 각 플레인에 전용되고 PV 사이클에 따라 이 전압을 스케일링 다운하기 위해 사용되는 스케일링 회로를 이용하여 분배될 수 있다 - 사이클 번호가 작다면, 전압은 보다 공격적으로 스케일링될 것이고 (예를 들어, 디자인에 의존하여 18VDC), 반면에 사이클 번호가 크고 이전 PV 사이클들이 성공적이지 않았다면, 스케일링은 거의 어떤 것에도 없을 수 있다 (예를 들어, 최대 전압, 일부 디자인에 대해서는 30VDC 정도가 인가될 수 있다). 특히, 상태 변화 동작들을 진행하는 상이한 플레인들은 타임-스태거드 (time-staggered) 방식으로 발생하는 상이한 플레인들의 셋들, 리셋들 또는 판독들을 이용하여, 상이한 PV 사이클 번호를 반영할 수 있고; 스케일링 회로 구현의 이점은, 상이한 전압들이 전체적으로 분배되고 시간조절된 최대 레퍼런스 전압에 기초하여 각 플레인으로부터 국부적으로 도출될 수 있다는 것이다. 대안되는 디자인에 있어서는, 고전압 분배 회로 (217) 가 다수의 고전압 레퍼런스 신호들을 모든 플레인들에 분배할 수 있고, 각 플레인에 대한 상태 로직이 이들 전압들 중 하나 이상을 선택할 수 있다. 예를 들어, 고전압 분배 회로 (217) 는 7개의 전압 신호들, 예를 들어, 18VDC, 20VDC, 22VDC, 24VDC, 26VDC, 28VDC 및 30VDC 를 전체적으로 분배하도록 구현될 수 있고, 각 플레인에 대한 상태 로직은 상태 변화 동작들 동안 전압이 인가되어야 하는 것을 결정하기 위해서 사용될 수 있다. 원한다면, 블록 (215) 의 시퀀스 로직에 의해 발생되는 타이밍 신호들이 고전압 분배 회로 (217) 에서 인가될 수 있고 (즉, 그 결과 전압이 전체적으로 펄싱됨) 및/또는 각 플레인에 의해 논리적으로 및 독립적으로 분배 및 사용되어, 레퍼런스 전압 인가 및 전송을 포함하여, 그 동작들을 동기화할 수 있다.
도 3은 단일의 메모리 플레인 (301) 의 일 실시형태의 블록도이다. 이 특정예는 전용 페이지 버퍼 (307) 및 어레이 제어 회로 (325) 를 포함하는 것으로 도시된다. 플레인은 매우 많은 메모리 셀들 (305) 을 효과적으로 포함하는 비휘발성 저장 어레이 (303) 를 포함하며; 예를 들어, 도 3의 실시형태는 2-4 개의 플레인들을 이용하여 2GB (기가바이트) 플래시 메모리 디바이스로 구성될 수도 있으며, 각 플레인은 1GB - 500MB 어레이 (논리적 또는 물리적 파티션) 와 관련된다. 각 어레이는 별개의 워드라인 및 비트라인 제어 (및 관련 페이지 버퍼 및 감지 어레이) 를 갖는 일 그룹의 셀들이며, 그 그룹이 다른 어레이와 전기적으로 근접한지 또는 물리적으로 파티셔닝되어 있는지의 여부와는 무관하다. 각 어레이는 최소의 프로그래밍 또는 소거 크기의 유닛으로 또한 조직화될 수 있다. 메모리 셀들이 페이지들의 유닛으로 선택적으로 "셋"되거나 또는 "셋"되지 않고 그리고 메모리 셀들이 블록들 단위로 함께 "리셋"되는 NAND 플래시 메모리 구현의 경우, 통상적인 페이지 크기는 대략 4,096 bytes (32,768 bits) 일 수 있고, 그 결과 각 플레인은 대략 262,144개의 메모리의 페이지들를 포함할 수 있고, 각 블록에 대해서는 64-128개의 페이지들 포함할 수 있다. 플레인은 전용 페이지 버퍼 (307) 를 사용하여 인바운드를 수신하고 아웃바운드 데이터를 제공하며, 전용 페이지 버퍼 (307) 는 IO 경로 (309) 를 통해서 플레인으로 기록되거나 또는 플레인 외부로 판독되어져야 하는 데이터의 페이지들에 대해 플레인-특정 캐시로서 작용한다. 플레인은 또한 상태 변화 회로 (313) 에 의해 제어되어 셋팅 동작들을 돕는 기록 데이터 레지스터 (311) 를 포함한다. 이와 관련하여, 상태 변화 회로는 감지 증폭기들 (예를 들어, 감지 어레이)(317) 를 사용하는 어레이에서 메모리 셀들 (305) 을 셋 또는 리셋하여 하나 이상의 PV 사이클들에서의 셀 컨텐츠를 검증하기 위해 사용되며; 내부 경로 (319) 는 이 목적을 위해 사용된다. 감지 증폭기들 (317) 은 또한 경로 (321) 를 통해 페이지 버퍼 (307) 를 메모리의 개별적인 페이지들로 채움으로써 데이터 판독들에 응답한다. 도 3은 또한 어레이 제어 회로 (325), 상태 로직 (327), 논리적인 전압 스케일링 회로 (329) 및 관련 IO 경로들 (331, 333 및 335) 을 도시한다.
앞서 암시한 바와 같이, 각 메모리 셀은 실리콘 프로세싱 변화 및 결함 밀도에서의 변화를 반영할 수 있고, 각 셀이 용이하게 셋 또는 리셋될 수 있는 그 용이함에서 변화를 만들어내며; 따라서 다중의 PV 사이클들은 앞서 소개된 바와 같이 적용될 수 있고, 감지 증폭기들 (317) 은 상태 변화 펄스 이후 (적절한 것으로서의) 페이지 또는 블록에서의 각 셀이 원하는 상태로 상정되었는지의 여부를 결정하기 위해서 사용된다. 예를 들어, 리셋 동작의 경우, 어레이 제어 로직은 메모리 셀들의 블록을 판독하기 위해서 사용되고, 감지 증폭기들 (317) 은 셀 컨텐츠를 나타내는 각 셀에 대한 디지털 신호를 제공한다. 임의의 셀들 (즉, 겨우 하나 이상의 셀들) 이 원하는 로직 상태 (통상적으로 로직 "1" 또는 어레이에서의 각 셀에 대한 고전압 판독) 로 상정하지 않은 경우, 새로운 PV 사이클이 개시된다. 셋팅 동작들 동안, 감지 어레이는 메모리의 페이지에 대한 메모리 셀 컨텐츠를 나타내는 디지털 신호들을 출력하고, 이 값들은 기록 데이터 레지스터 (311) 의 컨텐츠에 대해 "배타적-OR'd" 이고, 그 결과는 기록 데이터 레지스터의 컨텐츠를 대체한다. 기록 데이터 레지스터는 또한 "프로그램 버퍼"로 불리는 경우가 때때로 있다. 그 결과는, 기록 데이터 레지스터의 컨텐츠는 이후 부정확한 상태를 갖는 셀들만을 나타낸다는 것이다 (즉, 리셋 동작은 통상 셋팅 동작 이전에 플래시를 이용해 적용되기 때문에, 프로그램 버퍼는 통상 로직 "0" 또는 저전압 상태로 셋 또는 "프로그래밍"되는 셀들만을 나타내지만, 그것은 그 상태로 여전히 있지 않다). 기록 데이터 레지스터 (311) 는 이후 후속 PV 사이클에서의 사용을 위해 준비가 되어있고, 리셋 동작에서와 같이, 이러한 후속 사이클은 페이지 또는 블록에서의 모든 셀들이 원하는 상태로 상정되지 않는다면 트리거링된다. 리셋 동작의 경우, 원하는 상태는, 블록에서의 모든 셀들이 감지 증폭기들 (317) 에 의해 "검증"되어 로직 "1"을 포함한다는 것이다. 셋팅 동작의 경우, 원하는 상태는, PV 사이클의 검증 부분 이후에 기록 데이터 레지스터 (311) 가 모두 로직 "1 들" (또는 특정 디자인에 의존하여, "O 들") 을 나타내어, 정확하게 셋되어 남아있는 셀들이 없다는 것을 나타내는 것이다.
도 3의 실시형태와 관련하여 다른 3가지 점들이 이해되어야 한다. 첫째, 각 플레인에 대해서, 감지 증폭기들 (317) 은 또한 판독 동작들에 사용되며, 즉, 메모리로부터 특정 페이지를 판독하기를 원하는 경우, 어레이 제어 회로 (325) 는 어레이로 하여금 페이지에 저장된 정보를 감지 증폭기들 (317) 로 비파괴적으로 출력하게 하고, 이 정보는 결국 페이지 버퍼 (307) 로 로딩된다. 둘째, 도 3에 도시된 페이지 버퍼 (307) 는 필수적으로 기록 데이터 레지스터로 공급되는 인바운드 "메모리 기록들"은 물론, 메모리 제어부로 리턴되는 아웃바운드 "메모리 판독들"을 홀딩하기 위해 사용된 페이지-크기의 캐시이다. 모든 실시형태들이 도시된 바와 같이 페이지 버퍼를 요구하는 것은 아니며, 설계자의 목적에 따라 일부의 구현들은 다중의 페이지 버퍼들을 사용할 수도 있다. 셋째, PV 사이클들의 적용을 관리하고, (또한 후술되는 바와 같이) 동시발생하는 고전압 펄스들의 인가를 구현하기 위해서, 각 플레인은 또한 각 메모리 플레인의 상태를 트랙킹하는 전용 상태 로직 (327) 과 관련되어 왔다. 즉, 도 3의 실시형태에 의해 제시된 하나의 이점은, 메모리 장치가, 상이한 플레인들에서 동시발생하는 상태 변화 동작들 또는 하나 이상의 공유 상태 변화 동작들 및 판독들을 용이하게 하며, 셋팅, 리셋 또는 메모리 판독 동작들을 하도록 구성된 각 플레인이 상이한 시간들에 개시된다는 것이다. 상태 로직의 기능들은 이하에 더욱 자세히 설명되지만; 도 2 및 도 3의 비교에 의해 암시된 바와 같이, 상태 로직은 각 플레인을 이용하여 번들 (bundle) 될 수 있거나, (각 플레인에 전용된 로직의 부분들을 이용하여) 각 메모리 디바이스에 의해 중심으로 유지될 수 있거나, 또는 (예를 들어, 메모리 제어부에 의해) 메모리 장치내의 다른 곳에서 유지될 수 있다.
이 실시형태에 적용된 방법은 도 4로 나타내며, 일반적으로 도면부호 401 로 표시된다. 이 도면에 의해 나타낸 바와 같이, 전압은 도면부호 403로 표시된 바와 같이, 예를 들어, 방금 기재된 분배 회로에 의해 발생된다. 이 전압은 도면부호 405로 나타낸 바와 같이 다중 플레인들, 또는 어레이들로 분배된다. 특히, 각 플레인이 어레이와 관련되는 한편, 이 관련성은 하나의 큰 어레이가 각 플레인에 대한 어레이를 발생시키기 위해 논리적으로 파티셔닝되는 상황, 및 다른 상황 모두를 포함하기 위해서 사용된다. 각 플레인은 도면부호 407로 나타내는 바와 같이, 그 상태로 독립적으로 관리되어, 동시발생하는 동작에 사용될 수 있도록 한다. 도면부호 409에 따라, 특정 플레인이 상태 변화 동작 또는 판독 동작을 진행하는지, 또는 아이들 (idle) 인지의 여부와 무관하게, 모든 플레인들에 걸친 프로그램 페이즈들은 동기화된다. 상기에서 논의된 실시형태에서의 이 동기화의 결과는 상태 변화 동작을 진행하지 않거나 아이들인 플레인들에 대해서는 효과가 없으나, 상태 변화 동작의 프로세스 중에 있는 플레인들에 대해서는, 이 동기화는 셋팅 또는 리셋팅과 관련된 임의의 고전압 펄스들로 하여금 플레인들에 걸쳐 동시에 인가되게 하며, 즉, 그 결과 고전압 회로의 셋은 단일 디바이스 또는 시스템과 관련된 모든 플레인들에 걸쳐서 공유될 수 있다. 바로 상기에서 언급한 동작을 넌지시 언급하면, 선택적인 방법론을 나타내기 위해서 도면부호 411에 의해 팬텀 라인들로 나타낸 바와 같이, 동기화는 전체적으로 분배된 고전압 레퍼런스를 이용할 수 있고, 이 전압은 스케일링되거나 그렇지 않으면 각 플레인에서, 예를 들어, PV 사이클 번호에 의해 변경될 수 있다.
도 4는 또한 상태 레지스터 (413) 의 일 예를 나타내며, 상태 레지스터 (413) 는 이 경우 각각 "P", "C", "E", 및 "R"로 표시된 4개의 엔트리들로 이루어진다. 이 엔트리들은 각각 (a) 플레인이 상태 변화 동작을 진행하는 것, (b) 계속 진행중인 상태 변화 동작이 지금까지 수행된 사이클들을 나타내는 멀티-비트 값 PV 사이클 번호를 갖는 것, (c) 에러가 검출되는 것 (예를 들어, 페이지 또는 블록은 타임-아웃 이전에 또는 PV 사이클 최대 이전에 정확하게 상태를 변화시키지 않았음), 및 (d) 플레인이 진행중인 판독 동작을 이행하고 있는 것을 나타낸다. 도 4에서 나타낸 특정 상태 레지스터는 단지 예시이며, 즉, 보다 많은, 보다 적은, 또는 상이한 값들이 사용될 수 있다. 제 1 실시예를 제공하기 위해서, PV 사이클들의 제어부-정의된 최대 수를 정의하는 추가 값이 상태 레지스터에 저장될 수 있고, 원한다면, 에러 플래그가 생략될 수도 있다 (즉, 에러는 제어부-정의된 최대와 동일한 PV 사이클 번호에 의해 암시될 수 있다). 선택적으로, 사이클 번호가 생략될 수도 있고, 일부 다른 메카니즘, 예컨대 타임-아웃 메카니즘이 에러를 검출하기 위해 사용될 수도 있다. 다른 실시예를 제공하기 위해서, 진행중인 상태 변화 동작들을 나타내는 값은 생략될 수도 있다 (예를 들어, 그리고 다른 메카니즘, 예컨대, 넌-제로 PV 사이클 번호가 동일한 정보를 효과적으로 운반하기 위해서 사용될 수 있다). 숙련된 설계자는 전반적인 디바이스 동작들의 관리 및 동기화시 사용하기 위한 임의의 원하는 정보를 운반하기 위한 상태 정보 및 레지스터 구성을 디자인할 수도 있다.
도 5는 도 2 내지 도 4에 나타낸 구조 및 방법이 어떻게 적용되어 다중 플레인들에 걸쳐 동시발생하는 동작들을 허용할 수 있는지를 설명하기 위해 사용되는 타이밍도 (501) 를 나타낸다. 도 5의 실시예로서, 디바이스는 0 - 3 으로 넘버링된 4개의 별도의 플레인들을 포함하는 것으로 가정되어야 한다. 상부 바 (503) 는 요청 및 데이터 송신과 관련하여, 메모리 디바이스의 관점에서 IO 경로 이용을 나타낸다. 표시된 다양한 값들은 (A) 플레인 (0) 에 대한 메모리 기록 ("데이터-인 (O)"), (B) 플레인 1 에 대한 메모리 기록 ("데이터-인 (1)"), (C) 페이지 2 에 대한 데이터 판독 동작의 개시 ("Rd2"), (D) 플레인 3 에 대한 메모리 기록 ("데이터-인 (3)") 및 (E) 이전에 개시된 판독 동작에 대한 데이터의 전송 (즉, "Rd2" 에 응답하는 데이터의 실제 전송) ("D-아웃2") 에 대한 타임-멀티플렉싱된 커맨드들 및 데이터를 나타낸다. 상부 바 (503) 우측 (즉, "D-아웃2"의 우측) 에 생략부분 (ellipses) 으로 나타낸 바와 같이, 이 시퀀스는 단지 예시이며 보통 다른 메모리 동작들을 계속할 수 있다. 다중 플레인 동작들을 용이하게 함으로써, 이들 IO 기능들이 IO 경로 이용을 상당히 증가시킬 수 있는 것으로 보여질 수 있으며, 즉, 값 "데이터-인 (O)"은 데이터의 페이지 및 상태 변화 커맨드를 송신하기 위해 요구되는 시간을 나타낸다 (이 시간의 많은 배수일 수 있는 전체 상태 변화 시간과 혼돈되지 않기 위해서 - 값 "데이터-인 (O)"은 통상적으로 데이터의 전체 페이지의 마이크로초 정도일 수 있고, 기록 시간은 수백 마이크로초 정도일 수 있다).
상부 바 (503) 아래에, 다수의 동작들이 비교되며, 각각은 도 5의 좌측에 표시된다. 처음 열거된 동작은 제어 및 시퀀스 로직의 페이즈이며, 이는 이 실시형태에서 필수적으로 프로그램 및 검증 페이즈들 간의 연속된 스위칭으로 이루어지며, 각 쌍의 페이즈들 "P" 및 "V"는 단일의 PV 사이클을 나타낸다. 이 실시형태에서의 제어 및 시퀀스 로직은, 전력이 나타낸 메모리 디바이스에 인가될 때마다 이들 페이즈들을 연속적으로 발생시키며; 다른 구현에서는, 제어 및 시퀀스 로직이 제어부로부터 상응하는 커맨드를 수신할 때 개시되는, 셋 또는 리셋 동작들을 어레이 내의 하나 이상의 플레인들이 수행할 때에만 활성적이도록 (즉, 존재하도록), 설계자는 이들 페이즈들을 구현할 수도 있다. 또한, 설계자는 이들 사이클들을 다른 디바이스 기능들 또는 동작들로 중단하거나, 또는 선택적으로 각 "P" 페이즈 및 "V" 페이즈와 관련된 듀티 사이클을 변화시키기를 원할 수도 있다 (이들 페이즈들은 동일하거나 또는 변하지 않는 기간일 필요는 없다). 특정 타이밍과 무관하게, 제어 및 시퀀스 로직은 그 제어 하에서의 모든 플레인들을 이들 "P" 또는 "V" 페이즈들로 조직화할 수 있다.
즉, 예를 들어, (상부 바 (503) 에서 "데이터-인 (O)" 로 나타낸 바와 같이) 플레인 (0) 로 데이터를 기록하는 커맨드가 수신되는 경우, 제 1 수직 타이밍 라인 (505) 으로 나타낸 시간에, 제어 및 시퀀스 로직은 이 커맨드를 수반하는 데이터를 플레인 (O) 의 페이지 버퍼로 로딩하고 이 정보를 플레인 (0) 에 대한 기록 데이터 레지스터로 전송한다 (만일 상태 변화 동작이 리셋 동작과 반대되는 셋 동작인 경우). 관련 플레인, 플레인 (0) 은 이후 관련 상태 로직을 초기 설정하고 장치의 모든 페이즈들에 적용되는 다음의 조직화된 프로그램 페이즈를 기다림으로써 상태 변화 동작의 개시를 준비한다. 즉, 플레인 (0) 은, 도 5 에서 얼라인된 "P" 및 "V" 기간으로 나타낸 바와 같이, 그 상태 변화 동작들을 제어 및 시퀀스 로직의 페이즈들에 매칭하기 위해서 제어된다. 이 실시예에서, 도 5 에 의해 참조되는 모든 플레인들에 대해서, 다중의 상태 변화 동작들은 각각 적절한 상태 변화를 위해서 7, 4 및 5 개의 PV 사이클들을 취하는 것으로 도시되지만, 보통 이러한 사이클들의 수는 동작 타입, 기록되는 데이터, 및 특정 플레인 및 영향받는 메모리 셀들에 대한 실리콘 변화에 의존하여 변할 수 있음을 이해해야 한다. 상태 변화 동작들의 수는 디자인 및 임의의 적용 최대에 의존하여, 1에서 12까지 임의의 수일 수 있다. 도 5의 좌측에서의 두번째 및 세번째 표시들은 각각 플레인 (0) 에서 발생하는 상태 변화 동작의 페이즈, 및 관련 PV 사이클 번호를 나타낸다.
예를 들어, 상부 바 (503) 에서 "데이터-인 (1)"으로 나타낸 바와 같이, 제 2 상태 변화 커맨드가 수신되는 경우, 동작은 방금 기재된 것과 유사하다. 보통, 제어부 (도 5에서는 미도시) 는 동일한 플레인에 대한 순차적인 커맨드들을 피하기 위해서 이슈된 커맨드들을 관리하거나 (예를 들어, 제어부는 제 1 커맨드의 프로세싱이 완료될 때까지 동일한 플레인에 대한 제 2 커맨드를 대기시킨다), 또는 선택적으로 메모리 디바이스의 제어 및 시퀀스 로직이 동일한 플레인에 대한 커맨드들을 대기시킬 것이다 (예를 들어, 논의가 되는 플레인이 프리인지를 결정하기 위한 상태 로직 및 대기 목적을 위한 하나 이상의 버퍼들을 이용함). 도 5의 실시예에서, 제 2 상태 변화 커맨드는 플레인 (1) 행이 될 운명으로 식별되므로, 플레인 (0) 에서 진행중인 동작들과의 충돌은 없다. 제 2 수직 라인 (507) 은 상태 변화 동작을 시작하는 플레인 (1) 의 초기 설정을 나타내며, 따라서 이 동작은 제어 및 시퀀스 로직에 의해 조직화되는 바와 같이, 다음에 발생하는 프로그램 페이즈와 동시성 (synchrony) 있게 개시된다 - 이 동시성은 도 4에서 도면부호 509 로 식별된다. 특히, 플레인 (1) 에서의 상태 변화 동작은 가정해서 4개의 PV 사이클들을 취하는 것으로 도시된다.
뒤이은 커맨드는 제 3 플레인에 대한 판독 커맨드 ("Rd2") 인 것으로 도시되며, 이 커맨드는 도면부호 511로 나타낸 시간에서 충분히 수신 및 해석된다. 이 실시예에서, 제 3 플레인은 시간내 이 포인트에 걸쳐 아이들인 것으로 도시되며, 판독이 제 3 플레인에 대한 감지 증폭기들의 사용을 수반하기 때문에, 이 판독 동작은 (타이밍 블록 "R"의 검증 블록 "V"과의 정렬에 의해 참조되는 바와 같이) 제어 및 시퀀스 로직의 다음 검증 페이즈와 동시성 있도록 시간조절되어, 제 1 및 제 2 플레인들 (플레인 (0) 및 플레인 (1)) 에 대한 검증 동작들과 동시발생하도록 한다. 이 데이터는 관련 어레이에 대한 페이지 버퍼로 로딩되어, 외부 제어부로 송신하기 위해 준비되어, 판독 요청을 수행한다. 판독 데이터는 제어부 스케줄링을 수행하는 페이저 버퍼에서, 즉, 제어부가 데이터의 실제 전송을 요청할 때까지 잔류한다. 말할 것도 없이, 이 실시형태에서, 제어부는 기록 데이터 및 다른 전송들과 인터레이싱되는 방식으로 감지된 판독 데이터의 전송을 시간조절하는 것을 포함하여, 모든 DQ 버스 스케줄링 및 중재를 제공한다.
도 5에서 "데이터-인 (3)"으로 나타낸, 제 3 상태 변화 커맨드가 수신되는 경우, 이 데이터는 제어 및 시퀀스 로직으로 또한 얼라인된 동작들과 함께 제 3 플레인으로 로딩되며, 도면부호 513으로 식별된 시간에서 시작한다. 이 커맨드 이후에, IO 패쓰웨이는 이제 프리하기 때문에, 외부 제어부는 이후 제 3 플레인 (플레인 (2)) 로부터 준비된 판독 데이터를 검색하는 것을 선택할 수 있다. 즉, 이 데이터는 제 3 플레인으로부터 페이지 버퍼로부터 검색될 수 있고, IO 동작들 동안 캐시로 로딩될 수 있고, DQ 버스를 통해 제어부로 IO 인터페이스를 통해 송신될 수 있다.
도 5는 기재된 방식으로 다중의 메모리 플레인들을 동작시킴으로써 획득될 수 있는 여러가지 디자인 특징들을 나타낸다. 먼저, 상태 변화 동작을 진행하고 있는 플레인들에 대해서, "프로그램 페이즈" 및 "검증 페이즈들"이 조직화되며; 즉, 도 5에서, 다양한 플레인들에 대한 "P" 및 "V" 기간은 제어 및 시퀀스 로직 셋된 바와 같이 전체 디바이스 타이밍을 수직으로 얼라인하고 매칭한다. 두번째, 셋 및 리셋 동작들과 관련된 고전압 펄스들이 동시에 발생하도록 제한되지만, 각 플레인은 그 동작들이 상이한 시간에 시작될 수도 있기 때문에 상이한 PV 사이클 번호를 가질 수도 있다 (예를 들어, 도 5의 실시예에서 PV 사이클들 6, 4 및 1은 플레인들 (O), (1) 및 (3) 에 대해 진행중인 상태 변화 동작들에 대해 동시 발생하는 것으로 보여진다). 마지막으로, 이 실시예에서 판독 동작들은 각 플레인에 대한 검증 페이즈와 동시에 발생하도록 제한되며, 즉, 플레인이 그렇지 않으면 순차적인 판독 및 셋팅 동작들을 수신하고 판독 동작도 또한 조직화되지 않았다면 발생할 수도 있는 동기화 이슈들을 피함으로써, 각 플레인이 그 프로그램 페이즈들 (및 관련 고전압 펄스 인가들) 을 동시에 가지도록 구성된다. 이 디자인 철학은 모든 실시형태들에 대해 요구되는 것은 아니며, 즉, 판독이 하나의 플레인에서 발생하고 그와 동시에 고전압 펄스이 다른 플레인에 인가될 수 있는 시스템을 디자인하는 것이 가능하다.
특히, 앞서 언급한 바와 같이, 상태 로직은 각 플레인의 동작을 식별 및 통제하기 위해서 사용되며, 각 플레인에 대한 어레이 제어 로직은 어레이 스위칭 및 유시 동작들을 관리하여 원하는 기능을 달성하고 상태를 업데이트한다. 도 6은 메모리 플레인이 상정되기를 요구될 수도 있는 다양한 상태들을 예시한다.
특히, 도 6은 도면부호 603, 605, 607, 609 및 611 로 나타낸 5개의 가능성있는 상태들을 도시한 상태도 (601) 를 나타낸다. 도면부호 603으로 나타낸 바와 같이, 각 플레인은 판독되지 않거나 또는 상태 변화 동작의 대상도 아닌 경우 여전히 웨이트 상태 ("W") 일 수 있다. 상태 변화 동작이 개시되는 경우, 플레인에 대한 상태 로직은 초기 설정되고 이후 그 "P" 상태 비트를 셋하여 현재 (프로그램 페이즈 (605, "P"), 및 검증 페이즈 (607, "V") 의 조합으로 나타낸) 상태 변화 동작을 진행하고 있음을 나타낸다. 원한다면, 각 페이즈는 (예를 들어, 도 4의 도면부호 413으로 나타낸 레지스터에 대한 대안을 이용하여) 별도로 상태 로직에서 나타낼 수도 있다. 플레인은 이후 상태 변화 동작들이 성공적으로 완료될 때까지, 또는 에러 조건 ("E") 이 결정될 때까지 이 상태 (또는 상태들 605 및 607) 를 계속한다. 각 검증 페이즈에 있어서, 상태 변화가 성공적으로 완료되지 않았다면, 사이클 번호 "C" 는 증가되고 디바이스는 이후 (상태 605 로 나타낸) 새로운 PV 사이클을 시작한다. 검증 마지막에 상태 변화가 (적절한 것으로) 메모리의 페이지 또는 블록에 대해 완벽하게 성공적이었다고 결정된다면, 상태 로직은 이후 그 "P" 플래그 및 사이클 번호를 클리어할 수 있거나, 그렇지 않으면 상태 변화 동작이 종결되고 다시 "프리"라는 것을 제어 및 시퀀스 로직에 신호를 보낼 수 있다. 최대 PV 사이클 번호가 도달되고, 가장 최근의 검증 페이즈가 쟁점이 되는 메모리의 전체 페이지 또는 블록에 대한 적절한 상태 변화를 나타내지 않는다면, 상태 로직은 에러 플래그 "E"를 셋하고 상태 (611) 으로 진행할 수 있다. 메모리 디바이스 및 그 관련 시스템은 제어부 개입에 의해, 예를 들어, 메모리 디바이스에 투명한 방식으로 메모리의 관련 블록을 "배드 (bad)"로 마킹함으로써, 이 상태에 응답하도록 디자인될 수 있으며, 제어부 및 디바이스에 대한 제어 및 시퀀스 로직은 이후 에러 플래그를 클리어하고 플레인에 대해 (예를 들어, 에러에 의해 영향받지 않은 블록들에 대해) 원하는 동작들을 재개시할 수 있다. 도시된 실시형태에서, 에러 플래그 "E"는 제어 및 시퀀스 로직 또는 제어부에 의해 사용되어 메모리 플레인을 바쁜 것으로, 그렇지 않으면 주의를 요구하는 것으로 식별할 수 있고, 그 플레인에 대한 뒤이은 커맨드들은 해결 (resolution) 까지 대기된다. 상태 609로 나타낸 바와 같이, 판독 상태는 또한 판독 커맨드가 문제의 플레인으로 디렉팅되는 경우 웨이트 상태 (603) 외부에서 개시될 수 있다. 플레인은 커맨드가 수신되는 경우 그 상태 로직과 관련된 "R" 비트를 셋할 수 있고, 이후 컨텐츠가 송신을 위해 다바이스 캐시로부터 제어부로 전송되는 경우 "R" 비트를 클리어할 수 있다 (셋팅 및 클리어링 동작들은 실시형태에 의존하여, 상태 로직에 의해, 제어 및 시퀀스 로직에 의해 또는 제어부에 의해 수행될 수 있다).
도 7은 메모리 장치 (701) 에서의 예시적인 전압 분배를 나타내는 블록도를 나타낸다. 장치는 제어 및 스퀀싱 로직 (703) 및 단일의 메모리 플레인 (705) 을 포함하는 것으로 도시된다. 단일의 메모리 플레인 (705) 은 다수의 플레인들이 존재하는 것으로 가정되어야 하는 것을 나타내기 위해 "플레인 N"으로 표시되지만; 도 7의 실시형태에서는 전압 분배의 설명을 단순화하기 위해서 단일의 플레인만이 도시된다. 이와 관련하여, 전압 분배 회로 (707) 는 도 7에서 도면부호 708로 표시된 바와 같이, 레퍼런스 전압 "Vdd"을 수신한다. 이 전압은 외부 전력 공급에 의해 제공될 수 있으며; 예를 들어, 메모리 장치가 PC 보드-기반 시스템에 탑재된 단일의 집적 회로에서 구현된다면, 전압 (708) 은 시스템에 의해 제공된 전시스템에 미치는 레퍼런스 전압일 수 있고, 통상 1.5-5VDC 정도일 수 있다. 전압 분배 회로는 두 그룹의 신호들을 발생시키며, 모든 어레이 동작들에서 사용하기 위해 (즉, 스케일링 없이) 분배되는 제 1 그룹의 신호들 (709) 을 포함한다. 예를 들어, 도 7은 "GND" (그라운드), "Vpass" (셋 동작들에서 하나의 레퍼런스 전압으로 사용됨), "Vdd" (일부 플레인-특정 로직에 전력을 공급하기 위해 사용됨), 및 "Vread" (판독 동작들을 위해 사용됨) 로 표시된 신호들을 나타낸다. 제 2 그룹의 신호들은 적절한 것으로 스케일링하기 위해서 "플레인 N"에 전용되는 스케일 회로 (710) 로 지나가며; 이 신호들은 도 7에서 각각 "Vpgm - max" 및 "Vmisc - max"으로 표시되며, 이 전압들이 상태 변화 동작들에서 사용하기 위해 최대 고전압 레퍼런스를 포함할 수 있고, 그리고 하나 이상의 다른 전압들을 포함할 수도 있다는 것을 나타낸다. 일부 구현에서, "Vread"와 같은 전압들을 플레인 특정 방식으로 스케일링 또는 조절하는 것이 바람직할 수도 있고, 이로써 "Vmisc - max"가 제 1 그룹 (709) 으로부터의 전압들 중 하나 이상을 나타낼 수도 있다. 이 실시예에서 스케일링 회로 (710) 는 상응하는 플레인에 대한 상태 정보 (711) 와 통신하여, 예를 들어, 최대 고전압 레퍼런스가 PV 사이클에 따라 스케일링될 수도 있다. 스케일링 회로가 플레인 특정 전압들을 나타내는, 상응하는 전압들, "Vpgm - scaled" 및 "Vmisc - scaled"을 생성하는 것으로 보이는 것이 이 때문이다. 도 7에 도시된 장치는 단지 예시이며, 즉, 모든 실시형태들이 공유 전압 분배, 논리적 스케일링, 또는 전압 분배의 일부로서 상태 정보의 사용을 요구하는 것은 아니다.
앞서 언급한 바와 같이, 일부 실시형태들에서, 메모리 디바이스는, 예를 들어, 런 타임동안의 사용을 위해서, 제어부 또는 다른 회로가 소정 값을 변화시키는 것을 허용하도록 구성될 수도 있다. 그러한 구성의 일 예는 각 플레인에 대한 PV 사이클들의 최대 수일 수 있다. 예를 들어, PV 사이클들의 고정된 최대 수를 갖는 대신에, 제어부는 메모리 디바이스 또는 심지어 논리적 세부구역 (logical subdivision) 들을, 통상의 시간 소거 및 프로그래밍을 트랙킹함으로써 효과적으로 교정할 수 있고; 특정 메모리 페이지가 항상 6개의 PV 사이클들 내에서 프로그래밍하는 것이 연습을 통해 발견된다면, 20개의 PV 사이클들의 최대 수를 허용하는 것이 이해될 수 없으며; 문제의 페이지가 6개의 PV 사이클들 내에서 상태를 정확하게 변화시키지 않는다면, 대신에 이 가설에서의 동작 중 문제가 검출될 수도 있다. 실제 용도를 트랙킹하고 주기적 교정을 수행함으로써, 제어부는 동작 값들을 정의하여, 최악으로 예상했던 것보다 더 좋은 케이스 성능을 이용할 수도 있다. 제어부는 디바이스의 통상의 PV 페이즈에 대한 통상의 프로그램 및/또는 검증 시간들을 유사하게 모니터링할 수 있고, 시스템은 특정 메모리 디바이스에 대한 조직화된 타이밍의 프로그램된 조절 또는 교정된 조절을, 듀티 사이클, 프로그램 페이즈 시간, 검증 페이즈 시간, 또는 다른 유사한 파라미터들의 교정을 통해서 허용하도록 디자인될 수 있다.
도 8은 메모리 장치 (801), 즉, 상태 변화 동작들 동안 고전압 펄스들을 인가하기 위해서 스케일링 회로를 사용하는 메모리 장치 (801) 의 상세도를 제공한다. 특히, 장치는 제어 및 시퀀싱 로직 (803) 및 충전 펌프로서 구현되는 고전압 회로 (807) 를 포함한다. 이 실시예에서, 충전 펌프는 상대적으로 낮은 전압 Vdd (도 8에서 도면부호 808로 표시) 를 수신하고, 상태 변화 동작들 동안 사용되는 보다 높은 전압들을 얻기 위해서 충전 펌프가 이 Vdd를 증가시킨다 (예를 들어, NAND 플래시 메모리 구현에 있어서). 충전 펌프는 커패시터 또는 다른 회로를 충전하고, 이후 하나 이상의 반복을 통해서 그 충전을 증가시키는 것에 의존하는 여러가지 사이클들 또는 상태들을 포함할 수 있다. 예를 들어, 입력 전압 Vdd 는 수 볼트 (예를 들어, 2-5VDC) 정도일 수 있고 상태 변화 동작들 동안 30VDC까지 증가될 수도 있다. 고전압 신호 (809) 는 이후 메모리의 다중 플레인들, 적어도 상태 변화 동작 (예를 들어, 셋 또는 리셋 동작) 을 현재 진행하고 있는 플레인들의 각각에 의해 공통 사용하기 위해서 충전 펌프에 의해 분배된다.
도 8의 실시형태에서, 고전압 회로 (예를 들어, 충전 펌프)(807) 는 최대 전압을 분배하며, 그 최대 전압은 각 메모리 플레인에 대한 서포트 회로에 의해 요구되는 대로 스케일링 다운된다. 이 실시예에서, 각 플레인은 상태 변화 동작들에서 사용하기 위한 최대 (레퍼런스) 고전압을 수신하는 전용 스케일링 회로 (810) 를 가진다. 도 8의 메모리 디바이스에 도시되는 4개의 플레인들 (805) 중 각 플레인은 동일하기 때문에, 이들 중 하나 (최상부) 만이 설명을 위해서 넘버링된다. 특히, 본 명세서에 기재된 다른 구현들에서와 같이, 4개의 플레인들의 존재는 단지 예시를 위한 것이며, 거의 임의의 수의 플레인들, 예를 들어, 2-16 개의 플레인들이 사용될 수 있다. 스케일링 회로는 상응하는 플레인에 전용되는 상태 로직과 같이 협동하여, 상태 변화 동작들을 위한 적절한 고전압을 인가한다. 예를 들어, (적절한 것으로, 시스템 설계자에 의해 결정되거나, 메모리 디바이스에 의해 제한되거나 또는 메모리 제어부 제작자에 의해 결정된 바와 같이) 13개까지의 PV 사이클들이 최대로 적용되고, 전압이 각 PV 사이클을 1VDC 만큼 증가시키고 18VDC 및 30VDC 에 걸쳐 있다고 가정하면, 30VDC 이상의 최대 레퍼런스 전압이 레퍼런스 전압 (809) 으로서 분배될 수 있다. 각 스케일링 회로는 이후 이 전압을, PV 사이클 번호에 따라서, 예를 들어, 도 4의 레지스터 (413) 에 저장된 "C"의 멀티-비트 값을 사용하여 스케일링할 수 있다. 이 실시예에서, 스케일링 회로는 예를 들어, 각 PV 사이클에 대해 17VDC + 1VDC 의 값을 인가하여, PV 사이클 1 (18VDC) 로 시작하여 PV 사이클 13 (30VDC) 의 인가 이후 종결할 수 있다. 이 예시는 단지 예시를 위해 적용되며, 거의 어떠한 스케일링 방법론도 상태 변화 동작들 동안 공통의 고전압 레퍼런스를 분배하고 이후 스케일링하는 방식으로 도 8의 시스템을 구현하는데 이용될 수 있다. 이후, 상태와 함께, 적절한 전압이 특정 플레인 (815) 에 전용되는 어레이 제어 회로 (813) 에 의해 사용되어, 특정 메모리 페이지에 대한 셋 또는 리셋 동작을 수행할 수 있다 (NAND 플래시 실시형태의 경우). 도 8에 도시된 장치는 NAND 플래시 디바이스로서, 예를 들어, 비휘발성 메모리 디바이스의 칩 또는 다른 형태 (예를 들어, 점프 드라이브의 일부, 애플리케이션 특정 회로, 또는 다른 형태) 로 구현될 수 있다.
도 9는 비휘발성 메모리 디바이스 (901), 즉, 다중의 메모리 플레인들 (905) 에 의한 공통 사용을 위해 고전압 레퍼런스를 분배하지만 스케일링 회로를 사용하지 않는 비휘발성 메모리 디바이스 (901) 의 다른 실시형태를 나타낸다. 특히, 디바이스에 대한 제어 및 시퀀스 로직 (903) 은 각 메모리 플레인 (905) 에 대한 상태 로직 (911) 에 분배되는 타이밍 및 다른 신호들을 생성한다. 상기에 나타낸 실시예에서와 같이, 도 9의 실시형태는 또한 고전압 회로로서 충전 펌프 회로 (907) 에 의존한다. 하지만, 이전의 실시형태와 달리, 도 9의 시스템은 다중의 메모리 플레인들에 의한 공통 사용을 위해 실질적으로 보다 작은 레퍼런스 전압을 분배한다. 예를 들어, 도 9의 실시형태는 17VDC의 레퍼런스 전압 (909) 을 분배하기 위해 사용될 수 있으며, 이러한 보다 작은 전압 (909) 은 또한 각 메모리 플레인과 관련된 제 2 충전 펌프 회로 "CP2" (910) 에 의해 분배 및 사용된다. 이로써, 최대 레퍼런스 전압을 다운 스케일링 하는 대신에, 도 9의 실시형태는, 상태 변화 프로세스의 부분으로서 PV 사이클 전압을 증가시키는 것에 의존하는 디바이스들과의 사용을 위해, 제 2 충전 펌프 회로 (910) 를 사용하여 전압을 최소 이상으로 증가시킨다. 상기에 나타낸 실시예와 같이, 상태와 함께, 적절한 전압은 이후 특정 플레인 (915) 에 전용되는 어레이 제어 회로 (913) 에 의해 사용되어 특정 메모리 페이지에 대한 상태 변화 동작을 수행할 수 있다 (NAND 플래시 실시형태의 경우).
이들 구현에 대한 다른 변형, 예컨대, (PV 사이클들 간에 전압을 조절하지 않고) 단일의 고전압만을 사용하는 디바이스 또는 최대를 스케일링 다운하거나 또는 베이스 레퍼런스 전압을 증가시키는 것에 대한 대안을 적용하는 디바이스가 또한 당업자에게 떠오르게 될 것이다.
도 10은 여러가지 멀티-플레인 메모리 디바이스들이 전체 메모리 시스템 (1001) 에서 구현되는 다른 실시형태를 도시한다. 이러한 경우의 시스템은 제어부 (1003) 및 일련의 "N" 메모리 디바이스들 (1005) 을 포함하는 플래시 메모리 시스템인 것으로 가정되어야 하며, 여기서 N 은 적어도 2개이다. 도시된 경우에서, 각 메모리 디바이스 (1005) 는 상기에 나타낸 방법에 따라서 제어되는 4개의 플레인들 (1007) 을 포함하는 것으로 보여진다. 도 10은 또한 메모리 디바이스들에 대한 IO 패쓰웨이 (1009) 및 선택적인 외부 시퀀싱 블록 (1011)(팬텀으로 도시) 도 도시하여, 도시된 장치에서, 시퀀스 로직 (또는 적어도 타이밍 컴포넌트) 은 단일의 메모리 디바이스로부터 제거될 수 있고 전체 메모리 시스템을 위해 조직화될 수 있다는 것을 나타낸다. 이 경우, 시퀀스 로직은 하나 이상의 타이밍 신호들을 발생시킨다 (예를 들어, 이로써 상태 변화 동작들 동안 고전압 펄스들의 인가를 시간조절하고, 그리고 원한다면, 각 PV 사이클의 프로그램 페이즈와 동시에 전체적으로 기능하기 위해서 판독 및 검증 동작들을 위한 감지 어레이 동작들을 시간조절함). 2개의 타이밍 신호들 (1013 및 1015) 은 이 목적을 위해서 도시된다. 시스템 피크 전력 소비를 최소화하기를 원한다면, 디바이스들은 쌍 또는 일부 다른 듀티 사이클 어레인지먼트로 (예를 들어, 셋 이상의 세트로) 배열될 수 있고, 여기서 각 메모리 디바이스는 피크 전력 드로우를 최소화하는 방식으로 충전 펌프들 및 다른 고전압 회로를 동작시키도록 관리되며, 즉, 하나의 ("홀수") 메모리 디바이스의 모든 플레인들은 "프로그램 페이즈"를 수행하는 한편 다른 ("짝수") 메모리 디바이스의 모든 플레인들은 "검증 페이즈"를 수행한다. 다르게 말하면, 이 실시형태에서, 다양한 이산 (discrete) 메모리 디바이스들 (예를 들어, 집적 회로들) 중 각 하나는 단일의, 동시발생하는 프로그램 페이즈 또는 검증 페이즈와 동작할 수 있으나, 원한다면 동작들은 칩들 사이에서 스태거링될 수 있다. 이 동작을 유발하기 위해서, 제 2 타이밍 신호 (1015) 가 제 1 타이밍 신호에 대한 보완으로서 드라이빙될 수 있거나 또는 제 1 타이밍 신호로부터 오프셋되는 방식으로 드라이빙될 수 있다. 도 10의 시스템의 다른 변형에서, 각 메모리 디바이스는 페이즈 오프셋을 가지도록 제어부-프로그래밍될 수 있으며, 즉, 이것은 (동작 블록 (1011) 에 의해 디렉팅되는) 조직화된 동작들이 전체 타이밍에 비해 내부적으로 지연될 수 있도록 각 메모리 디바이스에 대한 지연을 가지기 위해서, 유사한 오프셋을 달성하기 위해서이다.
최하부 메모리 디바이스 (디바이스 "N") 는 또한 도면부호 1017로 나타낸 바와 같이, 확대하여 상세하게 도시된다. 도 10의 "N" 메모리 디바이스들의 각각은 디자인면에서 동일하므로, "N 번째" 상기 디바이스만을 상세하게 설명한다. 특히, 각 디바이스는 그 자신의 온보드 제어 로직 (1019) 및 고전압 회로 (1021) 를 갖는 플래시 메모리 칩 (집적 회로) 일 수 있다. 이 경우, 고전압 회로는 또한 도 10에서 1023으로 표시된 바와 같이, 상대적으로 낮은 전압 칩 입력 전압 Vdd 로부터 고전압 신호를 드라이빙하기 위해서 사용된 충전 펌프일 수 있다. 예를 들어, Vdd 는 5 Volts DC ("VDC") 이하 정도일 수 있는 반면, 충전 펌프는 예를 들어, 18-30VDC 의 훨씬 큰 전압을 출력할 수 있다. 상기에서 언급된 기술들 중 임의의 기술을 이용하여 PV 사이클의 프로그램 페이즈를 위해 고전압 펄스들을 인가할 수 있다. 예를 들어, 앞서 기재한 바와 같이, 발생된 충전 펌프 전압 (1024) 은 발생된 채로 인가될 수 있거나 (그리고 각 PV 펄스에 대해 동일할 수 있음), 또는 각 플레인에 전용되는 제 2 충전 펌프 회로로 스케일링 또는 공급될 수 있다. 다른 기술들도 또한 사용될 수 있다. 제어 로직 (1019) 은 또한 앞서 기재한 바와 같이, 상태 변화 동작들, 판독들, 및 다른 메모리 기능들을 개시 및 해결하기에 효과적인 방식으로, 각 메모리 플레인에 대한 상태 로직 (1025) 에 커플링된다. 어레이 제어 회로 (1027) 와 협력하여, 이들 소자들은 상태 변화 동작들을 개시하고, 플레인들 사이의 동작들을 동기화하는, 바로 그런 메모리 플레인들로의 고전압의 인가를 게이트로 제어한다. 앞서 적용된 실시예에서와 같이, 이 실시형태에서, 각 플레인은 디자인면에서 실질적으로 동일하기 때문에 하나의 플레인 (최상부 플레인) 만이 도 10에서 상세히 표시된다.
확대된 상세 메모리 디바이스 (1017) 의 좌측에는 또한 이 실시형태에서 외부 시퀀스 로직 (1011) 에 의해 제공된 3개의 타이밍 신호 입력을 도시한다. 즉, 이 실시형태에서 타이밍은 하나 이상의 타이밍 신호들 (1013, 1015 및 1029, 이들 중 1029는 선택적 특성을 나타내기 위해서 팬텀 라인들로 표시된다) 주위에서 다중의 디바이스 시스템을 위해 조직화될 수 있다. 시퀀스 로직은 적절한 PC 보드 또는 메모리 보드 회로에 의해 구동될 수 있고, 플래시 제어부의 서포트 회로의 일부로서 구현될 수 있고, 그리고 시스템 또는 다른 레퍼런스 클록 ("
Figure pct00001
"로 표시됨) 중에서 드라이브 오프될 수 있으며; 선택적으로, 이 로직은 또한 일체형 칩의 부분으로서 제어부 자체에 통합되고, IO 패쓰웨이 (1009) 의 부분으로서 루팅될 수도 있다. 도 8에서, 제 1 신호 (1013) 는 "P"로 표시되어 각 PV 사이클의 "프로그램 페이즈"의 시스템 식별을 대표하는 것을 나타내고, 적용가능한 것처럼, 문제의 디바이스는 그 다중의 메모리 플레인들에 걸친 고전압 펄스들의 동시 발생을 보장한다. 제 2 신호 (1015) 는 "V"로 표시되어 각 PV 사이클의 "검증 페이즈"의 시스템 식별을 대표하는 것을 나타내고, 적용가능한 것처럼, 디바이스 (1017) 는 감지 증폭기 동작들의 동시발생을 보장한다. 예를 들어, 프로그램 및 검증 페이즈들이 전체 디바이스 타이밍의 일부만을 구성한다면, 프로그램 페이즈 및 검증 페이즈에 대해 독립적인 제어를 가진 시스템을 제공하는 것이 바람직하다는 점에 있어서, 2개의 별도의 타이밍 신호들의 사용이 적절할 수도 있다. 선택적인 제 3 신호 (1029) 는 "not P" (즉, 머리 위에 수평 라인을 가진 "P") 로 표시되고 가능한 대체 실시형태들에서 사용하기 위해서 도시된다. 예를 들어, 일 실시형태는 "홀수" 및 "짝수" 단계적인 메모리 디바이스들의 사용을 특징으로 하여 피크 전력 소비를 감소시킨다는 것을 상기에서 언급하였으며; 제 3 신호 (1029) 는 이러한 페이즈들을 시간조절하기 위해서 사용될 수 있다. 이러한 추가적인 타이밍 신호들의 제공은 각 메모리 디바이스의 사용을 시간조절하는 것과 관련하여 유연성을 용이하게 개선할 수 있고, 특정 디자인에 적절하거나 또는 적절하지 않을 수도 있다. 다른 가능성도 또한 당업자에 의해 발생할 수 있다.
상기에 나타낸 실시형태들은 다이 크기의 축소와 관련하여 이점이 있고, 회로 소형화의 증가 추세와 일관성이 있다. 종래, 8개의 뱅크 메모리 디바이스는 뱅크들을 관리하기 위해 요구되는 오버헤드 회로 때문에 (전체 저장 용량은 정확하게 동일한) 단일 뱅크 메모리 디바이스의 다이 크기의 대략 2배를 차지하기도 한다. 오버헤드 회로의 최소화를 도움으로써, 상기에서 논의된 실시형태들은, 잠재적으로 실질적으로 보다 작은 오버헤드 회로 패널티와 함께, 메모리 동작들에서 레이턴시를 감소시키는 이점을 제시한다. 레이턴시 감소는 프로그래밍 레이턴시에 대한 향상의 형태일 뿐만 아니라 (즉, PV 사이클 레이턴시의 보틀넥을 완화시킴), 기록 및 판독 레이턴시에 대한 향상의 형태일 수도 있으며, 그 이유는 그 관련 데이터의 전송이 완료되자마자, 다른 메모리 플레인들과 관련된 전송 시간의 완료 (예를 들어, 기록 레이턴시) 를 기다릴 필요도 없이, 개별적인 플레인들에 동작들을 배정할 수 있기 때문이다. 상기에 나타낸 실시형태들은 또한 상당한 다른 이점들을 제시하며, 그 중에서 조절가능한 파라미터와 관련된 유연성, 피크 전력 최소화, 및 다른 혜택들도 제시한다. 메모리 플레인들 간의 동시발생을 용이하게 함으로써, 각 플레인은 그 셀들이 임의의 다른 메모리 플레인으로부터 독립적으로 셋, 리셋 또는 판독될 수 있도록 동작될 수 있다. 그렇지 않으면, 동시발생은 상이한 메모리 플레인들에서의 시간 다중화 동작들에 대한 적절한 스케줄링 능력을 가진 제어부를 가능하게 하여, 보틀넥을 상당히 감소시킨다.
상기 기술들에 대한 다양한 대체안은 당업자에 의해 용이하게 발생할 수 있다. 예를 들어, 언급한 바와 같이, 기재된 기술들은 비휘발성 메모리의 다른 형태를 포함하여, 다른 형태의 디바이스들로 구현될 수 있다. 상기에 나타낸 특정 고전압 제어 또는 선택 메카니즘 이외, 그리고 상기에 나타낸 특정 타이밍 메카니즘 이외의 회로들 및 기술들을 포함하여, 동시발생을 용이하게 하는 다른 메카니즘이 또한 가능하다.
상기에 개시된 다양한 회로들은, 컴퓨터 보조 디자인 툴을 사용하여 설명될 수 있고 다양한 머신 판독가능 매체 (즉, 컴퓨터, 예컨대 전자 메모리 내에 있는 컴퓨터, CD-ROM, DVD, 옵티컬, 마그네틱 또는 머신에 의해 데이터를 판독하기 위해 사용되는 다른 포맷들에 의해 인식가능한 저장 매체) 에서 구현되는 데이터 또는 명령으로서 표현 (또는 표시) 될 수 있음에 유의해야 한다. 도 10은 그런 실시형태 (1001) 를 나타낸다. 특히, 머신 판독가능 매체 (1003) 는 컴퓨터, 예컨대 퍼스널 컴퓨터 (1005) 에 의해 사용되어, 머신 판독가능 매체에 저장된 데이터를 사용하여 집적 회로를 디자인 또는 제작할 수 있다. 원한다면, 매체는 선택적으로 (예를 들어, 내부 일렉트로닉, 마그네틱 또는 옵티컬 스토리지 회로에 저장된 데이터의 형태로) 컴퓨터 내부에 상주할 수 있다. 매체에 저장된 데이터는 회로를 정의하고, 이상적으로 설계자에 의해 사용 및 변경될 수 있고 물리적 디바이스들 (예를 들어, 칩들, 예컨대, 상기에서 논의된 원리를 구체화한 플래시 메모리 칩들) 의 제작에 적용될 수 있는 형태이다. 데이터는 그 행위상, 레지스터 전송, 논리 컴포넌트, 트랜지스터, 레이아웃 지오메트리, 또는 다른 특징들과 관련하여 표현될 수 있다. 상기 회로 표현이 구현될 수 있는 파일 및 다른 오브젝트의 포맷은, 이에 한정되지 않으나, 행위 언어, 예컨대 C, 베릴로그 및 HLDL 을 서포팅하는 포맷, 레지스터 레벨 기술 언어, 예컨대 RTL 을 서포팅하는 포맷, 및 지오메트리 기술 언어, 예컨대, GDSII, GDSIII, GDSIV, CIF, MEBES 를 서포팅하는 포맷을 포함한다. 다른 적합한 포맷 및 언어가 또한 사용될 수도 있다. 컴퓨터 시스템과 같은 머신 내에 수신되는 경우, 상기 데이터 또는 명령들은, 이에 한정되지 않고 넷-리스트 (net-list) 발생 프로그램, 배치 및 루트 프로그램 등을 포함하는 하나 이상의 컴퓨터 프로그램의 실행과 관련하여 프로세싱되어, 그러한 회로의 물리적 실체 (1007) 의 표현 또는 이미지를 발생시킬 수 있다. 이후, 도면부호 1009 및 1011로 나타낸 바와 같이, 그 표현 또는 이미지는 이상적으로, 예를 들어, 회로의 다양한 컴포넌트들을 형성하기 위해서 사용되는 하나 이상의 마스크의 발생을 가능하게 함으로써, 제작시에 사용될 수 있다. 형성된 디바이스들은 평가될 수 있고, 수동 디자인 (변화) 프로세스의 부분으로서, 데이터에 다시 통합된 소망하는 변화들이 디바이스를 기술할 수 있다. 팬텀 라인 블록 (1013) 에 의해 나타낸 바와 같이, 일단 디자인이 적합하게 개선되면, 머신 판독가능 매체에 저장된 데이터는 디바이스들을 제작하는 회로의 직접적인 제어시 사용되는 포맷으로 변환될 수 있다. 제조 운행 환경에서의 최종적인 사용은 도 10의 도면부호 1015 에 의해 식별된다.
PV 사이클들 이용하지 않거나, 또는 상기에 나타낸 방법론과 상이한 형태의 PV 사이클 동작을 이용하는 디바이스들에 대해 상기에서 나타낸 교시들을 적용하는 것도 또한 가능하다. 중요한 것은, PV 사이클 동작들을 이용하는 디바이스들에 대해서, 메모리 디바이스가 각 PV 사이클를 제어부에 투명한 방식으로 제어하는 포맷들, 및 제어부가 프로세스를 관리하고 구체적으로 각 PV 사이클을 명령하거나, 또는 각 프로그램 및 검증 부분을 별도로 명령하는 포맷들을 포함하여, 매우 다양한 제어부-메모리 디바이스 인터체인지 포맷들이 존재한다. 이러한 모든 동작들은 이 개시물의 범위 내에서와 같이 고려된다.
상기에서 논의된 실시형태들은 플래시 메모리, 특히 NAND 플래시 메모리와 관련하여 주로 표현되지만, 이 개시물의 교시는 다른 형태의 메모리에도 적용될 수 있다. 예를 들어, 플래시 메모리, 페이즈 또는 상태 변화 메모리, 마그네틱 랜덤 액세스 메모리 ("마그네틱 RAM" 또는 "MRAM"), 저항성 RAM, 금속화된 RAM, 나노와이어 RAM 및 다른 기술들에 기초한 디자인들을 포함하여, 비휘발성 메모리들에 대한 다수의 디자인들이 현재 제안되거나 개발 중에 있다. 매우 많은 두문자어 (acronym) 및 명칭에 의해 알려져 있지만, 이들 디자인들은 보통 전압, 전계, 전류 또는 다른 효과의 인가하에서 물리적 또는 전기적 상태를 가역적으로 변화시키는 재료 (보통 금속 또는 반도체) 에 기초하고; 그 상태는 비파괴적으로 감지될 수 있으며, 이로써 정보 저장 상태의 이용을 허용할 수 있다. 많은 이들 형태들에서, 용어 "프로그램" 및 "소거"는 다른 유사한 용어는 예를 들어, "셋" 및 "리셋"을 사용하여 언급되며; 또한, "페이지" 및 "블록"의 특정 저장 유닛이 NAND 플래시 메모리 실시형태를 참조하여 상기에 언급되는 한편, 이들 유닛들의 선택은 임의적이며, 상기에 나타낸 교시들은 논리적으로 또는 물리적으로 파티셔닝된 (또는 비-파티셔닝된) 메모리 스페이스의 다른 형태들에도 물론 적용될 수 있다. 이 개시물로부터의 교시들을 메모리의 모든 형태들에 적용하는 것이 가능해야 한다.
상기 설명 및 첨부된 도면에서, 특정 용어 및 도면 심볼들은 본 발명의 철저한 이해를 제공하기 위해서 기재되어 왔다. 일부 예시에서, 용어 및 심볼들은 본 발명을 실시하기 위해 요구되지 않은 특정 상세들을 암시할 수 있다. 예를 들어, 회로 소자들 또는 회로 블록들 간의 상호접속은 다중-전도체 또는 단일의 전도체 신호 라인들로서 도시 또는 기재될 수 있다. 다중-전도체 신호 라인들의 각각은 대안으로 단일-전도체 신호 라인들일 수 있고, 단일-전도체 신호 라인들의 각각은 대안으로 다중-전도체 신호 라인들일 수 있다. 단일-종결된 것으로 도시 또는 설명되는 신호들 및 시그널링 경로들이 또한 차등될 수 있으며, 반대일 수도 있다. 마찬가지로, 액티브-하이 또는 액티브-로우 로직 레벨들을 갖는 것으로 설명 또는 도시된 신호들은 대안되는 실시형태에서 반대되는 로직 레벨들을 가질 수 있다. 다른 예시로서, 금속 산화물 반도체 (MOS) 트랜지스터들을 포함하는 것으로 설명 또는 도시되는 회로들은 대안으로 바이폴라 기술 또는 신호-제어된 전류 흐름이 달성될 수 있는 임의의 다른 기술을 사용하여 구현될 수 있다. 용어 "커플링된 (coupled)"은 본 명세서에서 하나 이상의 간섭 회로 또는 구조를 통한 접속은 물론 디렉트 접속을 표현하기 위해서 사용된다. 용어 "예시적인"은, 선호 또는 요구가 아닌, 예시를 표현하기 위해서 사용된다. 또한, 상기에서 표현된 동사 "충전하다" 및 "충전하는"이란 언급은 양 방향에서의 전류 흐름을 언급하기 위한 것으로 이해되어야 하며, 즉 도면들 및 설명에서의 전류 흐름은 절대 크기 또는 전류와 관련하여 표현될 수 있고, 구현에 따라서, 양 또는 음의 전압 또는 전류 흐름, 또는 양자 모두를 이용하여 드라이빙될 수 있다.
따라서, 상기 설명은 단지 예시적인 것으로 의도되며; 다른 디자인들, 용도들, 대안들, 변경들 및 개선들이 또한 당업자에 의해 일어날 수 있으며, 그렇더라도 본 개시물의 사상 및 범위 내에서이며, 하기 청구범위 및 이에 대한 등가물에 의해서만 제한 및 정의된다.

Claims (27)

  1. 비휘발성 메모리 장치로서,
    각각의 플레인이 복수의 메모리 셀들, 관련 플레인에 대한 데이터 전송을 위해 데이터를 홀딩하기 위한 버퍼, 및 어레이 제어 회로를 포함하는, 적어도 2개의 플레인들;
    (a) 상기 관련 플레인에 복수의 상태 변화 사이클을 적용하도록 구성되고, (b) 적어도, 상기 관련 플레인이 상태 변화 동작들을 현재 진행하고 있는지의 여부를 트랙킹하도록 구성된, 상기 플레인들 각각에 대한 상태 로직; 및
    상태 변화 동작들을 진행하는 경우, 상기 적어도 2개의 플레인들의 각각에 대한 상기 어레이 제어 회로로 하여금 상기 관련 플레인에 대해 전압 펄스를 동시에 인가하도록 하는 시퀀스 제어 회로를 포함하고,
    상기 비휘발성 메모리 디바이스는, 사이클 번호에 의해 반드시 동기화되는 것은 아닌 방식으로, 상기 적어도 2개의 플레인들에 대해 상태 변화 동작들을 동시에 수행하도록 구성되는, 비휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는, 상기 적어도 2개의 플레인들의 각각에 공통으로 상태 변화 동작들에서 사용하기 위한 공유 전압을 분배하기 위한 공유 전압 분배 회로를 더 포함하고; 그리고
    각 플레인에 대한 상기 어레이 제어 회로는, 상기 플레인과 관련된 상기 상태 로직에 의존하여, 상기 공유 전압에 기초한 전압 펄스를 상기 관련 플레인에 인가하도록 커플링되는, 비휘발성 메모리 장치,
  3. 제 2 항에 있어서,
    상기 공유 전압 분배 회로는 상기 적어도 2개의 플레인들 모두에 대한 분배를 위해 상태 변화 전압을 발생시키는 고전압 분배 회로를 포함하여, 각각이 각 플레인에 전용되는 충전 펌프 (charge pump) 를 요구하지 않고 공유 리셋 전압 또는 공유 셋 전압 중 적어도 하나를 사용하도록 하는, 비휘발성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 고전압 분배 회로는 셋 레퍼런스 전압을 발생시키고;
    상기 상태 로직은 상기 관련 플레인에 대한 상태 변화 사이클 번호를 식별하도록 구성되며; 그리고
    상기 비휘발성 메모리 장치는, 각 플레인에 대해, 상기 셋 레퍼런스 전압을 최대 전압으로서 수신하고 상기 관련 플레인에 대한 상기 상태 변화 사이클 번호를 이용하여 상기 최대 전압을 스케일링하는, 전압 스케일링 회로를 더 포함하는, 비휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 시퀀스 제어 회로는, 적어도 상태 변화 동작을 현재 진행하고 있는 플레인들에 대해 상기 적어도 2개의 플레인들 각각에 걸쳐 동시적인 방식으로, 전압 펄스의 인가를 시간조절하기 위해 상태 변화 타이밍 레퍼런스 신호를 발생시키는, 비휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 상태 로직은, 상기 관련 플레인이 판독 동작에 할당되는지의 여부를 또한 식별하고,
    상기 비휘발성 메모리 장치는 상기 적어도 2개의 플레인들의 각각에 대해 감지 증폭기들을 더 포함하며, 그리고
    상기 시퀀스 제어 회로는 상기 감지 증폭기들에 의해 데이터의 판독을 제어하기 위해 판독 타이밍 레퍼런스 신호를 발생시켜, 모든 상태 변화 사이클들 동안의 판독 및 검증 동작들을 위한 데이터의 감지가, 적어도 상태 변화 동작 또는 판독 동작 중 적어도 하나를 현재 진행하고 있는 플레인들에 대해 상기 적어도 2개의 플레인들에 걸쳐 동기화되도록 하는, 비휘발성 메모리 장치.
  7. 제 1 항에 있어서,
    일체형 NAND 플래시 메모리 집적 회로로서 구현되는, 비휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 비휘발성 메모리 장치는 메모리 제어부 및 적어도 하나의 이산 메모리 디바이스를 갖는 메모리 시스템으로서 구현되고, 적어도 상기 시퀀스 제어 회로는 상기 적어도 하나의 이산 메모리 디바이스의 외부에 있는, 비휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    각 플레인에 대한 상기 상태 로직은 상기 적어도 하나의 이산 메모리 디바이스의 외부에 있는, 비휘발성 메모리 장치.
  10. 제 1 항에 있어서,
    상기 상태 로직은 상기 적어도 2개의 플레인들 중 상응하는 플레인에 대해,
    상기 상응하는 플레인이 상태 변화 동작에 현재 태스킹되는지의 여부;
    상태 변화 사이클 번호; 및
    상기 상응하는 플레인이 판독 동작에 현재 태스킹되는지의 여부를,
    식별하는, 비휘발성 메모리 장치.
  11. 제 10 항에 있어서,
    상기 상태 로직은 상기 상응하는 플레인에 대해 상기 플레인이 진행중인 상태 변화 동작동안 정확하게 상태를 변화시켰는지의 여부에 대한 지시를 제공하는, 비휘발성 메모리 장치.
  12. 제 1 항에 있어서,
    상기 상태 변화 동작은 리셋 동작을 포함하는, 비휘발성 메모리 장치.
  13. 제 1 항에 있어서,
    상기 상태 변화 동작은 셋 동작을 포함하는, 비휘발성 메모리 장치.
  14. 적어도 2개의 플레인들로 배열된 NAND 플래시 메모리 셀들;
    상기 적어도 2개의 플레인들의 각 플레인에 대한 버퍼; 및
    프로그래밍 또는 소거 동작들 중 적어도 하나에 대해 동시 전압 펄스들을 가지도록 제한된 방식으로, 모든 플레인들에 걸쳐 프로그램-검증 사이클들을 적용하는 수단을 포함하는, 비휘발성 메모리 디바이스.
  15. 제 14 항에 있어서,
    공유 고전압 분배 회로를 더 포함하는, 비휘발성 메모리 디바이스.
  16. 제 14 항에 있어서,
    동시 감지 어레이 동작들을 가지도록 제한된 방식으로 발생시키기 위해서 모든 플레인들에 걸쳐 프로그램-검증 사이클들을 적용하는 수단을 더 포함하는, 비휘발성 메모리 디바이스.
  17. 제 14 항에 있어서,
    각 플레인에 대해 프로그램-검증 사이클 번호를 독립적으로 트랙킹하고, 그리고 상태 변화 동작들 동안 전압을 스케일링하기 위해서 상기 프로그램-검증 사이클 번호를 적용하는 수단을 더 포함하는, 비휘발성 메모리 디바이스.
  18. 제 14 항에 있어서,
    상기 수단은, 셋 동작들 동안 동시 고전압 펄스들을 가지도록 제한된 방식으로 프로그램-검증 사이클들을 적용하는, 비휘발성 메모리 디바이스.
  19. 제 14 항에 있어서,
    상기 수단은, 셋 동작들 및 리셋 동작들의 양 동작들 동안 동시 고전압 펄스들을 가지도록 제한된 방식으로 프로그램-검증 사이클들을 적용하는, 비휘발성 메모리 디바이스.
  20. 상태 변화 동작들 동안 전압을 발생시키는 단계;
    메모리의 복수의 플레인들에 상기 전압을 분배시키는 단계로서, 각 플레인은 데이터 전송에 사용되는 버퍼 및 메모리 셀들의 관련 어레이를 갖는, 상기 전압을 분배시키는 단계;
    적어도, 원하는 로직 상태를 가지기 위해서 관련 플레인 내의 메모리 셀들에 대해 추가적인 프로그램-검증 사이클들이 요구되는지의 여부를 트랙킹하는 것을 포함하는, 상기 복수의 플레인들 중 각 플레인에 대해 독립적으로 상태를 제어하는 단계; 및
    동시발생하는 상태 변화 동작들이 실시되는 플레인들에 대해, 상기 전압을 이용하여 상태 변화 동작들을 수행하는 단계를 포함하는, 비휘발성 메모리 장치를 동작시키는 방법.
  21. 제 20 항에 있어서,
    공유 고전압 분배 회로, 및 각 플레인에 대해서, 전압 스케일링 회로를 이용하는 단계를 더 포함하고,
    상기 공유 고전압 분배 회로는 각 플레인으로의 분배를 위해 고전압 레퍼런스를 발생시키는 것이고,
    상기 전압 스케일링 회로는 특정 플레인에 대해서, 상기 고전압 레퍼런스를 최대 상태 변화 전압으로서 수신하고, 그리고 프로그램-검증 사이클 번호를 이용하여 상기 최대 상태 변화 전압을 스케일링하도록 구성되는, 비휘발성 메모리 장치를 동작시키는 방법.
  22. 제 21 항에 있어서,
    상태 변화 동작을 진행하고 있는 상기 복수의 플레인들 중 각 플레인에 걸쳐서 동시적인 방식으로, 각 스케일링 회로로부터 상기 관련 플레인으로 전압 펄스들의 인가를 시간조절하기 위해서 프로그램 타이밍 레퍼런스 신호를 발생시키는 단계를 더 포함하는, 비휘발성 메모리 장치를 동작시키는 방법.
  23. 제 20 항에 있어서,
    상기 복수의 플레인들 모두에 걸쳐서 판독 동작들 또는 프로그램-검증 동작들 중 적어도 하나에서의 감지 어레이 사용을 동기화하기 위해서 판독 타이밍 레퍼런스 신호를 발생시키는 단계를 더 포함하는, 비휘발성 메모리 장치를 동작시키는 방법.
  24. 머신 판독가능 저장 매체 상에 저장된 회로 기술 (circuit descrpition) 을 포함하는 장치로서,
    상기 회로 기술은,
    각각의 플레인이 플래시 메모리 셀들의 어레이, 데이터 전송을 위해 데이터를 홀딩하기 위한 버퍼, 및 어레이 제어 회로를 포함하는, 메모리의 적어도 2개의 플레인들;
    (a) 관련 플레인에 복수의 프로그램-검증 사이클들을 적용하도록 구성되고, (b) 적어도, 상기 관련 플레인이 프로그래밍 동작들을 현재 진행하고 있는지의 여부를 트랙킹하도록 구성된, 각 플레인에 대한 상태 로직; 및
    상태 프로그래밍 동작들을 현재 진행하고 있는 각 플레인에 대한 상기 어레이 제어 회로로 하여금, 프로그래밍 펄스들의 인가를 동시에 시간조절하도록 하는 시퀀스 제어 회로를 포함하고,
    상기 회로 기술은, 사이클 번호에 의해 반드시 동기화되는 것은 아닌 방식으로, 상기 적어도 2개의 플레인들에 대해 상태 변화 동작들을 동시에 수행하도록 구성되는 디바이스를 또한 정의하는, 회로 기술을 포함하는 장치.
  25. 제 24 항에 있어서,
    상기 회로 기술은 상기 적어도 2개의 플레인들에 공유 고전압을 분배하는 공유 고전압 분배 회로를 또한 정의하고; 그리고
    각 플레인에 대한 상기 어레이 제어 회로는, 상기 플레인과 관련된 상기 상태 로직에 의존하여, 상기 공유 고전압에 기초한 상태 변화 펄스를 상기 관련 플레인에 인가하도록 하는, 회로 기술을 포함하는 장치.
  26. 제 24 항에 있어서,
    상기 버퍼는 프로그램 버퍼를 포함하고,
    상기 회로 기술은, (a) 이전의 프로그램-검증 사이클을 통한 관련 어레이의 정확한 상태 변화 및 (b) 상기 관련 어레이의 정확한 상태 변화를 획득하기 위한 추가 프로그램-검증 사이클에 대한 요구를 반영하기 위해서, 상기 플레인에 대한 상기 플래시 메모리 셀들의 어레이와 상기 플레인에 대한 상기 프로그램 버퍼 간의 비교에 응답하여, 집적 회로 디바이스가 각 플레인에 대해 관련 상태 로직을 업데이트하는 수단을 더 포함하도록 하는, 회로 기술을 포함하는 장치.
  27. 제 24 항에 있어서,
    상기 버퍼는 페이지 버퍼를 포함하는, 회로 기술을 포함하는 장치.
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