JP2023554144A - メモリデバイス、メモリデバイスを動作させるための方法、メモリシステム - Google Patents

Abstract

実施形態は、メモリ、メモリを動作させるための方法、およびメモリシステムを提供し、メモリを動作させるための方法は、マルチプレーン・プログラミング方式を採用することによってメモリのうちの少なくとも２つのメモリプレーン上でプログラミング動作を同時実行することと、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行することと、を含む。

Description

本開示の実施形態は、半導体の分野に関し、より詳細には、メモリ、方法を動作させるための方法、およびメモリシステムに関する。

メモリのメモリセルアレイの構造構成によれば、メモリをシングルプレーン型とマルチプレーン型とに分類できる。シングルプレーン型のメモリは、１つのメモリプレーンを有する。マルチプレーン型のメモリは、複数のメモリプレーンを含む。マルチプレーン型のメモリの場合、マルチプレーン・プログラミング方式を使用して、メモリの２つ以上のメモリプレーン上でプログラミング動作を同時実行し、プログラミング効率を改善できる。

マルチプレーン・プログラミング方式を採用することで、プログラミング効率を向上させることができるが、必然的に隣接プレーン干渉の問題がある。例えば、マルチプレーン・プログラミング方式の場合、１つのメモリプレーンでプログラミング障害が発生すると、同時にプログラミングされる他の複数のメモリプレーンでプログラミング障害が発生することが多い。したがって、一定のプログラミング効率を確保しつつ、隣接干渉の悪影響を低減するプログラミング方法を提供することが急務である。

既存の技術的問題の１つまたは複数を解決するために、本開示の実施形態は、メモリ、メモリを動作させるための方法、およびメモリシステムを提供する。

本開示の実施形態は、メモリを動作させるための方法を提供し、本方法は、マルチプレーン・プログラミング方式を採用することによってメモリの少なくとも２つのメモリプレーン上でプログラミング動作を同時実行することと、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行することとを含む。

前述の実施形態において、シングルプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けることは、
シングルプレーン・プログラミング・モードの採用に応答して、少なくとも２つのメモリプレーンの各々について、それぞれのメモリプレーン上の第１の選択ワード線上に第１のプログラミング電圧を印加することを含み、
第１のプログラミング電圧は、第２のプログラミング電圧よりも小さくてもよく、第２のプログラミング電圧は、プログラミング例外を有すると判定されるそれぞれのメモリプレーン上の第１の選択ワード線に印加されるプログラミング電圧であってもよく、第１の選択ワード線は、プログラミング例外を有すると判定されるそれぞれのメモリプレーン上の選択ワード線であってもよい。

前述の実施形態において、本方法は、
それぞれのメモリプレーンの第１の選択ワード線に第１のプログラミング電圧を印加することに応答して、それぞれのメモリプレーン上の非選択ワード線に第１のターンオン電圧を印加することをさらに含み、第１のターンオン電圧は第２のターンオン電圧よりも小さくてもよく、第２のターンオン電圧は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の非選択ワード線に印加されるターンオン電圧であってもよい。

前述の実施形態において、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定することは、
少なくとも２つのメモリプレーン内の現在プログラムされているメモリセル上でプログラミング検証が実行される回数を検出することと、
書き込まれるべき現在のデータに対応する事前設定された回数を超えるプログラミング検証が行われた回数に応答して、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定することと、を含む。

前述の実施形態において、本方法は、
異なる電圧源を使用することによって、異なるメモリプレーン内の現在プログラムされているメモリセルに検証電圧をプログラムすることを、さらに含む。

前述の実施形態において、本方法は、
異なる電圧源を使用することによって、同一メモリプレーン上の異なるワード線にそれぞれ対応するメモリセルにプログラミング検証電圧を印加することを、さらに含む。

前述の実施形態において、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けることは、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング・モードを直接採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けることか、または、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、プログラミング動作を一時停止することと、かつ、第２の命令を受信した後に、シングルプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けることと、を含む。

前述の実施形態において、本方法は、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、第１のフラグを格納することと、
第１の命令を受信した後に、プログラミング例外が存在するメモリプレーンに割り当てられたデータをメモリ内の他のメモリプレーンに格納することであって、第１の命令は、第１のフラグに対応するメモリプレーンに格納されたデータをダンプするように命令するように構成され得る、格納することと、をさらに含む。

前述の実施形態において、シングルプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けることは、
少なくとも２つのメモリプレーンのうちの第１のメモリプレーン上でプログラミング動作を実行し続けることと、
第１のメモリプレーンに対するプログラミング動作が失敗した、または完了したと判定したことに応答して、少なくとも２つのメモリプレーンのうちの第２のメモリプレーン上でプログラミング動作を実行し続けることと、を含む。

前述の実施形態において、本方法は、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーンに存在しないと判定したことに応答して、マルチプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を実行し続けることを、さらに含む。

本開示の実施形態は、メモリプレーンと、メモリプレーンに結合された周辺回路とを含むメモリを提供し、周辺回路は、マルチプレーン・プログラミング方式を採用することによってメモリの少なくとも２つのメモリプレーン上でプログラミング動作を同時実行し、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行するように構成される。

上述の実施形態において、周辺回路は、制御回路および行ドライバを含んでもよく、行ドライバは、少なくとも２つのメモリプレーンに結合され、制御回路によって制御され、
行ドライバは、マルチプレーン・プログラミング・モードにおいて、プログラミング動作が同時実行される少なくとも２つのメモリプレーンにワード線駆動電圧を印加するように構成されてもよく、
行ドライバは、シングルプレーン・プログラミング・モードにおいて、ワード線駆動電圧を選択メモリプレーンに印加するように、さらに構成されてもよい。

前述の実施形態において、行ドライバは、少なくとも２つのメモリプレーンの各々について、マルチプレーン・プログラミング・モードからシングルプレーン・プログラミング・モードに切り替えた後に、それぞれのメモリプレーン上の第１の選択ワード線に第１のプログラミング電圧を印加するように構成される。

第１のプログラミング電圧は、第２のプログラミング電圧よりも小さくてもよく、第２のプログラミング電圧は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の第１の選択ワード線に印加されるプログラミング電圧であってもよく、第１の選択ワード線は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の選択ワード線であってもよい。

前述の実施形態において、行ドライバは、それぞれのメモリプレーンの第１の選択ワード線上に第１のプログラミング電圧を印加することに応答して、それぞれのメモリプレーン上の非選択ワード線に第１のターンオン電圧を印加するようにさらに構成されてもよく、第１のターンオン電圧は、第２のターンオン電圧よりも小さくてもよく、第２のターンオン電圧は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の非選択ワード線に印加されるターンオン電圧であってもよい。

前述の実施形態において、周辺回路は、
少なくとも２つのメモリプレーン内の現在プログラムされているメモリセル上で実行されたプログラミング検証の数を検出し、
書き込まれるべき現在のデータに対応する事前設定された回数を超えるプログラミング検証の数に応答して、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定するように、さらに構成される。

上述の実施形態において、周辺回路は、複数のプログラミング検証電圧生成器をさらに含んでもよく、複数のプログラミング検証電圧生成器の各々は、少なくとも２つのメモリプレーンのうちの１つにそれぞれ結合され、制御回路によって制御されてもよく、
複数のプログラミング検証電圧生成器は、異なるメモリプレーン内の現在プログラムされているメモリセルにプログラミング検証電圧をそれぞれ印加するように構成されてもよい。

前述の実施形態において、複数のプログラミング検証電圧生成器の各々は、少なくとも２つのメモリプレーンのうちの１つのワード線にそれぞれ結合されてもよく、
複数のプログラミング検証電圧生成器は、同一メモリプレーン上の異なるワード線に対応するメモリセルに、プログラミング検証電圧をそれぞれ印加するように構成されていてもよい。

前述の実施形態において、周辺回路は、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング・モードを直接採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けるように構成されてもよく、
または、
周辺回路は、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、プログラミング動作を一時停止し、かつ、第２の命令を受信した後に、シングルプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続けるように、さらに構成されてもよい。

前述の実施形態において、周辺回路は、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、第１のフラグを格納するように構成されたレジスタをさらに含んでもよく、
周辺回路は、第１の命令を受信した後に、プログラミング例外が存在するメモリプレーンに割り当てられたデータをメモリ内の他のメモリプレーンに格納するように構成されてもよく、第１の命令は、第１のフラグに対応するメモリプレーンに格納されたデータをダンプするように命令するように構成されてもよい。

上述の実施形態において、メモリは、３次元ＮＡＮＤ型メモリを含んでもよい。

本開示の実施形態は、メモリシステムをさらに提供し、メモリシステムは、前述の実施形態で説明した１つまたは複数のメモリと、
メモリに結合されたメモリコントローラと、を含む。

前述の実施形態では、方法、システムにおいて、
周辺回路は、第２の命令を受信し、第２の命令に応答して、マルチプレーン・プログラミング・モードを採用することによって複数のメモリプレーンのうちの少なくとも２つでプログラミング動作を同時実行し、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、プログラミング動作を一時停止し、かつ第１のフラグを格納する、ように構成され、
メモリコントローラは、第１のフラグに従って第３の命令を発行するように構成されてもよく、
周辺回路は、第３の命令を受信し、第３の命令に応答して、シングルプレーン・プログラミング・モードを採用することによって少なくとも２つのメモリプレーンの各々でプログラミング動作を順次実行し続ける、ようにさらに構成されてもよい。

本開示の実施形態では、マルチプレーン・プログラミング・モードを採用することによって複数のメモリプレーン上で同時実行されるプログラミング動作に問題が発生した場合に、常にマルチプレーン・プログラミング・モードのままであるのではなく、シングルプレーン・プログラミング・モードを採用することによって複数のメモリプレーンの各々でプログラミング動作が、順次実行され続ける。すなわち、本開示の実施形態では、プログラミング動作の命令を受信すると、プログラミング動作は、デフォルトではマルチプレーン・プログラミング・モードで実行されてもよく、その結果、一定のプログラミング効率を確保できる。プログラミング例外があると判定すると、プログラミング動作は、シングルプレーン・プログラミング・モードに切り替えることによって継続され、例外を有するメモリプレーン内のプログラミング例外を制限し、さらに他の通常のメモリプレーンに対するプログラミング例外の影響を緩和する。すなわち、隣接プレーン干渉の悪影響を低減できる。

１つまたは複数の実施形態は、添付の図面の図によって示されており、これらは実施形態のいかなる限定も構成しない。特に明記しない限り、図面の図は、スケールの限定とはみなされない。
本開示の一実施形態による、メモリを動作させるための方法の概略フローチャートである。 本開示の一実施形態による、メモリの概略構造図である。 本開示の一実施形態による、メモリを動作させるための方法の別の概略フローチャートである。 本開示の一実施形態による、メモリシステムの概略構造図である。

本開示の実施形態の目的、技術的解決策、および利点をより明確にするために、本開示の実施形態を、添付の図面を参照して以下に詳細に説明する。しかし、本開示の様々な実施形態では、本開示をよりよく理解するために多くの技術的詳細が提案されていることが当業者によって理解され得る。しかしながら、これらの技術的詳細および以下の実施形態に基づく様々な変更および修正がなくても、本明細書で特許請求される技術的解決策を実現できる。

本開示の実施形態におけるメモリは、３次元ＮＡＮＤ型メモリを含むが、これに限定されない。理解を容易にするために、３次元ＮＡＮＤ型メモリを説明のための例として使用する。しかしながら、本開示の概念の実施形態は構成に限定されず、２次元ＮＡＮＤメモリにも適用可能であることを理解されたい。さらに、本開示の範囲から逸脱することなく、本開示は、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、ＮＯＲ型フラッシュメモリ、チェースランダムアクセスメモリ（ＰＲＡＭ）、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ（登録商標））などの他の不揮発性メモリデバイスにも適用可能である。

実際の用途では、３次元ＮＡＮＤ型メモリは、メモリセルアレイおよび周辺回路を含むことができる。メモリセルアレイは、複数のメモリプレーン（Ｐｌａｎｅ）を有してもよく、各メモリプレーンは、複数のメモリブロックを含んでもよく、各メモリブロックは、複数のメモリページを含んでもよい。メモリページは、読み出しおよび書き込み（すなわち、プログラミング）動作のための最小単位であってもよく、メモリブロックは、消去動作のための最小単位であってもよい。

周辺回路は、読み出し動作、書き込み動作、消去動作などのメモリの様々な動作を容易にするように構成された任意の適切なデジタル、アナログ、および／または混合信号回路を含むことができる。例えば、周辺回路は、制御論理（例えば、制御回路またはコントローラ）、データバッファ、デコーダ（復号器とも呼ばれる）、ドライバ、および読み出し／書き込み回路などを含んでもよい。制御論理が読み出し／書き込み動作コマンドおよびアドレスデータを受信すると、制御論理の動作の下で、デコーダは、復号されたアドレスに基づいて、対応するビット線およびワード線に、対応する電圧をドライバから印加して、データを読み出し／書き込みし、データバッファを介して外部とデータを交換できる。

メモリシステムにおける３次元ＮＡＮＤ型メモリには様々な欠陥があり、その一部は出荷時に検出可能であり、一部は出荷後の使用環境の変化に伴って現れる。実際の用途では、３次元ＮＡＮＤ型メモリの一部のメモリセルアレイに構造的な弱点がある場合がある。これらの構造的弱点は、長時間または複数のプログラミングおよび消去操作の後に発生し欠陥になる可能性がある。例えば、３次元ＮＡＮＤ型メモリのメモリセルアレイは、プログラミングおよび消去サイクル中の高圧ストレスに耐えなければならず、３次元ＮＡＮＤ型メモリの一部のメモリセルアレイの弱い構造は、サイクル後に欠陥に発展する可能性がある。

３次元ＮＡＮＤ型メモリに欠陥が発生すると、データ損失が発生する可能性がある。欠陥がワード線（ＷＬ、Ｗｏｒｄ Ｌｉｎｅ）が短絡している場合、ＷＬ全体に対応するメモリセルのデータが破壊される可能性がある。各ＷＬは、複数のストリングのメモリセルに対応し得るので、大量のデータが失われ、それによってメモリシステムの障害を引き起こす可能性がある。この種の障害は、一般的に３次元ＮＡＮＤ型メモリの信頼性障害と定義されており、さらに当該分野のメモリシステムの障害の原因となり得る。

プログラミング・ステータス失敗（ＰＳＦ、Ｐｒｏｇｒａｍｍｉｎｇ Ｓｔａｔｕｓ Ｆａｉｌｅｄ）の場合、メモリシステムは、独立ディスクの冗長アレイ（ＲＡＩＤ、Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｄｅｐｅｎｄｅｎｔ Ｄｉｓｋ）を用いて消失データを回復してもよい。一般に、メモリシステムは、プレーンレベルのＲＡＩＤを採用しており、プレーンレベルのＲＡＩＤは、障害から１つのメモリプレーンのみを復元できる。複数のメモリプレーンでプログラミングが失敗した場合、メモリシステムはデータを復元できない。このような障害の場合、メモリシステムはダイ（Ｄｉｅ）レベルでＲＡＩＤを実行してもよいが、メモリシステムの構成コストが増大する。

３次元ＮＡＮＤ型メモリでは、回路面積および消費電力を節約するために、プログラミング動作中には、内部電圧バイアス電源が異なるプレーン間で通常共有される。メモリプレーンの１つに欠陥がある場合、内部電圧バイアス電源を共有する他のメモリプレーンは、目標レベルに到達しない可能性がある。そのため、物理的に１つのメモリプレーンのみが不良であっても、複数のメモリプレーン、すなわち上述した隣接プレーン妨害（ＮＰＤ、Ｎｅｉｇｈｂｏｒ Ｐｌａｎｅ Ｄｉｓｔｕｒｂ）においてプログラミング障害が発生することが多い。隣接プレーン妨害は、上述したように、データ損失などの悪影響を及ぼすことが明らかである。このことから、物理的な欠陥が１つのメモリプレーンのみに存在するのであれば、不良メモリプレーンのみに障害が発生することが望ましい。

本発明の一実施形態は、メモリ（メモリデバイス）を動作させるための方法を提案する。図１は、本開示の一実施形態によるメモリを動作させるための方法の概略フローチャートである。本方法は、以下のステップを含む。

ステップ１０１において、マルチプレーン・プログラミング方式を採用することによって、メモリの複数のメモリプレーンのうちの少なくとも２つでプログラミング動作が同時実行される。

ステップ１０２において、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーンでプログラミング動作が順次実行される。

ここで、メモリは、複数のメモリプレーンを含んでもよく、複数のメモリプレーンは、メモリの構成に応じて同時にプログラムされてもよい。複数のメモリプレーンはグループに分類されてもよく、各グループ内の複数のメモリプレーンは同時にプログラムされてもよい。

ステップ１０１において、マルチプレーン・プログラミング方式では、メモリに含まれる複数のメモリプレーンは、１つのコントローラの制御下で同時にプログラムされてもよく、同時にプログラムされる複数のメモリプレーンは、同じ行ドライバを共有してもよいことが理解されよう。実際の用途では、同時にプログラムされる複数のメモリプレーンについて、行ドライバの構成に従って、同じ行（ワード線）が同時にプログラムされてもよく、または、異なる行（ワード線）が同時にプログラムされてもよい。

実際の用途では、シングルプレーン・プログラミング方式における動作コマンドとマルチプレーン・プログラミング方式における動作コマンドとは異なる場合がある。メモリのプログラミング速度を高めるために、マルチプレーン・プログラミング方式は、プログラミング方式のより一般的な選択であり得る。

ステップ１０２において、プログラミング例外は、メモリプレーン欠陥または他の要因に起因して、同時にプログラムされる特定のメモリプレーンのプログラミング障害として理解され得る。

実際の用途では、複数のメモリプレーン上でプログラミング動作を同時実行する場合、プログラミング動作中に、ワード線駆動電圧が、メモリプレーンごとに対応するメモリプレーン内のワード線に、同時に印加されてもよい。ここで、ワード線駆動電圧は、選択ワード線に印加されるプログラミング電圧と、非選択ワード線に印加されるターンオン電圧とを含んでもよい。プログラミング検証処理の間、プログラミング検証電圧は、対応するメモリプレーン内のワード線上に同時に印加されてもよい。１つのメモリプレーンに対するプログラミング検証に失敗した場合、同時にプログラムされた複数のメモリプレーンは、プログラミング検証に失敗する可能性がある。

実際の用途では、本開示の実施形態は、プログラミング例外を有するメモリプレーンが、同時にプログラムされる複数のメモリプレーンに存在すると判定する特定の方法を限定しない。

いくつかの実施形態では、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定することは、以下の動作を含んでもよい。

少なくとも２つのメモリプレーン内の現在プログラムされているメモリセル上で実行されたプログラミング検証の数を検出することができる。

現在プログラムされているメモリセル上で実行されたプログラミング検証の数が、書き込まれるべき現在のデータに対応する事前設定された回数を超えることに応答して、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定できる。

ここで、事前設定された数は、あるデータ状態（プログラムされた状態）に対応するプログラミング検証の最大数として理解できる。

実際の用途では、データ状態とプログラミング検証の最大数との間の関係表を、経験値に従って最初に確立できる。表では、データ状態に対応するプログラミング検証の最大数（すなわち、プログラミング検証の事前設定された数）を、データ状態に従って見つけることができる。実際の用途では、プログラミング検証の最大数は、書き込まれたデータおよびデータを書き込むためのメモリセルのタイプ（シングルレベルセル型またはマルチレベルセル型）に関連してもよい。

例示として、トリナリーレベルセル（ＴＬＣ、Ｔｒｉｎａｒｙ－Ｌｅｖｅｌ Ｃｅｌｌ）タイプのメモリセルを例に取る。トリナリーレベルセルは、８つのデータ状態を有し、そのうちの１つ（第０状態）は消去状態であり、そのうちの残りの７つは、増分ステップパルス・プログラミング（ＩＳＰＰ、Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ－Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ）方式が採用されているプログラミング状態（第１状態～第７状態）である。経験値によれば、プログラミングの第１の状態に達するために、いくつのプログラミングパルスが印加されるべきか（すなわち、いくつのプログラミング検証が実行されるべきか）を、判定できる。例えば、プログラミングの第１の状態に達するために、６つのプログラミング検証が完了されるべきであり、第２のプログラミング状態に達するために、９つのプログラミング検証が完了されるべきである。一般に、より高いデータ状態に達するほど、より多くのプログラミング検証が必要となる。すなわち、プログラミング検証の事前設定された数は、データ状態のビット数に関連してもよく、典型的には、データ状態のビット数が多いほど、データ状態に対応するプログラミング検証の事前設定された数が多くなる。

実際の用途では、プログラミング動作中に同時にプログラムされる複数のメモリプレーンのいずれか１つについて、いくつかの実施形態では、１つのデータ状態へのプログラミングが完了すると、対応するデータ状態のプログラミング検証を、１つのメモリページ内のすべてのメモリセル上で実行できる。他の実施形態では、１つのメモリページのプログラミングが完了した後に、メモリページ内の各メモリセルのプログラミング状態に対して、低い状態から高い状態へと、プログラミング検証を順次に実行できる。

トリナリーレベルセル（ＴＬＣ）型のメモリセルが、例示のためにさらに例として挙げられる。メモリページ内の各メモリセル上で行われるプログラミング検証については、１つのメモリページ内のすべてのメモリセルについて、１つのデータ状態のプログラムが完了すると、対応するデータ状態のプログラミング検証が行われる。具体的には、すべてのメモリセル上で第１の状態がプログラムされ、次いで、すべてのメモリセルは、プログラミング検証の事前設定された数（例えば６）内に第１の状態に達することができるかどうか検証される。そうである場合、書き込まれたデータが第１の状態を超えるメモリセル上で第２の状態がプログラムされ、次いで第２の状態の検証が行われる。期間中に、特定のデータ状態で検証失敗が発生した場合、すなわち、対応するプログラミング検証の事前設定された数を超えたが、対応するデータ状態に達していない場合、現在プログラムされているメモリプレーンがプログラミング例外を有するメモリプレーンであることを示すことができる。

一実施形態では、プログラミング検証を実行する場合、それは、１つのメモリページ内の任意のメモリセルのプログラミング検証の数が、事前設定された数を超えるが指定されたデータ状態に達しない場合に、現在プログラミングされているメモリプレーンが、プログラミング例外を有するメモリプレーンとして判定されることを意味しないことに留意されたい。メモリは、特定の誤り訂正能力を有することが理解され得る。例えば、エラー訂正回路（ＥＣＣ、Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ）を使用して、エラーを有する特定の数のメモリセルを訂正できる。したがって、（エラー訂正能力範囲内の）限られた数のプログラミング検証エラーについては、現在プログラムされているメモリプレーンをプログラミング例外のメモリプレーンとして判定するのではなく、検証エラーの数が誤り訂正能力範囲を超えた場合にのみ、現在プログラムされているメモリプレーンを、プログラミング例外を有するメモリプレーンとして判定してもよい。

実際の用途では、マルチプレーン・プログラミング障害を示すためにフラグが設定されてもよく、マルチプレーン・プログラミング障害を示すためのフラグが、メモリのステータスレジスタに格納されてもよい。一実施形態では、ステータスレジスタ内のマルチプレーン・プログラミング障害を示すためのフラグをメモリが確認した場合、制御論理はプログラミングのためにシングルプレーン・プログラミング方式に直接切り替えてもよい。他の実施形態では、マルチプレーン・プログラミング障害を示すためのステータスレジスタのフラグをメモリが確認した場合、マルチプレーン・プログラミング状態が一時停止されてもよい。その時点で、メモリシステムまたはホストは、メモリがマルチプレーン・プログラミング状態を一時停止した場合に、ステータスレジスタを確認して、マルチプレーン・プログラミングに例外を有することを発見してもよい。また、メモリシステムまたはホストによって命令が発行されて、プログラミングのためにシングルプレーン・プログラミング方式に切り替えるようにメモリに命令してもよい。

これに基づいて、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行することは、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を直接採用することにより、少なくとも２つのメモリプレーン上でプログラミング動作を順次実行することか、
または、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、プログラミング動作を一時停止すること、かつ第２の命令を受信した後に、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行すること、を含む。

すなわち、実際の用途では、マルチプレーン・プログラミング方式に例外がある場合、メモリはマルチプレーン・プログラミング方式からシングルプレーン・プログラミング方式に自動的に切り替えることができる。メモリはまた、ホストまたはメモリシステム内のメモリコントローラにより発行されたシングルプレーン・プログラミング方式を採用するように、メモリに命令するための命令を受信した後に、マルチプレーン・プログラミング方式からシングルプレーン・プログラミング方式に切り替えることができる。

実際の用途では、シングルプレーン・プログラミング方式が完了した後に、メモリシステムまたはホストはステータスレジスタを通じてプログラミング障害を検出できる。この場合、メモリシステムまたはホストは、プログラミング例外を用いてメモリプレーンに格納されたデータをダンプする命令を発行するなどの、さらなる手段を取ることができる。

これに基づいて、いくつかの実施形態では、本方法は、以下をさらに含むことができる。

プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、第１のフラグを格納することと、
第１の命令を受信すると、プログラミング例外が存在するメモリプレーンに割り当てられたデータを、メモリ内の他のメモリプレーンに格納することと、を含み、第１の命令は、第１のフラグに対応するメモリプレーン内の格納されたデータをダンプするように命令するように構成されている。

ここで、第１のフラグは、プログラミング例外のメモリプレーンが、少なくとも２つのメモリプレーン内に存在することを表してもよい。第１の命令は、第１のフラグに対応するメモリプレーン内の格納されたデータをダンプするように命令するように構成されてもよい。実際の用途では、同時にプログラムされる複数のメモリプレーンのうち、メモリプレーンＡには構造欠陥（リーク電流など）があり、メモリプレーンＢには構造欠陥がない。メモリプレーンＡとメモリプレーンＢに同じ電圧源を用いて同時に電源を供給すると、本来は、メモリプレーンＡとメモリプレーンＢのワード線に同じ検証電圧が印加されるように準備される。しかしながら、クロスプレーン共有電圧源によって、メモリプレーンＡのワード線に実際に印加される検証電圧と、メモリプレーンＢのワード線に印加される検証電圧とが異なる（リーク電流を伴うメモリプレーンＡのワード線への実際の印加電圧が低い）場合があり、目標印加電圧からのオフセットが生じる可能性がある。書き込み閾値電圧Ｖｔの目標値はプログラミング電圧に関係し、２つのメモリプレーンに印加されるプログラミング電圧が異なる場合、２つのメモリプレーンの書き込み閾値の目標電圧は異なり得ることが理解されよう。この場合、メモリプレーンＡへの書き込みデータにも、メモリプレーンＢへの書き込みデータにも、ずれが生じ得る。すなわち、構造欠陥のないメモリプレーンがマルチプレーン・プログラミング方式をパスしている状態であっても、クロスプレーン共有検証電圧のずれに対する誤った検証条件により、メモリセルの書き込み閾値電圧Ｖｔの分布がターンオフの可能性がある。このとき、独立電源により、潜在的な問題を緩和できる。

いくつかの実施形態では、本方法は、
異なる電圧源を使用することによって、異なるメモリプレーン内の現在プログラムされているメモリセルにそれぞれプログラミング検証電圧を印加することを、さらに含む。

ここで、いくつかの実施形態では、本方法は、
異なる電圧源を使用することによって、同一メモリプレーン内の異なるワード線にそれぞれ対応するメモリセルにプログラミング検証電圧を印加することを、さらに含む。

実際の用途では、プログラミング電圧検証中に、異なる電圧源を使用して、異なるメモリプレーン内の選択ＷＬに電力を供給できる。異なるメモリプレーンに対するプログラミング検証電圧源の独立した供給に基づいて、同一メモリプレーン内の異なる行のＷＬは、異なる電圧源によってさらに給電されてもよい。本明細書における独立した電源は、電圧源の各々に対する物理的隔離があることを指してもよいことに留意されたい。

このようにして、異なるメモリプレーンに独立したプログラミング検証電圧を適用することが可能であり、それにより、構造的欠陥のないメモリプレーンのプログラミング検証結果が正確なことが、保証され得ることが理解され得る。

ステップ１０２において、一実施形態では、同時にプログラムされている複数のメモリプレーンのうちのどのメモリプレーンに問題が存在するかを判定することなく、同時にプログラムされている複数のメモリプレーンのうちの少なくとも１つのメモリプレーンに問題が存在するかどうかのみを判定することが、可能であり得ることに留意されたい。

本開示の実施形態では、プログラミング例外を有するメモリプレーンがあると判定した場合、シングルプレーン・プログラミング方式は、プログラムされた複数のメモリプレーン上でプログラミング動作を同時実行するように構成され得る。ここで、シングルプレーン・プログラミング方式は、メモリに含まれる１つのメモリプレーンのみを一度にプログラムすると理解され得る。シングルプレーン・プログラミング方式では、行ドライバは、１つの選択メモリプレーンのみにワード線駆動電圧を印加してもよい。

いくつかの実施形態では、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行することは、
少なくとも２つのメモリプレーンのうちの第１のメモリプレーン上でプログラミング動作を実行することと、
第１のメモリプレーン上でのプログラミング動作が失敗した、または完了したと判定したことに応答して、少なくとも２つのメモリプレーンのうちの第２のメモリプレーン上でプログラミング動作を実行することと、を含む。

ここで、第１のメモリプレーンおよび第２のメモリプレーンの両方が、同時にプログラムされる複数のメモリプレーンのいずれか１つであってもよい。

実際の用途では、シングルプレーン・プログラミング方式に切り替えた後に、少なくとも２つのメモリプレーンはランダムシーケンスで順次にプログラムされてもよい。また、規定された順序でメモリプレーンのプログラミング動作を順次実行することも可能である。各メモリプレーンについて、プログラムされている場合、以前のプログラミング状態が継続されてもよい。

例えば、マルチプレーン・プログラミング方式を採用して、メモリのメモリプレーンＡ、メモリプレーンＢ、およびメモリプレーンＣを、同時にプログラムしてもよい。マルチプレーン・プログラミング方式において、プログラミング例外を有するメモリプレーンが存在することを検出した場合、プログラミング例外はメモリプレーンＡの構造的な欠陥に起因するものであり、メモリプレーンＢおよびＣには構造的な欠陥がないと仮定することができる。シングルプレーン・プログラミング方式に切り替える場合、メモリプレーンＡ、メモリプレーンＢ、およびメモリプレーンＣ上で、プログラミング動作が行われてもよい。メモリプレーンＡが最初にプログラムされ、プログラミング動作を実行し続けるためのデータがメモリプレーンＡのページバッファ（ＰＢ、Ｐａｇｅ Ｂｕｆｆｅｒ）から取得され得ると仮定してもよい。例えば、メモリセルは、トリナリーレベルセル（ＴＬＣ）のタイプのものであってもよく、第１のワード線内のメモリセルのいくつかの第２の状態は、マルチプレーン検証の失敗に応答してプログラムされていてもよい。そして、第１のワード線内の一部のメモリセルの第２の状態に対してプログラミング動作を継続してもよい。メモリプレーンＡには欠陥があるため、メモリプレーンＡは、最終的にはプレーンレベルでのプログラミング障害で終了する可能性がある。そして、メモリプレーンＡがプログラミング障害を表示した場合（このとき、不良メモリプレーンはメモリプレーンＡであると判定できる）、メモリプレーンＢに対するプログラミング動作の実行を開始できる。プログラミング動作を継続するためのデータは、メモリプレーンＢのＰＢから取得されてもよい。メモリプレーンＢでのプログラミング動作が完了すると、再びメモリプレーンＣ上のプログラミング動作が開始され、メモリプレーンＣ上のプログラミング動作が完了するまで、メモリプレーンＣのＰＢからプログラミング動作を継続するためのデータを取得してもよい。

なお、不良メモリプレーンＡについては、プログラミング動作で書き込まれるべきデータのすべてが常にメモリプレーンＡのＰＢに格納されていると、メモリプレーンＡ内の書き込みを失敗したデータが、他の不良メモリプレーンに転送される可能性があることに留意されたい。メモリプレーンＡのＰＢがプログラミング動作で書き込まれるべきデータのみを動的に格納する場合、上述したＲＡＩＤを利用してデータ復元を行い、メモリプレーンＡ内の復元された未書き込みデータを、他の良品メモリプレーンに転送できる。

実際の用途では、マルチプレーン・プログラミング方式を採用することにより同時にプログラムされる複数のメモリプレーンは、同じ行ドライバを使用することによって、ワード線駆動電圧を提供されてもよい。しかしながら、リーク電流を有するメモリプレーンのように、同時にプログラムされる複数のメモリプレーンの中に不良メモリプレーンが存在する場合、電源によって生成される電圧は、メモリプレーン上のワード線に実際に印加される電圧よりも高くなり得る。シングルプレーン・プログラミングに切り替えた後に、リーク電流分布が変化する可能性があり、高電源によって生成された電圧が、オーバープログラミング問題を引き起こす可能性がある。

これに基づいて、いくつかの実施形態では、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行することは、
少なくとも２つのメモリプレーンの各々に対して、それぞれのメモリプレーン上の第１の選択ワード線に第１のプログラミング電圧を印加することを含み、
第１のプログラミング電圧は第２のプログラミング電圧よりも小さく、第２のプログラミング電圧は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の第１の選択ワード線に印加されるプログラミング電圧であり、第１の選択ワード線は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の選択ワード線である。

実際の用途では、メモリプレーンの各々について、プログラミング動作を実行し続けるときに、選択ワード線に印加される初期プログラミング電圧Ｖｐｇｍを低レベルに設定できる。すなわち、マルチプレーン・プログラミングに失敗した場合、選択ワード線（すなわち、第１のワード線）に印加されるプログラミング電圧を適切に低下できる。実際の用途では、低下量は、経験値に基づいて判定できる。プログラミング電圧を下げると、オーバープログラミング問題をある程度緩和できることに留意されたい。

いくつかの実施形態では、本方法は、
それぞれのメモリプレーンの第１の選択ワード線に第１のプログラミング電圧を印加することに応答して、それぞれのメモリプレーン上の非選択ワード線に第１のターンオン電圧を印加することを、さらに含み、第１のターンオン電圧は第２のターンオン電圧よりも小さく、第２のターンオン電圧は、プログラミング例外であると判定されたそれぞれのメモリプレーン上の非選択ワード線に印加されるターンオン電圧である。

実際の用途では、メモリプレーンごとに、プログラミング動作を実行し続ける場合に、非選択ワード線に印加される初期ターンオン電圧Ｖｐａｓｓを低レベルに設定してもよい。

いくつかの実施形態では、メモリプレーン上のワード線のＶｐｇｍ／Ｖｐａｓｓは、マルチプレーン・プログラミングにおけるそれぞれのメモリプレーンのプログラミング検証電圧に従って判定できる。

いくつかの実施形態では、本方法は、
プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在しないと判定したことに応答して、マルチプレーン・プログラミング方式を採用することによって、少なくとも２つのメモリプレーン上でプログラミング動作を実行し続けることを、さらに含む。

すなわち、マルチプレーン・プログラミングに例外がない場合には、プログラミングに、マルチプレーン・プログラミング方式を常に用いてもよい。

本開示の実施形態で提案された解決策では、マルチプレーン・プログラミング障害は、マルチプレーン・プログラミング方式を一時停止することによって処理できる。そして、シングルプレーン・プログラミング方式でプログラミング動作を実行できる。本開示の実施形態で提案された解決策は、３次元ＮＡＮＤ型メモリの隣接プレーン干渉の故障に対処でき、３次元ＮＡＮＤ型メモリの信頼性も向上できる。本開示の実施形態では、１つのメモリプレーンが不良であり、リーク電流により不良メモリプレーンの電圧バイアスが不正確になった場合でも、すべてのメモリプレーンのプログラミング検証をより正確に行うことができる。本開示の実施形態で提案された解決策は、メモリセルアレイ内の可能性のある欠陥を検出するために使用されてもよい。本開示の実施形態で提案された解決策では、オーバープログラミング問題を回避するために、シングルプレーン・プログラミング方式に切り替えるときに、内部のずれを正常に戻すことができる。

本開示の実施形態は、複数のメモリプレーンと、メモリプレーンに結合された周辺回路とを含むメモリをさらに提供する。

周辺回路は、例えば、コントローラ、論理回路などによって実装されてもよく、これらは、例えば、マルチプレーン・プログラミング方式を採用することによって複数のメモリプレーンのうちの少なくとも２つで同時にプログラミング動作を実行するためにファームウェアを実行することによって、それぞれのファームウェアで対応して構成されてもよい。プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、プログラミング動作は、シングルプレーン・プログラミング方式を採用することによって、少なくとも２つのメモリプレーン上で順次実行される。

図２は、本開示の一実施形態によるメモリ１のブロック図である。メモリ１は、デュアルメモリプレーン構造を有し、周辺回路を含んでもよい。周辺回路は、制御回路１０、電圧生成回路１１、行ドライバ１２、列ドライバ１３１、および１３２を含むことができる。メモリプレーンは、メモリプレーン１４１および１４２を含んでもよい。実施形態ではデュアルメモリプレーン構造が使用されているが、本開示の範囲内で他の数のメモリプレーンも使用され得ることを理解されたい。マルチプレーン・プログラミング方式を採用する場合、メモリプレーン１４１および１４２を同時にプログラムできる。

実際の用途では、制御回路１０は、電圧生成回路１１、行ドライバ１２、ならびに、列ドライバ１３１および１３２に結合されてもよい。電圧生成回路１１は、行ドライバ１２に結合されてもよい。行ドライバ１２は、ストリング選択線ＳＳＬ１、ワード線ＷＬ１（１）～ＷＬ１（Ｎ）、およびグランド選択線ＧＳＬ１を介してメモリプレーン１４１に結合でき、Ｎは正の整数であり、例えばＮ＝１２８である。行ドライバ１２は、ストリング選択線ＳＳＬ２、ワード線ＷＬ２（１）～ＷＬ２（Ｎ）、およびグランド選択線ＧＳＬ２を介してメモリプレーン１４２に結合できる。列ドライバ１３１は、ビット線ＢＬ１（１）～ＢＬ１（Ｍ）を介してメモリプレーン１４１に結合でき、Ｍは正の整数であり、例えばＭ＝１３１０７２である。列ドライバ１３２は、ビット線ＢＬ２（１）～ＢＬ２（Ｍ）を介してメモリプレーン１４２に結合されてもよい。メモリプレーン１４１および１４２の各々は複数のメモリブロックを含んでもよく、メモリブロックの各々は複数のメモリページを含んでもよく、各メモリページは複数のメモリセルを含んでもよい。メモリプレーン１４１内のメモリセルは、ワード線ＷＬ１（１）～ＷＬ１（Ｎ）およびビット線ＢＬ１（１）～ＢＬ１（Ｍ）によってアドレス指定されてもよく、メモリプレーン１４２内のメモリセルは、ワード線ＷＬ２（１）～ＷＬ２（Ｎ）およびビット線ＢＬ２（１）～ＢＬ２（Ｍ）によってアドレス指定されてもよい。

制御回路は、ホストまたはメモリコントローラと通信して、メモリプレーン１４１および１４２にデータを格納するためのデータを受信するとともに、メモリプレーン１４１および１４２から取得したデータを送信してもよい。制御回路は、ホストまたはメモリコントローラから、コマンド、アドレス、またはデータを受信することができ、列アドレス信号Ｓｃａｄｒ１、Ｓｃａｄｒ２、行アドレス信号Ｓｒａｄｒ、および電圧制御信号Ｓｖｃを生成できる。電圧生成回路は、制御回路からの電圧制御信号Ｓｖｃに応じて、読み出し動作、プログラミング動作、消去動作、および検証動作のための電圧を生成してもよい。電圧生成回路１１が生成する電圧は、メモリ１に供給される電源電圧を超えてもよい。行ドライバ１２は、制御回路１０からの行アドレス信号Ｓｒａｄｒに応答して動作して、読み出し動作、プログラミング動作、消去動作、および検証動作のためのワード線を選択できる。列ドライバ１３１および１３２は、制御回路１０からの列アドレス信号Ｓｃａｄｒ１およびＳｃａｄｒ２に応答して動作して、読み出し動作、プログラミング動作、消去動作、および検証動作のためにビット線を選択するためのビット線信号を生成できる。

プログラミング動作中、電圧生成回路１１は、電源電圧（例えば、３．３Ｖ）、プログラミング電圧（例えば、２０Ｖ）、およびプログラミングパス電圧（例えば、１０Ｖ）を使用できる。行ドライバ１２は、選択ワード線上にプログラミング電圧の振幅を有するプログラミングパルスを印加し、非選択ワード線にプログラミングパス電圧を印加し、ストリング選択線ＳＳＬ１，ＳＳＬ２に電源電圧を印加し、グランド選択線ＧＳＬ１，ＧＳＬ２にグランド電圧を印加できる。また、列ドライバ１３１および１３２は、選択ビット線にグランド電圧（例えば、０Ｖ）を印加し、非選択のビット線に電源電圧を印加してもよい。検証動作中、電圧生成回路は、適切な検証電圧を生成することができ、行ドライバは、選択ワード線に適切な検証電圧を印加し、ストリング選択線ＳＳＬ１，ＳＳＬ２に電源電圧を印加し、グランド選択線ＧＳＬ１，ＧＳＬ２に電源電圧を印加してもよい。そして、列ドライバ１３１および１３２は、非選択ビット線にグランド電圧を印加し、メモリプレーン１４１および１４２の選択ビット線に電源電圧をそれぞれ印加し、選択ビット線上の選択メモリセルからデータを読み出すことができる。データ読み出しが正しくない場合、制御回路１０は、選択メモリセルを故障していると検証でき、データ読み出しが正しい場合、制御回路１０は、選択メモリセルがパスしていると検証できる。

メモリセルは、シングルレベルセル（ＳＬＣ、ｓｉｎｇｌｅ－ｌｅｖｅｌ ｃｅｌｌ）タイプ、マルチレベルセル（ＭＬＣ、ｍｕｌｔｉ－ｌｅｖｅｌ ｃｅｌｌ）タイプ、トリナリーレベルセル（ＴＬＣ、ｔｅｒｔｉａｒｙ－ｌｅｖｅｌ ｃｅｌｌ）タイプ、クァッドレベルセル（ＱＬＣ、ｑｕａｄ－ｌｅｖｅｌ ｃｅｌｌ）タイプ、ペンタレベルセル（ＰＬＣ、ｐｅｎｔａ－ｌｅｖｅｌ ｔｙｐｅ）タイプ、または上位レベルタイプであってもよい。各メモリセルは、Ｑ個の可能なデータ状態のうちの１つを維持することができ、Ｑは２以上の正の整数である。例えば、ＳＬＣの場合Ｑ＝２であり、ＭＬＣの場合Ｑ＝４であり、ＴＬＣの場合Ｑ＝８であり、ＱＬＣの場合Ｑ＝１６であり、ＰＬＣの場合Ｑ＝３２である。Ｑ個の可能なデータ状態は、消去状態Ｓ（０）およびプログラミング状態Ｓ（１）～Ｓ（Ｑ－１）を含むことができ、プログラミング状態Ｓ（１）は最低のプログラミング状態であり、プログラミング状態Ｓ（Ｑ－１）は最高のプログラミング状態である。一例では、ＴＬＣは、８つの可能なデータ状態のうちの１つにプログラムされてもよく、プログラミング状態Ｓ（１）は最低のプログラミング状態であり、プログラミング状態Ｓ（７）は最高のプログラミング状態である。

メモリセルは、最初に消去状態Ｓ（０）に設定されてもよく、その後、メモリセルを対応する目標プログラミング状態にプログラムするために、メモリセル上で一連のプログラミング検証動作を実行できる。一連のプログラミング検証動作は、最低のプログラミング状態Ｓ（１）から始まり、次いで、選択メモリセルの閾値電圧が対応する目標プログラミング状態の対応する検証電圧レベルに達するまで、より高いプログラミング状態に進むことができる。いくつかの実施形態では、検証電圧は、プログラミング状態Ｓ（１）～Ｓ（Ｑ－１）の閾値電圧分布曲線の最小閾値電圧として、それぞれ選択されてもよい。各プログラミング検証動作は、プログラミング動作および後続の検証動作を含むことができる。プログラミング動作中、メモリセルのいくつかは、第１行から第Ｎ行へ、または第Ｎ行から第１行へ、行ごとに選択されてプログラミング状態にプログラムされてもよい。

いくつかの実施形態では、周辺回路は、制御回路および行ドライバを含み、行ドライバは、少なくとも２つのメモリプレーンに結合され、制御回路によって制御される。

行ドライバは、マルチプレーン・プログラミング方式において、プログラミング動作が同時実行される少なくとも２つのメモリプレーンに、ワード線駆動電圧を印加するように構成されてもよい。

行ドライバは、シングルプレーン・プログラミング方式において、ワード線駆動電圧を選択メモリプレーンに印加するように、さらに構成されてもよい。

本明細書の行ドライバは、本実施形態では行ドライバが複数のメモリプレーンに結合されているが、シングルプレーン方式では、行ドライバが選択メモリプレーンのうちの１つのみにワード線駆動電圧を印加することを除いて、図２の行ドライバを参照して理解され得る。ここで、ワード線駆動電圧は、選択ワード線に印加されるプログラミング電圧と、非選択ワード線に印加されるターンオン電圧とを含んでもよいし、または、プログラミングパス電圧を含んでもよい。

いくつかの実施形態では、行ドライバは、少なくとも２つのメモリプレーンの各々について、マルチプレーン・プログラミング方式からシングルプレーン・プログラミング方式に切り替えた後に、それぞれのメモリプレーン上の第１の選択ワード線に第１のプログラミング電圧を印加するように構成されてもよい。

第１のプログラミング電圧は第２のプログラミング電圧よりも小さく、第２のプログラミング電圧は、プログラミング例外を有すると判定されるそれぞれのメモリプレーン上の第１の選択ワード線に印加されるプログラミング電圧であり、第１の選択ワード線は、プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の選択ワード線である。

いくつかの実施形態では、行ドライバは、それぞれのメモリプレーンの第１の選択ワード線に第１のプログラミング電圧を印加することに応答して、それぞれのメモリプレーン上の非選択ワード線に第１のターンオン電圧を印加するようにさらに構成されてもよく、第１のターンオン電圧は第２のターンオン電圧よりも小さく、第２のターンオン電圧は、プログラミング例外であると判定されたそれぞれのメモリプレーン上の非選択ワード線に印加されるターンオン電圧である。

実際の用途では、制御回路は、電圧生成回路を制御して、より低いレベルの初期プログラミング電圧／初期ターンオン電圧（Ｖｐｇｍ／Ｖｐａｓｓ）を出力してもよく、次いで、行ドライバを制御して、１つの選択メモリプレーンの選択ワード線のみにＶｐｇｍを印加し、非選択ワード線にＶｐａｓｓを印加してもよい。

いくつかの実施形態では、周辺回路は、
少なくとも２つのメモリプレーン内の現在プログラムされているメモリセル上で実行されるプログラミング検証の数を検出し、
書き込まれるべき現在のデータに対応する事前設定された回数を超えるプログラミング検証の数に応答して、プログラミング例外を有するメモリプレーンが、少なくとも２つのメモリプレーン内に存在すると判定するようにさらに構成されるように、構成することができる。

いくつかの実施形態では、周辺回路は、複数のプログラミング検証電圧生成器をさらに含むことができ、複数のプログラミング検証電圧生成器の各々は、少なくとも２つのメモリプレーンのうちの１つにそれぞれ結合され、制御回路によって制御されてもよい。

複数のプログラミング検証電圧生成器は、異なるメモリプレーン内の現在プログラムされているメモリセルにプログラミング検証電圧をそれぞれ印加するように構成されてもよい。

いくつかの実施形態では、複数のプログラミング検証電圧生成器の各々は、少なくとも２つのメモリプレーンのうちの１つにおけるワード線にそれぞれ結合されてもよい。

複数のプログラミング検証電圧生成器は、同一メモリプレーン内の異なるワード線にそれぞれ対応するメモリセルに、プログラミング検証電圧を印加するように構成されてもよい。

ここで、複数のプログラミング検証電圧生成器は、図２の電圧生成回路のサブ回路に属してもよい。なお、複数のプログラミング検証電圧生成器は、行ドライバを介して異なるメモリプレーンのワード線に印加するとき、依然として、互いに物理的に絶縁され得ることに留意されたい。

いくつかの実施形態では、周辺回路は、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、第１のフラグを格納するように構成されたレジスタをさらに含んでもよい。

周辺回路は、第１の命令を受信すると、プログラミング例外が存在するメモリプレーンに割り当てられたデータをメモリ内の他のメモリプレーンに格納するように構成されてもよい。第１の命令は、第１のフラグに対応するメモリプレーンに格納されたデータをダンプするように命令するように構成されてもよい。

ここで、レジスタはステータスレジスタであってもよい。

実際の用途では、制御回路は、プログラミング方式を切り替えるかどうかを判定することができ、シングルプレーン・プログラミング方式が終了した後に、メモリシステムまたはホストは、ステータスレジスタを通じてプログラミング障害を検出できる。この場合、メモリシステムまたはホストは、プログラミング例外を用いてメモリプレーンに格納されたデータをダンプする命令を発行するなどの、さらなる手段を取ることができる。

ステータスレジスタ内のマルチプレーン・プログラミング障害を示すためのフラグをメモリが確認した場合、メモリはマルチプレーン・プログラミング状態を一時停止することができることに留意されたい。その時点で、メモリシステムまたはホストは、メモリがマルチプレーン・プログラミング状態を一時停止した場合に、ステータスレジスタを確認して、マルチプレーン・プログラミングに例外を有することを発見してもよい。また、メモリシステムまたはホストによって命令が発行されて、プログラミングのためにシングルプレーン・プログラミング方式に切り替えるようにメモリに命令してもよい。

いくつかの実施形態では、メモリは３次元ＮＡＮＤ型メモリを含む。

以下で、本開示を、本出願の実施形態を参照してさらに詳細に説明する。

本開示の適用実施形態は、メモリを動作させるための方法を提供する。図３は、本開示の実施形態によるメモリを動作させるための方法を実施するための概略フローチャートである。図３に示すように、本方法は、以下の３０１から３０８のステップを含む。

ステップ３０１において、処理が開始する。

初期段階では、メモリは、初期化などの準備タスクを実行する。

制御回路がホストまたはメモリコントローラからマルチプレーン・プログラミング動作を実行するための命令を受信すると、処理はステップ３０２に進む。

ステップ３０２において、マルチプレーン・プログラミング方式を採用することによってプログラミング動作が実行される。

ここで、周辺回路は、マルチプレーン・プログラミング方式を採用することにより、メモリ内の複数のメモリプレーンを同時にプログラムしてもよい。

このステップでは、メモリプレーン間でプログラミング電圧を共有できる。任意のメモリプレーン内のメモリセルアレイが不良である場合、プログラミング電圧はその目標に到達しない可能性がある。プログラミング動作は非常にゆっくりと進行し、さらには他のメモリプレーン上のＰＳＦにつながる可能性がある。

ステップ３０２の後、処理はステップ３０３に進む。

ステップ３０３において、メモリプレーンにプログラミング例外が存在するかどうかを判定する。

ここで、制御回路は、プログラミング電圧検証の数が事前設定の数を超えるかどうかに従って、メモリプレーンにプログラミング例外が存在するかどうかを判定できる。

このステップでは、異なるＰＶレベルに対するプログラミング検証の数を追跡することができ、プログラミング検証の数が事前設定の数を超えるかどうかをチェックできる。特定のＰＶレベルの検証の数が事前設定の数を超える場合、それはプログラミング例外がメモリプレーンに存在することを示し得る。その際、あるメモリプレーンの成長における構造的な欠陥が、プログラミング例外の原因の１つとなり得る。

判定結果が、プログラミング例外のメモリプレーンがあることを示す場合、処理はステップ３０４に進むことができ、判定結果が、プログラミング例外を有するメモリプレーンがないことを示す場合、処理はステップ３０５に進むことができる。

ステップ３０４において、マルチプレーン・プログラミング方式を使用して一時停止するように通知するためのフラグが設定される。

このステップでは、マルチプレーン・プログラミング障害を示すようにフラグが設定されてもよく、マルチプレーン・プログラミング障害を示すフラグは、メモリのステータスレジスタに格納されてもよい。メモリがマルチプレーン・プログラミング動作を一時停止した後に、メモリは、シングルプレーン・プログラミング動作にさらに切り替えることができる。プログラミング動作全体が完了すると、ホストまたはメモリシステムは、ステータスレジスタ内のフラグを検出し、それに応じて後続の処理を実行できる。ステップ３０４の後、処理はステップ３０６に進む。

ステップ３０５において、マルチプレーン・プログラミング方式を採用することによってプログラミング動作を実行し続ける。

ここで、周辺回路は、マルチプレーン・プログラミング方式を採用することによって、メモリ内の複数のメモリプレーン上でプログラミング動作を同時実行し続けることができる。

ステップ３０６において、Ｖｐｇｍ／Ｖｐａｓｓはより低い電圧に修正される。

ここで、制御回路は、行ドライバを用いてメモリプレーンのワード線にＶｐｇｍ／Ｖｐａｓｓを印加しつつ、電圧生成回路を制御してＶｐｇｍ／Ｖｐａｓｓをより低いレベルにしてもよい。

ステップ３０７において、プログラミング動作は、シングルプレーン・プログラミング方式を採用することによって実行される。

ここで、周辺回路は、シングルプレーン・プログラミング方式を採用することにより、複数のメモリプレーン上でプログラミング動作を順次実行してもよい。

このステップでは、シングルプレーン方式でプログラミング動作を実行する場合、シングルプレーンレベルでプログラミングのパス／失敗が生じ得る。

実際の用途では、ステップ３０６とステップ３０７との間に厳密な順序はない場合があり、ステップ３０６は、ステップ３０７の各メモリプレーンがプログラミング動作を開始するときに実際に実行され得ることに留意されたい。

ステップ３０８において、処理は終了する。

本開示の実施形態は、メモリシステム１０００をさらに提供し、メモリシステムは、
前述の実施形態で説明した１つまたは複数のメモリ１と、
メモリ１に結合されたメモリコントローラ２と、を含む。

ここで、いくつかの実施形態では、周辺回路は、第２の命令を受信し、第２の命令に応答して、マルチプレーン・プログラミング方式を採用することによって複数のメモリプレーンのうちの少なくとも２つでプログラミング動作を同時実行し、プログラミング例外を有するメモリプレーンが少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、プログラミング動作を一時停止し、かつ第１のフラグを格納する、ように構成されてもよい。

メモリコントローラは、第１のフラグに従って第３の命令を発行するように構成されてもよい。

周辺回路は、第３の命令を受信し、第３の命令に応答して、シングルプレーン・プログラミング方式を採用することによって少なくとも２つのメモリプレーン上でプログラミング動作を順次実行するように、さらに構成されてもよい。

ここで、第２の命令は、マルチプレーン・プログラミング方式でプログラミング動作を実行するように、メモリ１に命令するように構成されてもよく、第３の命令は、メモリ１にシングルプレーン・プログラミング方式でプログラミング動作を実行するよう命令するように構成されてもよい。

実際の用途では、メモリコントローラ２は、消去動作、読み出しまたは書き込み動作を実行するようにメモリ１を制御し、かつさらに、メモリ内で発行または受信された命令を復号、解析、または動作するように構成されてもよい。メモリコントローラ２は、メモリインタフェース（Ｉ／Ｆ）を介して、メモリ１に接続されてもよい。

実際の用途では、第１のフラグは、各メモリ１に対応するステータスレジスタに格納されてもよい。メモリ１上で一時停止プログラミング動作がある場合に、メモリコントローラ２は、メモリ１に対応するステータスレジスタにアクセスしてもよく、メモリコントローラ２は、第１フラグに応じて、プログラミングを一時停止しているメモリ１に第３の命令を発行してもよい。第３の命令を受信した後に、プログラミングが一時停止されているメモリ１は、シングルプレーン・プログラミング方式を採用することによってプログラムされてもよい。

「第１（ｆｉｒｓｔ）」、「第２（ｓｅｃｏｎｄ）」などは、類似のオブジェクトを区別するために使用され、必ずしも特定のシーケンスまたは順序を説明するために使用されるとは限らないことに留意されたい。

加えて、本開示の実施形態に記載された技術的解決策は、矛盾することなく任意に組み合わせることができる。

前述の説明は、本開示の好ましい実施形態にすぎず、本開示の保護の範囲を限定することを意図するものではない。

Claims (22)

1. メモリデバイスを動作させるための方法であって、
   マルチプレーン・プログラミング方式を採用することによって、前記メモリデバイスの少なくとも２つのメモリプレーン上でプログラミング動作を同時実行することと、
   プログラミング例外を有するメモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって、前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行することと、
   を含む、メモリデバイスを動作させるための方法。
2. 前記シングルプレーン・プログラミング方式を採用することによって前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行することは、
   前記シングルプレーン・プログラミング・モードの採用に応答して、前記メモリプレーンの各々について、前記メモリプレーンのそれぞれ１つにある第１の選択ワード線に第１のプログラミング電圧を印加すること、を含み、
   前記第１のプログラミング電圧は第２のプログラミング電圧よりも小さく、前記第２のプログラミング電圧は、前記プログラミング例外を有すると判定された前記それぞれのメモリプレーン上の前記第１の選択ワード線に印加されるプログラミング電圧であり、前記第１の選択ワード線は、前記プログラミング例外を有すると判定された前記それぞれのメモリプレーン上の選択ワード線である、請求項１に記載の方法。
3. 前記それぞれのメモリプレーンの前記第１の選択ワード線に前記第１のプログラミング電圧を印加する場合に、前記それぞれのメモリプレーン上の非選択ワード線に、第１のターンオン電圧を印加することを、さらに含み、
   前記第１のターンオン電圧は第２のターンオン電圧よりも小さく、前記第２のターンオン電圧が、前記プログラミング例外を有すると判定されたそれぞれのメモリプレーン上の前記非選択ワード線に印加されるターンオン電圧である場合の、請求項２に記載の方法。
4. 前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定することは、
   前記少なくとも２つのメモリプレーン内の現在プログラムされているメモリセル上で実行されたプログラミング検証の数を検出することと、
   現在プログラムされているメモリセル上で実行された前記プログラミング検証の数が、書き込まれるべき現在のデータに対応する事前設定された回数を超えることに応答して、前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定することと、を含む、請求項１に記載の方法。
5. 異なる電圧源を使用することによって、異なるメモリプレーン内の現在プログラムされているメモリセルにそれぞれプログラミング検証電圧を印加することをさらに含む、請求項４に記載の方法。
6. 前記異なる電圧源を使用することによって、同一メモリプレーン内の異なるワード線にそれぞれ対応するメモリセルに、前記プログラミング検証電圧を印加することをさらに含む、請求項５に記載の方法。
7. 前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、前記シングルプレーン・プログラミング方式を採用することによって前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行することは、
   前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、前記シングルプレーン・プログラミング方式を直接採用することによって、前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行すること、または、
   前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、前記プログラミング動作を一時停止し、かつ第２の命令を受信した後に、前記シングルプレーン・プログラミング方式を採用することによって、前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行すること、を含む、請求項１に記載の方法。
8. 前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、第１のフラグを格納することと、
   第１の命令の受信に応答して、前記プログラミング例外が存在するメモリプレーンに割り当てられたデータを、前記メモリデバイス内の他のメモリプレーンに格納することであって、前記第１の命令は、前記第１のフラグに対応するメモリプレーン内の前記格納されたデータをダンプするように命令するように構成される、格納すること、
   をさらに含む、請求項１に記載の方法。
9. 前記シングルプレーン・プログラミング方式を採用することによって前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行することは、
   前記少なくとも２つのメモリプレーンのうちの第１のメモリプレーン上で前記プログラミング動作を実行することと、
   第１のメモリプレーン上での前記プログラミング動作が失敗した、または完了したと判定したことに応答して、前記少なくとも２つのメモリプレーンのうちの第２のメモリプレーン上で前記プログラミング動作を実行することと、を含む、請求項１に記載の方法。
10. 前記プログラミング例外を有するメモリプレーンが前記少なくとも２つのメモリプレーン内に存在しないと判定したことに応答して、前記マルチプレーン・プログラミング方式を採用することによって前記少なくとも２つのメモリプレーン上で前記プログラミング動作を実行し続けること、さらに含む、請求項１に記載の方法。
11. メモリプレーンと、前記メモリプレーンに結合された周辺回路とを含むメモリデバイスであって、
    前記周辺回路は、マルチプレーン・プログラミング方式を採用することによって、前記メモリの少なくとも２つのメモリプレーン上でプログラミング動作を同時実行するように構成され、プログラミング例外を有するメモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、シングルプレーン・プログラミング方式を採用することによって前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行するように構成される、メモリデバイス。
12. 前記周辺回路は、制御回路および行ドライバを含み、前記行ドライバは、前記少なくとも２つのメモリプレーンに結合され、前記制御回路によって制御され、
    前記行ドライバは、前記マルチプレーン・プログラミング方式において、前記プログラミング動作が同時実行される前記少なくとも２つのメモリプレーンにワード線駆動電圧を印加するように構成され、
    前記行ドライバは、前記シングルプレーン・プログラミング方式において、選択メモリプレーンに前記ワード線駆動電圧を印加するようにさらに構成される、請求項１１に記載のメモリ。
13. 前記行ドライバは、前記少なくとも２つのメモリプレーンの各々について、前記マルチプレーン・プログラミング方式から前記シングルプレーン・プログラミング方式に切り替えた後に、前記メモリプレーンのそれぞれ１つにある第１の選択ワード線に第１のプログラミング電圧を印加するように構成され、
    前記第１のプログラミング電圧は第２のプログラミング電圧よりも小さく、前記第２のプログラミング電圧は、前記プログラミング例外を有すると判定される前記それぞれのメモリプレーン上の前記第１の選択ワード線に印加されるプログラミング電圧であり、
    前記第１の選択ワード線は、前記プログラミング例外を有すると判定された前記それぞれのメモリプレーン上の選択ワード線である、請求項１２に記載のメモリ。
14. 前記行ドライバは、前記それぞれのメモリプレーンの前記第１の選択ワード線に前記第１のプログラミング電圧を印加することに応答して、前記それぞれのメモリプレーン上の非選択ワード線に第１のターンオン電圧を印加するように、さらに構成され、前記第１のターンオン電圧は第２のターンオン電圧よりも小さく、前記第２のターンオン電圧は、前記プログラミング例外であると判定された前記各メモリプレーン上の前記非選択ワード線に印加されるターンオン電圧である、請求項１３に記載のメモリ。
15. 前記周辺回路は、
    前記少なくとも２つのメモリプレーン内の現在プログラムされているメモリセル上で実行されたプログラミング検証の数を検出し、
    書き込まれるべき現在のデータに対応する事前設定された回数を超える前記プログラミング検証の数に応答して、前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定するように、さらに構成される、請求項１１に記載のメモリ。
16. 前記周辺回路は、プログラミング検証電圧生成器をさらに含み、前記プログラミング検証電圧生成器の各々は、前記少なくとも２つのメモリプレーンのうちの１つに結合され、前記制御回路によって制御され、
    前記プログラミング検証電圧生成器は、異なるメモリプレーン内の前記現在プログラムされているメモリセルにプログラミング検証電圧をそれぞれ印加するように構成される、請求項１５に記載のメモリ。
17. 前記プログラミング検証電圧生成器の各々は、前記少なくとも２つのメモリプレーンのうちの１つのワード線に結合され、
    前記プログラミング検証電圧生成器は、同一メモリプレーン内の異なるワード線にそれぞれ対応するメモリセルに、前記プログラミング検証電圧を印加するように構成される、請求項１６に記載のメモリ。
18. 前記周辺回路は、前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、前記シングルプレーン・プログラミング方式を直接採用することによって、前記少なくとも２つのメモリプレーン上でプログラミング動作を順次実行するように構成されるか、
    または、
    前記周辺回路は、前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、前記プログラミング動作を一時停止し、かつ、第２の命令を受信した後に、前記シングルプレーン・プログラミング方式を採用することによって、前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行するように構成される、請求項１１に記載のメモリ。
19. 前記周辺回路は、前記プログラミング例外を有する前記メモリプレーンが前記メモリプレーン内に存在すると判定したことに応答して、第１のフラグを格納するように構成されたレジスタをさらに含み、
    前記周辺回路は、第１の命令を受信すると、前記プログラミング例外が存在するメモリプレーンに割り当てられたデータを、前記メモリ内の他のメモリプレーンに格納するように構成され、前記第１の命令は、前記第１のフラグに対応するメモリプレーン内の前記格納されたデータをダンプするように命令するように構成される、請求項１１に記載のメモリ。
20. 前記メモリは３次元ＮＡＮＤ型メモリを含む、請求項１１に記載のメモリ。
21. 請求項１１から２０のいずれか一項に記載の１つまたは複数のメモリデバイスと、
    前記メモリに結合されたメモリコントローラと、を含む、メモリシステム。
22. 前記周辺回路は、第２の命令を受信し、前記第２の命令に応答して、前記マルチプレーン・プログラミング方式を採用することによって、前記メモリプレーンの前記少なくとも２つで前記プログラミング動作を同時実行し、前記プログラミング例外を有する前記メモリプレーンが前記少なくとも２つのメモリプレーン内に存在すると判定したことに応答して、前記プログラミング動作を一時停止し、第１のフラグを格納するように、構成され、
    前記メモリコントローラは、前記第１のフラグに従って第３の命令を発行するように構成され、
    前記周辺回路は、前記第３の命令を受信し、前記第３の命令に応答して、前記シングルプレーン・プログラミング方式を採用することによって、前記少なくとも２つのメモリプレーン上で前記プログラミング動作を順次実行するように構成される、請求項２１に記載のメモリシステム。

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