KR20230108332A - 메모리 디바이스, 메모리 디바이스의 동작 방법 및 메모리 시스템 - Google Patents
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Abstract
실시예는 메모리, 메모리의 동작 방법 및 메모리 시스템을 제공하며, 메모리의 동작 방법은, 멀티-플레인(multi-plane) 프로그래밍 방식을 채택하여 메모리의 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하는 단계, 및 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인(single-plane) 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계를 포함한다.
Description
본 개시의 실시예는 반도체 분야에 관한 것으로, 특히 메모리, 메모리의 동작 방법 및 메모리 시스템에 관한 것이다.
메모리의 메모리 셀 어레이의 구조적 구성에 따라, 메모리는 싱글-플레인(single-plane)형과 멀티-플레인(multi-plane)형으로 분류될 수 있다. 싱글-플레인형 메모리는 하나의 메모리 플레인을 포함하고, 멀티-플레인형 메모리는 복수의 메모리 플레인을 포함한다. 멀티-플레인형 메모리의 경우, 프로그래밍 효율을 높이기 위해, 메모리의 2개 이상의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하는 멀티-플레인 프로그래밍 방식이 사용될 수 있다.
멀티-플레인 프로그래밍 방식을 채택함으로써 프로그래밍 효율을 향상시킬 수 있지만, 불가피하게 인접 플레인 간섭 문제가 발생한다. 예를 들어, 멀티-플레인 프로그래밍 방식의 경우, 하나의 메모리 플레인에서 프로그래밍 실패가 발생하면, 동시에 프로그래밍되는 다른 여러 메모리 플레인들에서도 프로그래밍 실패가 발생하는 경우가 많다. 따라서, 일정한 프로그래밍 효율을 보장하면서 인접 간섭(adjacent interference)의 부작용을 줄일 수 있는 프로그래밍 방법을 제공하는 것이 시급하다.
종래의 기술적 과제 중 하나 이상을 해결하기 위하여, 본 개시의 실시예는 메모리, 메모리의 동작 방법 및 메모리 시스템을 제공한다.
본 개시의 실시예는 메모리의 동작 방법을 제공하며, 이 방법은, 멀티-플레인(multi-plane) 프로그래밍 방식을 채택하여 메모리의 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하는 단계, 및 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인(single-plane) 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계를 포함한다.
전술한 실시예에서, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하는 단계는,
싱글-플레인 프로그래밍 방식을 채택하는 것에 응답하여, 적어도 2개의 메모리 플레인 각각에 대해, 각각의 메모리 플레인 상의 제1 선택된 워드 라인(word line)에 제1 프로그래밍 전압을 인가하는 단계를 포함할 수 있으며,
제1 프로그래밍 전압은 제2 프로그래밍 전압보다 작을 수 있고, 제2 프로그래밍 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 인가되는 프로그래밍 전압일 수 있으며, 제1 선택된 워드 라인은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 선택된 워드 라인일 수 있다.
전술한 실시예에서, 방법은,
각각의 메모리 플레인의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하는 것에 응답하여, 각각의 메모리 플레인 상의 비선택된(unselected) 워드 라인에 제1 턴온(turn-on) 전압을 인가하는 단계를 더 포함할 수 있으며, 여기서 제1 턴온 전압은 제2 턴온 전압보다 작을 수 있고, 제2 턴온 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 비선택된 워드 라인에 인가되는 턴온 전압일 수 있다.
전술한 실시예에서, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 단계는,
적어도 2개의 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 대해 프로그래밍 검증이 수행된 횟수를 검출하는 단계, 및
프로그래밍 검증 횟수가, 기록될 현재 데이터에 대응하는 사전 설정된 횟수를 초과하는 것에 응답하여, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 단계를 포함할 수 있다.
전술한 실시예에서, 방법은,
서로 다른 전압원을 사용하여, 서로 다른 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하는 단계를 더 포함할 수 있다.
전술한 실시예에서, 방법은,
서로 다른 전압원을 사용하여, 동일한 메모리 플레인 상의 서로 다른 워드 라인에 대응하는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하는 단계를 더 포함할 수 있다.
전술한 실시예에서, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하는 단계는,
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 바로 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하는 단계, 또는
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 프로그래밍 동작을 일시 중지하고, 제2 명령을 수신한 후, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하는 단계를 포함할 수 있다.
전술한 실시예에서, 방법은,
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 제1 플래그를 저장하는 단계, 및
제1 명령을 수신한 후, 프로그래밍 예외가 존재하는 메모리 플레인에 할당된 데이터를 메모리의 다른 메모리 플레인들에 저장하는 단계를 더 포함할 수 있으며, 여기서 제1 명령은 제1 플래그에 대응하는 메모리 플레인의 저장된 데이터를 덤프(dump)하도록 명령하도록 구성될 수 있다.
전술한 실시예에서, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하는 단계는,
적어도 2개의 메모리 플레인 중 제1 메모리 플레인에 대해 프로그래밍 동작을 계속 수행하는 단계, 및
제1 메모리 플레인에 대한 프로그래밍 동작이 실패했거나 완료되었다고 판단하는 것에 응답하여, 적어도 2개의 메모리 플레인 중 제2 메모리 플레인에 대해 프로그래밍 동작을 계속 수행하는 단계를 포함할 수 있다.
전술한 실시예에서, 방법은,
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재하지 않는다고 판단하는 것에 응답하여, 멀티-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 프로그래밍 동작을 계속 수행하는 단계를 더 포함할 수 있다.
본 개시의 실시예는, 메모리 플레인들 및 메모리 플레인들에 결합된 주변회로를 포함하는 메모리를 제공하며, 주변회로는, 멀티-플레인 프로그래밍 방식을 채택하여 메모리의 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하고, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하도록 구성된다.
전술한 실시예에서, 주변회로는 제어 회로 및 행 드라이버(row driver)를 포함할 수 있고, 행 드라이버는 적어도 2개의 메모리 플레인에 결합되고 제어 회로에 의해 제어되고,
행 드라이버는 멀티-플레인 프로그래밍 방식에서, 프로그래밍 동작이 동시에 수행되는 적어도 2개의 메모리 플레인에 워드 라인 구동 전압을 인가하도록 구성될 수 있고,
행 드라이버는 싱글-플레인 프로그래밍 방식에서, 선택된 메모리 플레인에 워드 라인 구동 전압을 인가하도록 추가로 구성될 수 있다.
전술한 실시예에서, 행 드라이버는, 멀티-플레인 프로그래밍 방식에서 싱글-플레인 프로그래밍 방식으로 전환한 후, 적어도 2개의 메모리 플레인 각각에 대해, 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하도록 구성되고,
제1 프로그래밍 전압은 제2 프로그래밍 전압보다 작을 수 있으며, 여기서 제2 프로그래밍 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 인가되는 프로그래밍 전압일 수 있고, 제1 선택된 워드 라인은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 선택된 워드 라인일 수 있다.
전술한 실시예에서, 행 드라이버는, 각각의 메모리 플레인의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하는 것에 응답하여, 각각의 메모리 플레인 상의 비선택된(unselected) 워드 라인에 제1 턴온(turn-on) 전압을 인가하도록 추가로 구성될 수 있고, 제1 턴온 전압은 제2 턴온 전압보다 작을 수 있으며, 제2 턴온 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 비선택된 워드 라인에 인가되는 턴온 전압일 수 있다.
전술한 실시예에서, 주변회로는,
적어도 2개의 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 대해 수행된 프로그래밍 검증 횟수를 검출하고,
프로그래밍 검증 횟수가, 기록될 현재 데이터에 대응하는 사전 설정된 횟수를 초과하는 것에 응답하여, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하도록 구성될 수 있다.
전술한 실시예에서, 주변회로는 복수의 프로그래밍 검증 전압 발생기를 더 포함할 수 있으며, 복수의 프로그래밍 검증 전압 발생기 각각은 적어도 2개의 메모리 플레인 중 하나에 각각 결합되고 제어 회로에 의해 제어될 수 있으며,
복수의 프로그래밍 검증 전압 발생기는 서로 다른 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하도록 구성될 수 있다.
전술한 실시예에서, 복수의 프로그래밍 검증 전압 발생기 각각은 적어도 2개의 메모리 플레인 중 하나의 메모리 플레인의 워드 라인에 각각 결합될 수 있고,
복수의 프로그래밍 검증 전압 발생기는, 동일한 메모리 플레인 상의 서로 다른 워드 라인에 대응하는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하도록 구성될 수 있다.
전술한 실시예에서, 주변회로는, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 바로 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하도록 구성될 수 있거나,
또는,
주변회로는, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 프로그래밍 동작을 일시 중지하고, 제2 명령을 수신한 후, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하도록 구성될 수 있다.
전술한 실시예에서, 주변회로는, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여 제1 플래그를 저장하도록 구성된 레지스터를 더 포함할 수 있고,
주변회로는, 제1 명령을 수신한 후, 프로그래밍 예외가 존재하는 메모리 플레인에 할당된 데이터를 메모리의 다른 메모리 플레인들에 저장하도록 구성될 수 있고, 제1 명령은 제1 플래그에 대응하는 메모리 플레인의 저장된 데이터를 덤프(dump)하도록 명령하도록 구성될 수 있다.
전술한 실시예에서, 메모리는 3차원 NAND형 메모리를 포함할 수 있다.
본 개시의 실시예는, 전술한 실시예에서 설명된 하나 이상의 메모리, 및
메모리에 결합된 메모리 제어기를 포함하는 메모리 시스템을 추가로 제공한다.
전술한 실시예에서, 메모리 시스템에서,
주변회로는 제2 명령을 수신하고, 제2 명령에 응답하여, 멀티-플레인 프로그래밍 방식을 채택하여 복수의 메모리 플레인 중 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하고, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 프로그래밍 동작을 일시 중지하고 제1 플래그를 저장하도록 구성될 수 있고,
메모리 제어기는 제1 플래그에 따라 제3 명령을 발행하도록 구성될 수 있고,
주변회로는 제3 명령을 수신하고, 제3 명령에 응답하여, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작을 계속 수행하도록 추가로 구성될 수 있다.
본 개시의 실시예에서는, 멀티-플레인 프로그래밍 방식을 채택하여 복수의 메모리 플레인에 대해 동시에 수행되는 프로그래밍 동작에 문제가 발생하는 경우, 항상 멀티-플레인 프로그래밍 방식을 유지하는 대신 싱글-플레인 프로그래밍 방식을 채택하여 복수의 메모리 플레인 각각에 대해 순차적으로 프로그래밍 동작이 계속 수행된다. 즉, 본 개시의 실시예에서는, 프로그램 동작 명령을 수신할 때, 기본적으로 멀티-플레인 프로그래밍 방식으로 프로그램 동작을 수행함으로써 일정한 프로그래밍 효율을 확보할 수 있다. 프로그래밍 예외가 존재한다고 판단되면 싱글-플레인 프로그래밍 방식으로 전환하여 프로그래밍 동작을 계속하여, 예외를 갖는 메모리 플레인 내로 프로그래밍 예외를 국한시키고 또한 프로그래밍 예외가 다른 정상 메모리 플레인들에 미치는 영향을 감소시킨다. 즉, 인접 플레인 간섭의 부작용을 줄일 수 있다.
하나 이상의 실시예가 첨부 도면의 도면에 의해 도시되며, 도면은 실시예의 어떠한 제한도 구성하지 않는다. 달리 명시되지 않는 한, 도면의 수치는 축척 제한을 구성하지 않는다.
도 1은 본 개시의 일 실시예에 따른 메모리의 동작 방법의 개략적인 흐름도이다.
도 2는 본 개시의 일 실시예에 따른 메모리의 개략적인 구조도이다.
도 3은 본 개시의 일 실시예에 따른 메모리의 동작 방법의 또 다른 개략적인 흐름도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 시스템의 개략적인 구조도이다.
도 1은 본 개시의 일 실시예에 따른 메모리의 동작 방법의 개략적인 흐름도이다.
도 2는 본 개시의 일 실시예에 따른 메모리의 개략적인 구조도이다.
도 3은 본 개시의 일 실시예에 따른 메모리의 동작 방법의 또 다른 개략적인 흐름도이다.
도 4는 본 개시의 일 실시예에 따른 메모리 시스템의 개략적인 구조도이다.
본 개시의 실시예의 목적, 기술적 솔루션 및 이점을 보다 명확하게 하기 위해, 첨부된 도면을 참조하여 이하에서 본 개시의 실시예를 상세히 설명한다. 다만, 본 개시의 다양한 실시예에서는 본 개시의 이해를 돕기 위해 많은 기술적 세부사항이 제안됨을 당업자는 이해할 수 있을 것이다. 그러나, 이러한 기술적 세부사항 및 이하의 실시예에 기초한 다양한 변경 및 수정 없이도, 본 명세서에서 청구하는 기술적 솔루션이 실현될 수 있다.
본 개시의 실시예의 메모리는 3차원 NAND형 메모리를 포함하되 이에 제한되지는 않는다. 이해의 편의를 위해 3차원 NAND형 메모리를 예로 들어 설명한다. 그러나, 본 개시의 개념의 실시예는 이러한 구성에 한정되지 않고 2차원 NAND 메모리에도 적용될 수 있음을 이해해야 한다. 또한, 본 개시의 범위를 벗어나지 않으면서, 본 개시는, 전기적으로 소거 가능한 프로그래밍 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory, EEPROM), NOR형 플래시 메모리, 상-변화 랜덤 액세스 메모리(Phase-change Random Access Memory, PRAM), 자기 저항 랜덤 액세스 메모리(Magnetoresistive Random Access Memory, MRAM), 저항 변화 랜덤 액세스 메모리(Resistive Random Access Memory, RRAM), 강유전체 랜덤 액세스 메모리(Ferroelectric Random Access Memory, FRAM) 등과 같은 다른 비휘발성 메모리 디바이스에 적용될 수 있다.
실제 적용에서, 3차원 NAND형 메모리는 메모리 셀 어레이 및 주변회로를 포함할 수 있다. 메모리 셀 어레이는 복수의 메모리 플레인(Plane)을 가질 수 있고, 각각의 메모리 플레인은 복수의 메모리 블록을 포함할 수 있으며, 각각의 메모리 블록은 복수의 메모리 페이지(memory page)를 포함할 수 있다. 메모리 페이지는 판독(reading) 및 기록(writing)(즉, 프로그래밍) 동작을 위한 최소 단위일 수 있고, 메모리 블록은 소거(erasing) 동작을 위한 최소 단위일 수 있다.
주변회로는 판독 동작, 기록 동작, 소거 동작 등과 같은 메모리의 다양한 동작을 용이하게 하도록 구성된 임의의 적합한 디지털, 아날로그 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들어, 주변회로는 제어 로직(예를 들어, 제어 회로 또는 제어기), 데이터 버퍼(data buffer), 디코더(복호기로도 지칭됨), 드라이버, 판독/기록 회로 등을 포함할 수 있다. 제어 로직이 판독/기록 동작 명령 및 주소 데이터를 수신하면, 제어 로직의 동작 하에, 디코더는 디코딩된 주소에 기초하여 드라이버로부터의 대응하는 전압을 대응하는 비트 라인 및 워드 라인에 인가하여 데이터를 판독/기록하고, 데이터 버퍼를 통해 외부와 데이터를 교환할 수 있다.
메모리 시스템의 3차원 NAND형 메모리에는 다양한 결함이 존재하는데, 그 중 일부는 제품 납품 시 감지될 수 있고, 일부는 제품 납품 후 사용 환경의 변화로 인해 노출된다. 실제 적용에서, 3차원 NAND형 메모리의 일부 메모리 셀 어레이에 구조적 약점이 있을 수 있다. 이러한 구조적 약점은 오랜 시간 후 또는 여러 번의 프로그래밍 및 소거 동작 후에 결함으로 발전할 수 있다. 예를 들어, 3차원 NAND형 메모리의 메모리 셀 어레이는 프로그래밍 및 소거 주기 동안 고압 응력을 견뎌야 하며, 3차원 NAND형 메모리의 일부 메모리 셀 어레이의 취약한 구조는 해당 주기 후에 결함으로 발전할 수 있다.
3차원 NAND형 메모리에 결함이 발생하면 데이터 손실이 발생할 수 있다. 결함이 워드 라인(WL)의 단락인 경우, 전체 WL에 대응하는 메모리 셀의 데이터가 파괴될 수 있다. 각각의 WL은 다수의 스트링의 메모리 셀에 대응할 수 있으므로 많은 양의 데이터가 손실되어 메모리 시스템의 불량을 유발할 수 있다. 이러한 유형의 불량은 일반적으로 3차원 NAND형 메모리의 신뢰성 불량으로 정의되며, 이는 또한 실제로 사용되는 메모리 시스템의 불량을 추가로 유발할 수 있다.
프로그래밍 상태 실패(Programming Status Failed, PSF)의 경우, 메모리 시스템은 복수 배열 독립 디스크(Redundant Arrays of Independent Disk, RAID)를 이용하여 손실된 데이터를 복구할 수 있다. 일반적으로 메모리 시스템은 플레인-레벨 RAID를 사용하며, 플레인-레벨 RAID는 실패로부터 하나의 메모리 플레인만 복구할 수 있다. 복수의 메모리 플레인에서 프로그래밍이 실패하면 메모리 시스템은 데이터를 복구할 수 없다. 이러한 실패에 대해 메모리 시스템은 다이(Die) 레벨에서 RAID를 수행할 수 있지만 메모리 시스템의 구성 비용이 증가한다.
3차원 NAND형 메모리에서, 내부 전압 바이어스 전원은 일반적으로 회로 면적 및 전력 소비를 절약하기 위해 프로그래밍 동작 동안 서로 다른 플레인들 사이에서 공유된다. 메모리 플레인들 중 하나에 결함이 있으면 내부 전압 바이어스 전원을 공유하는 다른 메모리 플레인들이 목표 레벨에 도달하지 못할 수 있다. 따라서, 메모리 플레인들 중 하나만 물리적으로 결함이 있더라도 복수의 메모리 플레인에서 프로그래밍 실패가 자주 발생하는데, 이것이 앞서 언급한 이웃 플레인 교란(Neighbor Plane Disturb, NPD)이다. 이웃 플레인 교란이 상술한 바와 같이 데이터 손실과 같은 부작용이 있다는 것은 자명하다. 이를 바탕으로, 물리적 결함이 하나의 메모리 플레인에만 존재한다면 결함이 있는 메모리 플레인에서만 실패가 발생하는 것이 바람직하다.
본 개시의 일 실시예는 메모리(메모리 디바이스)의 동작 방법을 제안한다. 도 1은 본 개시의 일 실시예에 따른 메모리 동작 방법의 개략적인 흐름도이다. 이 방법은 다음 단계들을 포함한다.
단계 101에서, 멀티-플레인 프로그래밍 방식을 채택하여 메모리의 복수의 메모리 플레인 중 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작이 수행된다.
단계 102에서, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재하는 것으로 판단되면, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작이 수행된다.
여기서, 메모리는 복수의 메모리 플레인을 포함할 수 있으며, 메모리의 구성에 따라 복수의 메모리 플레인은 동시에 프로그래밍될 수 있다. 복수의 메모리 플레인은 또한 그룹으로 분류될 수 있으며, 각 그룹 내의 복수의 메모리 플레인은 동시에 프로그래밍될 수 있다.
단계 101에서, 멀티-플레인 프로그래밍 방식에서, 메모리에 포함된 복수의 메모리 플레인은 하나의 제어기의 제어 하에 동시에 프로그래밍될 수 있으며, 동시에 프로그래밍되는 복수의 메모리 플레인은 동일한 행 드라이버를 공유할 수 있다. 실제 적용에서, 동시에 프로그래밍되는 복수의 메모리 플레인에 대해, 행 드라이버의 구성에 따라 동일한 행(워드 라인)이 동시에 프로그래밍될 수 있거나, 서로 다른 행들(워드 라인들)이 동시에 프로그래밍될 수 있다.
실제 적용에서, 싱글-플레인 프로그래밍 방식의 동작 명령과 멀티-플레인 프로그래밍 방식의 동작 명령은 다를 수 있다. 메모리의 프로그래밍 속도를 증가시키기 위해, 멀티-플레인 프로그래밍 방식이 더 일반적인 프로그래밍 방식 선택일 수 있다.
단계 102에서, 프로그래밍 예외는 메모리 플레인 결함 또는 다른 요인으로 인한, 동시에 프로그래밍되는 특정 메모리 플레인의 프로그래밍 실패로 이해될 수 있다.
실제 적용에서, 복수의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하는 경우, 메모리 플레인 각각에 대해, 프로그래밍 동작 동안 해당 메모리 플레인의 워드 라인에 워드 라인 구동 전압이 동시에 인가될 수 있다. 여기서, 워드 라인 구동 전압은 선택된 워드 라인에 인가되는 프로그래밍 전압과 비선택된(unselected) 워드 라인에 인가되는 턴온(turn-on) 전압을 포함할 수 있다. 프로그래밍 검증 프로세스 동안, 해당 메모리 플레인의 워드 라인에 프로그래밍 검증 전압이 동시에 인가될 수 있다. 하나의 메모리 플레인에 대한 프로그래밍 검증이 실패하면, 동시에 프로그래밍되는 복수의 메모리 플레인에 프로그래밍 검증 실패가 발생할 수 있다.
실제 적용에서, 본 개시의 실시예는 동시에 프로그래밍되는 복수의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 구체적인 방식을 제한하지 않는다.
일부 실시예에서, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 단계는 다음과 같은 동작들을 포함할 수 있다.
적어도 2개의 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 대해 수행된 프로그래밍 검증 횟수가 검출될 수 있다.
현재 프로그래밍되는 메모리 셀에 대해 수행된 프로그래밍 검증 횟수가, 기록될 현재 데이터에 대응하는 사전 설정된 횟수를 초과하는 것에 응답하여, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단할 수 있다.
여기서, 사전 설정된 횟수는 특정 데이터 상태(프로그래밍된 상태)에 대응하는 최대 프로그래밍 검증 횟수로 이해될 수 있다.
실제 적용에서, 데이터 상태와 최대 프로그래밍 검증 횟수 사이의 관계 테이블이 실험값에 따라 먼저 설정될 수 있다. 테이블에서, 데이터 상태에 대응하는 최대 프로그래밍 검증 횟수(즉, 사전 설정된 프로그래밍 검증 횟수)를 데이터 상태에 따라 찾을 수 있다. 실제 적용에서, 최대 프로그래밍 검증 횟수는 기록된 데이터 및 데이터를 기록하기 위한 메모리 셀의 유형(싱글 레벨 셀 유형 또는 멀티 레벨 셀 유형)과 관련될 수 있다.
예시적으로, 트리플 레벨 셀(Trinary-Level Cell, TLC) 유형의 메모리 셀을 예로 들어 설명한다. 트리플 레벨 셀은 8개의 데이터 상태를 가지며, 그 중 하나(0번째 상태)는 소거 상태이고, 나머지 7개는 ISPP(Incremental Step-Pulse Programming) 프로그래밍 방식이 채택되는 프로그래밍 상태(제1 상태 내지 제7 상태)이다. 실험값에 따라, 제1 프로그래밍 상태에 도달하기 위해 얼마나 많은 프로그래밍 펄스를 인가해야 하는지(즉, 얼마나 많은 프로그래밍 검증을 수행해야 하는지)가 결정될 수 있다. 예를 들어, 제1 프로그래밍 상태에 도달하려면 6개의 프로그래밍 검증을 완료해야 하고, 제2 프로그래밍 상태에 도달하려면 9개의 프로그래밍 검증을 완료해야 한다. 일반적으로, 더 높은 데이터 상태에 도달할수록 더 많은 프로그래밍 검증이 필요하다. 즉, 사전 설정된 프로그래밍 검증 횟수는 데이터 상태의 비트 수와 관련될 수 있으며, 일반적으로 데이터 상태의 비트 수가 높을수록 데이터 상태에 대응하는 사전 설정된 프로그래밍 검증 횟수가 더 많다.
실제 적용에서, 프로그래밍 동작 동안 동시에 프로그래밍되는 복수의 메모리 플레인 중 임의의 하나에 대해, 일부 실시예에서, 하나의 데이터 상태로의 프로그래밍이 완료되면, 해당 데이터 상태의 프로그래밍 검증이 하나의 메모리 페이지에 있는 모든 메모리 셀에 대해 수행될 수 있다. 다른 실시예에서, 하나의 메모리 페이지의 프로그래밍이 완료된 후, 메모리 페이지 내의 각각의 메모리 셀의 프로그래밍 상태에 대해, 낮은 상태에서 높은 상태로 순차적으로, 프로그래밍 검증이 수행될 수 있다.
계속해서 트리플 레벨 셀(TLC) 유형의 메모리 셀을 예로 들어 설명한다. 메모리 페이지 내의 각 메모리 셀에 대해 수행되는 프로그래밍 검증과 관련하여, 하나의 메모리 페이지 내의 모든 메모리 셀에 대해 하나의 데이터 상태의 프로그래밍이 완료되면, 해당 데이터 상태의 프로그래밍 검증이 수행된다. 구체적으로, 모든 메모리 셀에 제1 상태를 프로그래밍한 후, 사전 설정된 프로그래밍 검증 횟수(예를 들어, 6회) 이내에 제1 상태에 도달할 수 있는지 여부를 모든 메모리 셀에 대해 검증한다. 도달할 수 있는 경우, 기록된 데이터가 제1 상태를 초과하는 메모리 셀에 제2 상태를 프로그래밍한 다음, 제2 상태의 검증을 수행한다. 이 기간 동안 특정 데이터 상태에서 검증 실패가 발생하면(즉, 사전 설정된 해당 프로그래밍 검증 횟수를 초과했지만 해당 데이터 상태에 도달하지 못한 경우), 이는 현재 프로그래밍되는 메모리 플레인이 프로그래밍 예외를 갖는 메모리 플레인임을 나타낼 수 있다.
일 실시예에서, 프로그래밍 검증을 수행할 때, 이는, 하나의 메모리 페이지의 임의의 메모리 셀의 프로그래밍 검증 횟수가 사전 설정된 횟수를 초과하지만 지정된 데이터 상태에 도달하지 않을 때, 현재 프로그래밍되는 메모리 플레인이 프로그래밍 예외를 갖는 메모리 플레인으로 판단된다는 것을 의미하지 않음에 유의해야 한다. 메모리는 특정 에러 정정 능력을 가진다. 예를 들어, 에러 정정 회로(Error Correction Circuit, ECC)를 사용하여 에러를 갖는 특정 수의 메모리 셀을 정정할 수 있다. 따라서, 제한된 수의 프로그래밍 검증 에러(에러 정정 능력 범위 내)의 경우, 현재 프로그래밍되는 메모리 플레인은 프로그래밍 예외를 갖는 메모리 플레인으로 판단되지 않고, 검증 에러 횟수가 에러 정정 능력 범위를 초과하는 경우에만 현재 프로그래밍되는 메모리 플레인이 프로그래밍 예외를 갖는 메모리 플레인으로 판단될 수 있다.
실제 적용에서, 멀티-플레인 프로그래밍 실패를 나타내는 플래그가 설정될 수 있고, 멀티-플레인 프로그래밍 실패를 나타내는 플래그는 메모리의 상태 레지스터에 저장될 수 있다. 일 실시예에서, 메모리가 상태 레지스터에서 멀티-플레인 프로그래밍 실패를 나타내는 플래그를 볼 때, 제어 로직은 프로그래밍을 위해 싱글-플레인 프로그래밍 방식으로 바로 전환할 수 있다. 다른 실시예에서, 메모리가 멀티-플레인 프로그래밍의 실패를 나타내는 상태 레지스터의 플래그를 볼 때, 멀티-플레인 프로그래밍 상태는 일시 중지될 수 있다. 이 때, 메모리가 멀티-플레인 프로그래밍 상태를 일시 중지할 때 메모리 시스템 또는 호스트는 상태 레지스터를 본 다음, 멀티-플레인 프로그래밍에 예외가 있음을 알 수 있다. 그런 다음, 프로그래밍을 위해 싱글-플레인 프로그래밍 방식으로 전환하도록 메모리에 지시하기 위해 메모리 시스템 또는 호스트에 의해 명령이 발행될 수 있다.
이를 기반으로, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계는,
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 바로 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계,
또는
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 프로그래밍 동작을 일시 중지하고, 제2 명령을 수신한 후, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계를 포함할 수 있다.
즉, 실제 적용에서, 멀티-플레인 프로그래밍 방식에 예외가 존재할 때, 메모리는 자동으로 멀티-플레인 프로그래밍 방식에서 싱글-플레인 프로그래밍 방식으로 전환할 수 있다. 메모리는 또한, 호스트 또는 메모리 시스템의 메모리 제어기에 의해 발행된, 싱글-플레인 프로그래밍 방식을 채택하도록 메모리에 지시하는 명령을 수신한 후에 멀티-플레인 프로그래밍 방식에서 싱글-플레인 프로그래밍 방식으로 전환할 수 있다.
실제 적용에서, 싱글-플레인 프로그래밍 방식이 완료된 후, 메모리 시스템 또는 호스트는 상태 레지스터를 통해 프로그래밍 실패를 검출할 수 있다. 이 경우, 메모리 시스템이나 호스트는, 프로그래밍 예외를 갖는 메모리 플레인의 저장된 데이터를 덤프(dump)하라는 명령의 발행과 같은 추가 조치를 취할 수 있다.
이에 기초하여, 일부 실시예에서, 방법은,
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 제1 플래그를 저장하는 단계, 및
제1 명령의 수신 후, 프로그래밍 예외가 존재하는 메모리 플레인에 할당된 데이터를 메모리의 다른 메모리 플레인들에 저장하는 단계를 더 포함할 수 있으며, 여기서 제1 명령은 제1 플래그에 대응하는 메모리 플레인의 저장된 데이터를 덤프(dump)하도록 명령하도록 구성된다.
여기서, 제1 플래그는, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재함을 나타낼 수 있다. 제1 명령은 제1 플래그에 대응하는 메모리 플레인의 저장된 데이터를 덤프하도록 명령하도록 구성될 수 있다. 실제 적용에서, 동시에 프로그래밍되는 복수의 메모리 플레인에서, 메모리 플레인 A는 구조적 결함(예를 들어, 누설 전류)을 갖고, 메모리 플레인 B는 구조적 결함을 갖지 않는다. 동일한 전압원을 이용하여 메모리 플레인 A와 B에 동시에 전원을 공급하면, 원래 동일한 검증 전압이 메모리 플레인 A와 B의 워드 라인에 인가될 준비가 된다. 그러나, 플레인 간(cross-plane) 공유 전압원에 의해, 메모리 플레인 A의 워드 라인에 실제 인가되는 검증 전압은 메모리 플레인 B의 워드 라인에 인가되는 검증 전압과 다를 수 있으며(누설 전류가 있는 메모리 플레인 A의 워드 라인에 실제 인가되는 전압은 더 낮음), 목표 인가 전압과의 오프셋도 발생할 수 있다. 기록(writing) 임계 전압(Vt)의 목표 값은 프로그래밍 전압과 관련이 있으며, 2개의 메모리 플레인에 인가되는 프로그래밍 전압이 서로 다른 경우, 2개의 메모리 플레인의 기록 임계 목표 전압이 서로 다를 수 있다. 이 경우, 메모리 플레인 A 상의 기록 데이터에 편차가 있을 수 있으며, 메모리 플레인 B 상의 기록 데이터에도 편차가 있을 수 있다. 즉, 구조적 결함이 없는 메모리 플레인이 멀티-플레인 프로그래밍 방식을 패스한 상태를 나타내더라도, 플레인 간 공유 검증 전압의 편차에 대한 잘못된 검증 조건으로 인해 메모리 셀의 기록 임계 전압(Vt)의 분포가 턴 오프될 수 있다. 이 때, 잠재적인 문제는 독립 전원을 통해 완화될 수 있다.
일부 실시예에서, 방법은,
서로 다른 전압원을 사용하여, 서로 다른 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하는 단계를 더 포함할 수 있다.
본 명세서에서, 일부 실시예에서, 방법은,
서로 다른 전압원을 사용하여, 동일한 메모리 플레인 상의 서로 다른 워드 라인에 대응하는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하는 단계를 더 포함할 수 있다.
실제 적용에서, 프로그래밍 전압 검증 동안, 서로 다른 메모리 플레인의 선택된 WL에 전력을 공급하기 위해 서로 다른 전압원이 사용될 수 있다. 서로 다른 메모리 플레인에 대한 프로그래밍 검증 전압원의 독립 전원에 기초하여, 동일한 메모리 플레인의 서로 다른 행의 WL은 서로 다른 전압원에 의해 추가로 전력을 공급받을 수 있다. 본 명세서에서 독립 전원은 각 전압원에 대한 물리적 격리의 존재를 의미할 수 있음에 유의해야 한다.
이러한 방식으로 서로 다른 메모리 플레인에 독립적인 프로그래밍 검증 전압을 인가하는 것이 가능할 수 있으며, 이에 따라 구조적 결함이 없는 메모리 플레인의 프로그래밍 검증 결과가 정확함을 보장할 수 있다.
단계 102에서, 일 실시예에서, 동시에 프로그래밍되는 복수의 메모리 플레인 중 어느 메모리 플레인에 문제가 존재하는지 판단하지 않고, 동시에 프로그래밍되는 복수의 메모리 플레인 중 적어도 하나의 메모리 플레인에 문제가 존재하는지 여부만을 판단하는 것이 가능할 수 있음에 유의해야 한다.
본 개시의 실시예에서, 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단되는 경우, 싱글-플레인 프로그래밍 방식은 동시에 프로그래밍되는 복수의 메모리 플레인에 대해 프로그래밍 동작을 수행하도록 구성될 수 있다. 여기서, 싱글-플레인 프로그래밍 방식은, 한번에, 메모리에 포함된 하나의 메모리 플레인만을 프로그래밍하는 것으로 이해될 수 있다. 싱글-플레인 프로그래밍 방식에서, 행 드라이버는 선택된 하나의 메모리 플레인에만 워드 라인 구동 전압을 인가할 수 있다.
일부 실시예에서, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계는,
적어도 2개의 메모리 플레인 중 제1 메모리 플레인에 대해 프로그래밍 동작을 수행하는 단계, 및
제1 메모리 플레인에 대한 프로그래밍 동작이 실패했거나 완료되었다고 판단하는 것에 응답하여, 적어도 2개의 메모리 플레인 중 제2 메모리 플레인에 대해 프로그래밍 동작을 수행하는 단계를 포함할 수 있다.
여기서, 제1 메모리 플레인 및 제2 메모리 플레인은 동시에 프로그래밍되는 복수의 메모리 플레인 중 어느 하나일 수 있다.
실제 적용에서, 싱글-플레인 프로그래밍 방식으로 전환한 후, 적어도 2개의 메모리 플레인은 무작위의 순서로 순차적으로 프로그래밍될 수 있다. 지정된 순서대로 순차적으로 메모리 플레인에 대해 프로그래밍 동작을 수행하는 것도 가능하다. 각각의 메모리 플레인에 대해, 프로그래밍될 때 이전 프로그래밍 상태가 계속될 수 있다.
예를 들어, 메모리의 메모리 플레인 A, 메모리 플레인 B 및 메모리 플레인 C는 멀티-플레인 프로그래밍 방식을 채택하여 동시에 프로그래밍될 수 있다. 멀티-플레인 프로그래밍 방식에서 프로그래밍 예외를 갖는 메모리 플레인이 존재하는 것으로 검출되는 경우, 프로그래밍 예외는 메모리 플레인 A의 구조적 결함에 의해 발생하고 메모리 플레인 B 및 C는 구조적 결함이 없다고 가정할 수 있다. 싱글-플레인 프로그래밍 방식으로 전환 시, 메모리 플레인 A, 메모리 플레인 B 및 메모리 플레인 C에 대해 프로그래밍 동작이 수행될 수 있다. 메모리 플레인 A가 먼저 프로그래밍된다고 가정할 수 있고, 프로그래밍 동작을 계속 수행하기 위한 데이터는 메모리 플레인 A의 페이지 버퍼(PB)로부터 획득될 수 있다. 예를 들어, 메모리 셀은 일종의 트리플 레벨 셀(TLC)일 수 있으며, 멀티-플레인 검증 실패에 응답하여 제1 워드 라인의 메모리 셀들 중 일부 셀들의 제2 상태가 프로그래밍될 수 있다. 그런 다음, 프로그래밍 동작은 계속해서 제1 워드 라인의 일부 메모리 셀들의 제2 상태에 대해 수행될 수 있다. 메모리 플레인 A에 결함이 있기 때문에, 메모리 플레인 A는 결국 플레인 레벨의 프로그래밍 실패로 끝날 수 있다. 그리고 메모리 플레인 A가 프로그래밍 실패를 표시하는 경우(이 때, 결함 있는 메모리 플레인이 메모리 플레인 A인 것으로 판단할 수 있음), 프로그래밍 동작은 메모리 플레인 B에 대해 수행되기 시작할 수 있다. 프로그래밍 동작을 계속하기 위한 데이터는 메모리 플레인 B의 PB로부터 획득될 수 있다. 메모리 플레인 B에 대한 프로그래밍 동작이 완료되면, 메모리 플레인 C에 대한 프로그래밍 동작이 다시 시작되고, 프로그래밍 동작을 계속하기 위한 데이터는 메모리 플레인 C의 프로그래밍 동작이 완료될 때까지 메모리 플레인 C의 PB로부터 획득될 수 있다.
결함 있는 메모리 A의 경우, 프로그래밍 동작에서 기록될 모든 데이터가 항상 메모리 플레인 A의 PB에 저장되는 경우, 메모리 플레인 A에 기록되지 못한 데이터는 결함 있는 다른 메모리 플레인들로 전송될 수 있다. 메모리 플레인 A의 PB가 프로그래밍 동작에서 기록될 데이터만을 동적으로 저장하는 경우, 앞서 언급한 RAID를 사용하여 데이터 복구를 수행할 수 있으며, 메모리 플레인 A의 복구되고 기록되지 않은 데이터는 결함 없는 다른 메모리 플레인들로 전송될 수 있다.
실제 적용에서, 멀티-플레인 프로그래밍 방식을 채택하여 동시에 프로그래밍되는 복수의 메모리 플레인은 동일한 행 드라이버를 사용하여 워드 라인 구동 전압을 제공받을 수 있다. 그러나, 동시에 프로그래밍되는 복수의 메모리 플레인 중 누설 전류가 있는 메모리 플레인과 같이 결함 있는 메모리 플레인이 존재하는 경우, 전원에서 생성되는 전압이 메모리 플레인 상의 워드 라인에 실제로 인가되는 전압보다 높을 수 있다. 싱글-플레인 프로그래밍으로 전환한 후, 누설 전류 분포가 변경될 수 있으며, 고전력 전원에서 생성된 전압이 오버 프로그래밍(over-programming) 문제를 일으킬 수 있다.
이에 기초하여, 일부 실시예에서, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하는 단계는,
적어도 2개의 메모리 플레인 각각에 대해, 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하는 단계를 포함할 수 있으며,
여기서 제1 프로그래밍 전압은 제2 프로그래밍 전압보다 작고, 제2 프로그래밍 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 인가되는 프로그래밍 전압이며, 제1 선택된 워드 라인은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 선택된 워드 라인이다.
실제 적용에서, 각각의 메모리 플레인에 대해, 프로그래밍 동작을 계속 수행할 때 선택된 워드 라인에 인가되는 초기 프로그래밍 전압(Vpgm)은 낮은 레벨로 설정될 수 있다. 즉, 멀티-플레인 프로그래밍이 실패한 경우, 선택된 워드 라인(즉, 제1 워드 라인)에 인가되는 프로그래밍 전압을 적절하게 낮출 수 있다. 실제 적용에서, 낮추는 양은 실험값에 기초하여 결정될 수 있다. 프로그래밍 전압을 낮출 때 오버 프로그래밍 문제가 어느 정도 감소될 수 있음에 주목해야 한다.
일부 실시예에서, 방법은,
각각의 메모리 플레인의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하는 것에 응답하여, 각각의 메모리 플레인 상의 비선택된(unselected) 워드 라인에 제1 턴온(turn-on) 전압을 인가하는 단계를 더 포함할 수 있으며, 여기서 제1 턴온 전압은 제2 턴온 전압보다 작고, 제2 턴온 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 비선택된 워드 라인에 인가되는 턴온 전압이다.
실제 적용에서, 각각의 메모리 플레인에 대해, 프로그래밍 동작을 계속 수행할 때 비선택된 워드 라인에 인가되는 초기 턴온 전압(Vpass)도 낮은 레벨로 설정될 수 있다.
일부 실시예에서, 메모리 플레인 상의 워드 라인의 Vpgm/Vpass는 멀티-플레인 프로그래밍에서 각각의 메모리 플레인의 프로그래밍 검증 전압에 따라 결정될 수 있다.
일부 실시예에서, 방법은,
적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재하지 않는다고 판단하는 것에 응답하여, 멀티-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대한 프로그래밍 동작을 계속 수행하는 단계를 더 포함할 수 있다.
즉, 멀티-플레인 프로그래밍에 예외가 없다면 항상 멀티-플레인 프로그래밍 방식이 프로그래밍에 사용될 수 있다.
본 개시의 실시예에서 제안된 솔루션에서, 멀티-플레인 프로그래밍의 실패는 멀티-플레인 프로그래밍 방식을 일시 중지함으로써 해결될 수 있다. 그런 다음, 싱글-플레인 프로그래밍 방식으로 프로그래밍 동작이 수행될 수 있다. 본 개시의 실시예에서 제안된 솔루션은 3차원 NAND형 메모리의 인접 플레인 간섭 결함을 해결할 수 있고, 또한 3차원 NAND형 메모리의 신뢰성을 향상시킬 수 있다. 본 개시의 실시예에서는, 하나의 메모리 플레인에 결함이 있고 결함 있는 메모리 플레인의 전압 바이어스가 누설 전류로 인해 부정확해지는 경우에도 모든 메모리 플레인의 프로그래밍 검증이 보다 정확해질 수 있다. 본 개시의 실시예에서 제안된 솔루션은 메모리 셀 어레이에서 가능한 결함을 검출하는 데 사용될 수 있다. 본 개시의 실시예에서 제안된 솔루션에서, 오버 프로그래밍 문제를 피하기 위해, 싱글-플레인 프로그래밍 방식으로 전환할 때 내부 편차를 재배치할 수 있다.
본 개시의 실시예는 복수의 메모리 플레인 및 메모리 플레인들에 결합된 주변회로를 포함하는 메모리를 추가로 제공한다.
주변회로는 예를 들어 각각의 펌웨어로 상응하게 구성될 수 있는 제어기, 논리 회로 등에 의해 구현될 수 있으며, 예를 들어 멀티-플레인 프로그래밍 방식을 채택하여 복수의 메모리 플레인 중 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하도록 펌웨어를 실행함으로써 구현될 수 있다. 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작이 수행된다.
도 2는 본 개시의 일 실시예에 따른 메모리(1)의 블록도이다. 메모리(1)는 듀얼 메모리-플레인 구조를 가지며 주변회로를 포함할 수 있다. 주변회로는 제어 회로(10), 전압 발생 회로(11), 행 드라이버(12), 열 드라이버(131, 132)를 포함할 수 있다. 메모리 플레인은 메모리 플레인(141, 142)을 포함할 수 있다. 실시예에서는 듀얼 메모리-플레인 구조가 사용되지만, 본 개시의 범위 내에서 다른 개수의 메모리 플레인도 사용될 수 있음을 이해해야 한다. 멀티-플레인 프로그래밍 방식을 채택할 때, 메모리 플레인(141, 142)이 동시에 프로그래밍될 수 있다.
실제 적용에서, 제어 회로(10)는 전압 발생 회로(11), 행 드라이버(12) 및 열 드라이버(131, 132)에 결합될 수 있다. 전압 발생 회로(11)는 행 드라이버(12)에 결합될 수 있다. 행 드라이버(12)는 스트링 선택 라인(SSL1), 워드 라인(WL1(1) 내지 WL1(N)) 및 접지 선택 라인(GSL1)을 통해 메모리 플레인(141)에 결합될 수 있으며, 여기서 N은 양의 정수, 예를 들어 N = 128이다. 행 드라이버(12)는 스트링 선택 라인(SSL2), 워드 라인(WL2(1) 내지 WL2(N)) 및 접지 선택 라인(GSL2)을 통해 메모리 플레인(142)에 결합될 수 있다. 열 드라이버(131)는 비트 라인(BL1(1) 내지 BL1(M))을 통해 메모리 플레인(141)에 결합될 수 있으며, 여기서 M은 양의 정수, 예를 들어 M = 131072이다. 열 드라이버(132)는 비트 라인(BL2(1) 내지 BL2(M))을 통해 메모리 플레인(142)에 결합될 수 있다. 각각의 메모리 플레인(141, 142)은 복수의 메모리 블록을 포함할 수 있고, 각각의 메모리 블록은 복수의 메모리 페이지를 포함할 수 있으며, 각각의 메모리 페이지는 복수의 메모리 셀을 포함할 수 있다. 메모리 플레인(141)의 메모리 셀은 워드 라인(WL1(1) 내지 WL1(N)) 및 비트 라인(BL1(1) 내지 BL1(M))에 의해 주소 지정될 수 있고, 메모리 플레인(142)의 메모리 셀은 워드 라인(WL2(1) 내지 WL2(N)) 및 비트 라인(BL2(1) 내지 BL2(M))에 의해 주소 지정될 수 있다.
제어 회로는, 메모리 플레인(141, 142)에 데이터를 저장하고 또한 메모리 플레인(141, 142)으로부터 획득된 데이터를 전송하기 위해 데이터를 수신하도록 호스트 또는 메모리 제어기와 통신할 수 있다. 제어 회로는 호스트 또는 메모리 제어기로부터 명령, 주소 또는 데이터를 수신할 수 있고, 열 주소 신호(Scadr1, Scadr2), 행 주소 신호(Sradr) 및 전압 제어 신호(Svc)를 생성할 수 있다. 제어 회로로부터의 전압 제어 신호(Svc)에 응답하여, 전압 발생 회로는 판독 동작, 프로그래밍 동작, 소거 동작 및 검증 동작을 위한 전압을 발생시킬 수 있다. 전압 발생 회로(11)에 의해 발생된 전압은 메모리(1)에 공급되는 전원 전압을 초과할 수 있다. 행 드라이버(12)는 제어 회로(10)로부터의 행 주소 신호(Sradr)에 응답하여 판독 동작, 프로그래밍 동작, 소거 동작 및 검증 동작을 위한 워드 라인을 선택하도록 동작할 수 있다. 열 드라이버(131, 132)는 제어 회로(10)로부터의 열 주소 신호(Scadr1, Scadr2)에 응답하여 판독 동작, 프로그래밍 동작, 소거 동작 및 검증 동작을 위한 비트 라인을 선택하기 위한 비트 라인 신호를 생성하도록 동작할 수 있다.
프로그래밍 동작 동안, 전압 발생 회로(11)는 전원 전압(예를 들어, 3.3V), 프로그래밍 전압(예를 들어, 20V) 및 프로그래밍 패스 전압(예를 들어, 10V)을 사용할 수 있다. 행 드라이버(12)는 프로그래밍 전압의 진폭을 갖는 프로그래밍 펄스를 선택된 워드 라인에 인가하고, 비선택된 워드 라인에 프로그래밍 패스 전압을 인가하고, 스트링 선택 라인(SSL1, SSL2)에 전원 전압을 인가하고, 접지 선택 라인(GSL1, GSL2)에 접지 전압을 인가할 수 있다. 그리고, 열 드라이버(131, 132)는 선택된 비트 라인에 접지 전압(예를 들어, 0V)을 인가하고, 비선택된 비트 라인에 전원 전압을 인가할 수 있다. 검증 동작 동안, 전압 발생 회로는 적절한 검증 전압을 발생시킬 수 있고, 행 드라이버는 선택된 워드 라인에 적절한 검증 전압을 인가하고, 스트링 선택 라인(SSL1, SSL2)에 전원 전압을 인가하며, 접지 선택 라인(GSL1, GSL2)에 전원 전압을 인가할 수 있다. 그리고, 열 드라이버(131, 132)는 비선택된 비트 라인에 접지 전압을 인가하고, 메모리 플레인(141, 142) 각각의 선택된 비트 라인에 전원 전압을 인가하여 선택된 비트 라인 상의 선택된 메모리 셀로부터 데이터를 판독할 수 있다. 데이터 판독이 부정확한 경우, 제어 회로(10)는 선택된 메모리 셀이 실패한 것으로 검증할 수 있고, 데이터 판독이 정확한 경우, 제어 회로(10)는 선택된 메모리 셀이 패스한 것으로 검증할 수 있다.
메모리 셀은 싱글 레벨 셀(single-level cell, SLC) 유형, 멀티 레벨 셀(multi-level cell, MLC) 유형, 트리플 레벨 셀(tertiary-level cell, TLC) 유형, 쿼드 레벨 셀 (quad-level cell, QLC) 유형, 펜타 레벨 셀(penta-level cell, PLC) 유형 또는 더 높은 레벨 유형일 수 있다. 각각의 메모리 셀은 Q개의 가능한 데이터 상태 중 하나를 유지할 수 있으며, 여기서 Q는 2 이상의 양의 정수이다. 예를 들어, SLC의 경우 Q = 2이고, MLC의 경우 Q = 4이고, TLC의 경우 Q = 8이고, QLC의 경우 Q = 16이며, PLC의 경우 Q = 32이다. Q개의 가능한 데이터 상태는 소거 상태 S(0) 및 프로그래밍 상태 S(1) 내지 S(Q-1)을 포함할 수 있으며, 여기서 프로그래밍 상태 S(1)은 가장 낮은 프로그래밍 상태이고, 프로그래밍 상태 S(Q-1)은 가장 높은 프로그래밍 상태이다. 일 예에서, TLC는 8개의 가능한 데이터 상태 중 하나로 프로그래밍될 수 있으며, 여기서 프로그래밍 상태 S(1)은 가장 낮은 프로그래밍 상태이고, 프로그래밍 상태 S(7)은 가장 높은 프로그래밍 상태이다.
메모리 셀은 초기에 소거 상태 S(0)로 설정될 수 있고, 이후 일련의 프로그래밍 검증 동작이 메모리 셀에 대해 수행되어 메모리 셀을 대응하는 목표 프로그래밍 상태로 프로그래밍할 수 있다. 일련의 프로그래밍 검증 동작은 가장 낮은 프로그래밍 상태 S(1)에서 시작하여, 선택된 메모리 셀의 임계 전압이 해당 목표 프로그래밍 상태의 해당 검증 전압 레벨에 도달할 때까지 더 높은 프로그래밍 상태로 진행할 수 있다. 일부 실시예에서, 검증 전압은 프로그래밍 상태 S(1) 내지 S(Q-1) 각각의 임계 전압 분포 곡선의 최소 임계 전압으로서 선택될 수 있다. 각각의 프로그래밍 검증 동작은 프로그래밍 동작 및 후속 검증 동작을 포함할 수 있다. 프로그래밍 동작 동안, 메모리 셀들 중 일부는 제1 행부터 제N 행까지 또는 제N 행부터 제1 행까지 행 단위로 선택되어 프로그래밍 상태로 프로그래밍될 수 있다.
일부 실시예에서, 주변회로는 제어 회로 및 행 드라이버를 포함하고, 행 드라이버는 적어도 2개의 메모리 플레인에 결합되고 제어 회로에 의해 제어된다.
행 드라이버는, 멀티-플레인 프로그래밍 방식에서, 프로그래밍 동작이 동시에 수행되는 적어도 2개의 메모리 플레인에 워드 라인 구동 전압을 인가하도록 구성될 수 있다.
행 드라이버는, 싱글-플레인 프로그래밍 방식에서, 선택된 메모리 플레인에 워드 라인 구동 전압을 인가하도록 추가로 구성될 수 있다.
본 명세서의 행 드라이버는 도 2의 행 드라이버를 참조하여 이해될 수 있으며, 이 실시예에서는 행 드라이버가 복수의 메모리 플레인에 결합되지만 싱글-플레인 방식에서는 행 드라이버가 선택된 메모리 플레인들 중 하나에만 워드 라인 구동 전압을 인가한다는 점에서 차이가 있다. 여기서, 워드 라인 구동 전압은 선택된 워드 라인에 인가되는 프로그래밍 전압과 비선택된 워드 라인에 인가되는 턴온 전압, 또는 프로그래밍 패스 전압을 포함할 수 있다.
일부 실시예에서, 행 드라이버는 적어도 2개의 메모리 플레인 각각에 대해, 멀티-플레인 프로그래밍 방식에서 싱글-플레인 프로그래밍 방식으로의 전환 후에, 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하도록 구성될 수 있다.
제1 프로그래밍 전압은 제2 프로그래밍 전압보다 작고, 제2 프로그래밍 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 제1 선택된 워드 라인에 인가되는 프로그래밍 전압이며, 제1 선택된 워드 라인은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 선택된 워드 라인이다.
일부 실시예에서, 행 드라이버는, 각각의 메모리 플레인의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하는 것에 응답하여, 각각의 메모리 플레인 상의 비선택된 워드 라인에 제1 턴온 전압을 인가하도록 추가로 구성될 수 있으며, 여기서 제1 턴온 전압은 제2 턴온 전압보다 작고, 제2 턴온 전압은 프로그래밍 예외를 갖는 것으로 판단된 각각의 메모리 플레인 상의 비선택 워드 라인에 인가되는 턴온 전압이다.
실제 적용에서, 제어 회로는, 더 낮은 레벨의 초기 프로그래밍 전압/초기 턴온 전압(Vpgm/Vpass)을 출력하도록 전압 발생 회로를 제어한 다음, 하나의 선택된 메모리 플레인의 선택된 워드 라인에만 Vpgm을 인가하고 비선택된 워드 라인에는 Vpass를 인가하도록 행 드라이버를 제어할 수 있다.
일부 실시예에서, 주변회로는,
적어도 2개의 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 대해 수행된 프로그래밍 검증 횟수를 검출하고,
프로그래밍 검증 횟수가, 기록될 현재 데이터에 대응하는 사전 설정된 횟수를 초과하는 것에 응답하여, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하도록 구성될 수 있다.
일부 실시예에서, 주변회로는 복수의 프로그래밍 검증 전압 발생기를 더 포함할 수 있으며, 복수의 프로그래밍 검증 전압 발생기 각각은 적어도 2개의 메모리 플레인 중 하나에 각각 결합되고 제어 회로에 의해 제어될 수 있다.
복수의 프로그래밍 검증 전압 발생기는 서로 다른 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하도록 구성될 수 있다.
일부 실시예에서, 복수의 프로그래밍 검증 전압 발생기 각각은 적어도 2개의 메모리 플레인 중 하나의 메모리 플레인의 워드 라인에 각각 결합될 수 있다.
복수의 프로그래밍 검증 전압 발생기는, 동일한 메모리 플레인의 서로 다른 워드 라인에 대응하는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하도록 구성될 수 있다.
여기서, 복수의 프로그래밍 검증 전압 발생기는 도 2의 전압 발생 회로의 서브 회로에 속할 수 있다. 행 드라이버를 통해 서로 다른 메모리 플레인의 워드 라인에 인가할 때 복수의 프로그래밍 검증 전압 발생기는 여전히 서로 물리적으로 분리될 수 있다는 점에 유의해야 한다.
일부 실시예에서, 주변회로는, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여 제1 플래그를 저장하도록 구성된 레지스터를 더 포함할 수 있다.
주변회로는, 제1 명령을 수신한 후, 프로그래밍 예외가 존재하는 메모리 플레인에 할당된 데이터를 메모리의 다른 메모리 플레인들에 저장하도록 구성될 수 있다. 제1 명령은 제1 플래그에 대응하는 메모리 플레인의 저장된 데이터를 덤프(dump)하도록 명령하도록 구성될 수 있다.
여기서, 레지스터는 상태 레지스터일 수 있다.
실제 적용에서, 제어 회로는 프로그래밍 방식을 전환할지 여부를 결정할 수 있으며, 싱글-플레인 프로그래밍 방식이 종료된 후, 메모리 시스템 또는 호스트는 상태 레지스터를 통해 프로그래밍 실패를 검출할 수 있다. 이 경우, 메모리 시스템이나 호스트는, 프로그래밍 예외를 갖는 메모리 플레인의 저장된 데이터를 덤프(dump)하라는 명령의 발행과 같은 추가 조치를 취할 수 있다.
메모리가 상태 레지스터에서 멀티-플레인 프로그래밍 실패를 나타내는 플래그를 볼 때, 메모리는 멀티-플레인 프로그래밍 상태를 일시 중지할 수 있다. 이 때, 메모리가 멀티-플레인 프로그래밍 상태를 일시 중지할 때 메모리 시스템 또는 호스트는 상태 레지스터를 본 다음, 멀티-플레인 프로그래밍에 예외가 있음을 알 수 있다. 그런 다음, 프로그래밍을 위해 싱글-플레인 프로그래밍 방식으로 전환하도록 메모리에 지시하기 위해 메모리 시스템 또는 호스트에 의해 명령이 발행될 수 있다.
일부 실시예에서, 메모리는 3차원 NAND형 메모리를 포함한다.
이하에서는 적용 실시예를 참조하여 본 개시를 더 상세히 설명한다.
본 개시의 적용 실시예는 메모리의 동작 방법을 제공한다. 도 3은 본 개시의 실시예에 따른 메모리의 동작 방법을 구현하기 위한 개략적인 흐름도이다. 도 3에 도시된 바와 같이, 방법은 다음과 같은 단계 301 내지 단계 308을 포함한다.
단계 301에서 프로세스가 시작된다.
시작 단계에서 메모리는 초기화 등과 같은 준비 작업을 수행한다.
제어 회로가 호스트 또는 메모리 제어기로부터 멀티-플레인 프로그래밍 동작을 수행하라는 명령을 수신하면, 프로세스는 단계 302로 진행한다.
단계 302에서, 멀티-플레인 프로그래밍 방식을 채택함으로써 프로그래밍 동작이 수행된다.
여기서, 주변회로는 멀티-플레인 프로그래밍 방식을 채택하여 메모리의 복수의 메모리 플레인을 동시에 프로그래밍할 수 있다.
이 단계에서, 프로그래밍 전압은 메모리 플레인들 간에 공유될 수 있다. 메모리 플레인의 메모리 셀 어레이에 결함이 있으면 프로그래밍 전압이 목표에 도달하지 못할 수 있다. 프로그래밍 동작은 매우 느리게 진행될 수 있으며 심지어 다른 메모리 플레인들의 PSF로 이어질 수도 있다.
단계 302 후에, 프로세스는 단계 303으로 진행한다.
단계 303에서, 메모리 플레인들에 프로그래밍 예외가 존재하는지 여부가 판단된다.
여기서, 제어 회로는 프로그래밍 전압 검증 횟수가 사전 설정된 횟수를 초과하는지 여부에 따라, 메모리 플레인들에 프로그래밍 예외가 존재하는지 여부를 판단할 수 있다.
이 단계에서, 서로 다른 PV 레벨에 대한 프로그래밍 검증 횟수를 추적할 수 있으며, 프로그래밍 검증 횟수가 사전 설정된 횟수를 초과하는지 여부를 확인할 수 있다. 특정 PV 레벨에 대한 검증 횟수가 사전 설정된 횟수를 초과하는 경우, 이는 메모리 플레인들에 프로그래밍 예외가 존재함을 나타낼 수 있다. 이 때, 특정 메모리 플레인의 성장의 구조적 결함이 프로그래밍 예외의 원인 중 하나일 수 있다.
판단 결과가 프로그래밍 예외를 갖는 메모리 플레인이 존재함을 나타내는 경우, 프로세스는 단계 304로 진행할 수 있고, 판단 결과가 프로그래밍 예외를 갖는 메모리 플레인이 존재하지 않음을 나타내는 경우, 프로세스는 단계 305로 진행할 수 있다.
단계 304에서, 멀티-플레인 프로그래밍 방식을 사용하는 것을 일시 중지할 것을 통지하는 플래그가 설정된다.
이 단계에서, 멀티-플레인 프로그래밍 실패를 나타내는 플래그가 설정될 수 있고, 멀티-플레인 프로그래밍 실패를 나타내는 플래그는 메모리의 상태 레지스터에 저장될 수 있다. 메모리가 멀티-플레인 프로그래밍 동작을 일시 중지한 후, 메모리는 싱글-플레인 프로그래밍 동작으로 전환할 수 있다. 전체 프로그래밍 동작이 완료되면, 호스트 또는 메모리 시스템은 상태 레지스터에서 플래그를 감지하고 그에 따라 후속 처리를 수행할 수 있다. 단계 304 이후에, 프로세스는 단계 306으로 진행한다.
단계 305에서, 멀티-플레인 프로그래밍 방식을 채택하여 프로그래밍 동작이 계속 수행된다.
여기서, 주변회로는 멀티-플레인 프로그래밍 방식을 채택하여 메모리의 복수의 메모리 플레인에 대해 동시에 프로그래밍 동작을 계속 수행할 수 있다.
단계 306에서, Vpgm/Vpass는 더 낮은 전압으로 수정된다.
여기서, 제어 회로는 행 드라이버를 이용하여 메모리 플레인의 워드 라인에 Vpgm/Vpass를 인가할 때 Vpgm/Vpass를 낮은 레벨로 설정하도록 전압 발생 회로를 제어할 수 있다.
단계 307에서, 싱글-플레인 프로그래밍 방식을 채택하여 프로그래밍 동작이 수행된다.
여기서, 주변회로는 싱글-플레인 프로그래밍 방식을 채택하여 복수의 메모리 플레인에 대해 프로그래밍 동작을 순차적으로 수행할 수 있다.
이 단계에서, 싱글-플레인 방식으로 프로그래밍 동작을 수행하는 경우, 싱글-플레인 레벨에서 프로그래밍 패스/실패(pass/failure)가 발생할 수 있다.
실제 적용에서 단계 306와 단계 307 사이에 엄격한 순서가 없을 수 있음에 유의해야 하며, 단계 307에서 각각의 메모리 플레인이 프로그래밍 동작을 시작할 때 단계 306가 실제로 수행될 수 있다.
단계 308에서, 프로세스가 종료된다.
본 개시의 실시예는 메모리 시스템(1000)을 추가로 제공하며, 이 메모리 시스템(1000)은,
전술한 실시예에서 설명된 바와 같은 하나 이상의 메모리(1), 및
메모리(1)에 결합된 메모리 제어기(2)를 포함한다.
본 명세서에서, 일부 실시예에서, 주변회로는 제2 명령을 수신하고, 제2 명령에 응답하여, 멀티-플레인 프로그래밍 방식을 채택하여 복수의 메모리 플레인 중 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하고, 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 프로그래밍 동작을 일시 중지하고 제1 플래그를 저장하도록 구성될 수 있다.
메모리 제어기는 제1 플래그에 따라 제3 명령을 발행하도록 구성될 수 있다.
주변회로는 제3 명령을 수신하고, 제3 명령에 응답하여, 싱글-플레인 프로그래밍 방식을 채택하여 적어도 2개의 메모리 플레인에 대해 순차적으로 프로그래밍 동작을 수행하도록 추가로 구성될 수 있다.
여기서, 제2
명령은 멀티-플레인 프로그래밍 방식으로 프로그래밍 동작을 수행하도록 메모리(1)에 지시하도록 구성될 수 있고, 제3 명령은 싱글-플레인 프로그래밍 방식으로 프로그래밍 동작을 수행하도록 메모리(1)에 지시하도록 구성될 수 있다.
실제 적용에서, 메모리 제어기(2)는, 소거 동작, 판독 또는 기록 동작을 수행하고 또한 메모리에서 발행되거나 수신된 명령을 디코딩, 파싱 또는 동작하도록 메모리(1)를 제어하도록 구성될 수 있다. 메모리 제어기(2)는 메모리 인터페이스(I/F)를 통해 메모리(1)에 결합될 수 있다.
실제 적용에서, 제1 플래그는 각각의 메모리(1)에 대응하는 상태 레지스터에 저장될 수 있다. 메모리(1)에서 프로그래밍 일시중지 동작이 있을 때, 메모리 제어기(2)는 메모리(1)에 대응하는 상태 레지스터에 액세스할 수 있고, 메모리 제어기(2)는, 제1 플래그에 따라 프로그래밍이 일시 중지된 메모리(1)에 제3 명령을 발행할 수 있다. 제3 명령을 수신한 후, 프로그래밍이 일시 중지된 메모리(1)는 싱글-플레인 프로그래밍 방식을 채택하여 프로그래밍될 수 있다.
"제1(first)", "제2(second)" 등은 유사한 대상을 구별하기 위해 사용되며 반드시 특정 순서 또는 차례를 나타내기 위해 사용되는 것은 아니라는 점에 유의해야 한다.
또한, 본 개시의 실시예에 설명된 기술 솔루션은 충돌 없이 임의로 조합될 수 있다.
전술한 설명은 단지 본 개시의 바람직한 실시예일 뿐이며, 본 개시의 보호 범위를 제한하려는 것이 아니다.
Claims (22)
- 메모리 디바이스의 동작 방법으로서,
멀티-플레인(multi-plane) 프로그래밍 방식을 채택하여 상기 메모리 디바이스의 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하는 단계, 및
상기 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인(single-plane) 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하는 단계를 포함하는,
메모리 디바이스의 동작 방법. - 제1항에 있어서,
상기 싱글-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하는 상기 단계는,
상기 싱글-플레인 프로그래밍 방식을 채택하는 것에 응답하여, 상기 메모리 플레인 각각에 대해, 상기 메모리 플레인 각각 상의 제1 선택된 워드 라인(word line)에 제1 프로그래밍 전압을 인가하는 단계를 포함하되,
상기 제1 프로그래밍 전압은 제2 프로그래밍 전압보다 작고, 상기 제2 프로그래밍 전압은 상기 프로그래밍 예외를 갖는 것으로 판단된 상기 각각의 메모리 플레인 상의 상기 제1 선택된 워드 라인에 인가되는 프로그래밍 전압이고, 상기 제1 선택된 워드 라인은 상기 프로그래밍 예외를 갖는 것으로 판단된 상기 각각의 메모리 플레인 상의 선택된 워드 라인인,
메모리 디바이스의 동작 방법. - 제2항에 있어서,
상기 각각의 메모리 플레인의 상기 제1 선택된 워드 라인에 상기 제1 프로그래밍 전압을 인가할 때, 상기 각각의 메모리 플레인 상의 비선택된(unselected) 워드 라인에 제1 턴온(turn-on) 전압을 인가하는 단계를 더 포함하되,
상기 제1 턴온 전압은 제2 턴온 전압보다 작고, 상기 제2 턴온 전압은 상기 프로그래밍 예외를 갖는 것으로 판단된 상기 각각의 메모리 플레인 상의 상기 비선택된 워드 라인에 인가되는 턴온 전압인,
메모리 디바이스의 동작 방법. - 제1항에 있어서,
상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것은,
상기 적어도 2개의 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 대해 수행된 프로그래밍 검증 횟수를 검출하는 것, 및
현재 프로그래밍되는 메모리 셀에 대해 수행된 상기 프로그래밍 검증 횟수가, 기록될 현재 데이터에 대응하는 사전 설정된 횟수를 초과하는 것에 응답하여, 상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것을 포함하는,
메모리 디바이스의 동작 방법. - 제4항에 있어서,
서로 다른 전압원을 사용하여, 서로 다른 메모리 플레인의 상기 현재 프로그래밍되는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하는 단계를 더 포함하는,
메모리 디바이스의 동작 방법. - 제5항에 있어서,
상기 서로 다른 전압원을 사용하여, 동일한 메모리 플레인의 서로 다른 워드 라인에 대응하는 메모리 셀에 상기 프로그래밍 검증 전압을 각각 인가하는 단계를 더 포함하는,
메모리 디바이스의 동작 방법. - 제1항에 있어서,
상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 상기 싱글-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하는 상기 단계는,
상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 상기 싱글-플레인 프로그래밍 방식을 바로 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하는 단계, 또는
상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 상기 프로그래밍 동작을 일시 중지하고, 제2 명령을 수신한 후, 상기 싱글-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하는 단계를 포함하는,
메모리 디바이스의 동작 방법. - 제1항에 있어서,
상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 제1 플래그를 저장하는 단계, 및
제1 명령의 수신에 응답하여, 상기 프로그래밍 예외가 존재하는 메모리 플레인에 할당된 데이터를 상기 메모리 디바이스의 다른 메모리 플레인들에 저장하는 단계 ― 상기 제1 명령은 상기 제1 플래그에 대응하는 메모리 플레인의 상기 저장된 데이터를 덤프(dump)하도록 명령하도록 구성됨 ― 를 더 포함하는,
메모리 디바이스의 동작 방법. - 제1항에 있어서,
상기 싱글-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하는 상기 단계는,
상기 적어도 2개의 메모리 플레인 중 제1 메모리 플레인에 대해 상기 프로그래밍 동작을 수행하는 단계, 및
상기 제1 메모리 플레인에 대한 상기 프로그래밍 동작이 실패했거나 완료되었다고 판단하는 것에 응답하여, 상기 적어도 2개의 메모리 플레인 중 제2 메모리 플레인에 대해 상기 프로그래밍 동작을 수행하는 단계를 포함하는,
메모리 디바이스의 동작 방법. - 제1항에 있어서,
상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 메모리 플레인이 존재하지 않는다고 판단하는 것에 응답하여, 상기 멀티-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 상기 프로그래밍 동작을 계속 수행하는 단계를 더 포함하는,
메모리 디바이스의 동작 방법. - 메모리 디바이스로서,
메모리 플레인(memory plane)들 및 상기 메모리 플레인들에 결합된 주변회로를 포함하되,
상기 주변회로는, 멀티-플레인(multi-plane) 프로그래밍 방식을 채택하여 상기 메모리의 적어도 2개의 메모리 플레인에 대해 동시에 프로그래밍 동작을 수행하고, 상기 적어도 2개의 메모리 플레인에 프로그래밍 예외를 갖는 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 싱글-플레인(single-plane) 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하도록 구성되는,
메모리 디바이스. - 제11항에 있어서,
상기 주변회로는 제어 회로 및 행 드라이버(row driver)를 포함하고, 상기 행 드라이버는 상기 적어도 2개의 메모리 플레인에 결합되고 상기 제어 회로에 의해 제어되며,
상기 행 드라이버는 상기 멀티-플레인 프로그래밍 방식에서, 상기 프로그래밍 동작이 동시에 수행되는 상기 적어도 2개의 메모리 플레인에 워드 라인(word line) 구동 전압을 인가하도록 구성되고,
상기 행 드라이버는 상기 싱글-플레인 프로그래밍 방식에서, 선택된 메모리 플레인에 상기 워드 라인 구동 전압을 인가하도록 추가로 구성되는,
메모리 디바이스. - 제12항에 있어서,
상기 행 드라이버는, 상기 멀티-플레인 프로그래밍 방식에서 상기 싱글-플레인 프로그래밍 방식으로 전환한 후, 상기 적어도 2개의 메모리 플레인 각각에 대해, 상기 메모리 플레인 각각 상의 제1 선택된 워드 라인에 제1 프로그래밍 전압을 인가하도록 구성되고,
상기 제1 프로그래밍 전압은 제2 프로그래밍 전압보다 작고, 상기 제2 프로그래밍 전압은 상기 프로그래밍 예외를 갖는 것으로 판단된 상기 각각의 메모리 플레인 상의 상기 제1 선택된 워드 라인에 인가되는 프로그래밍 전압이고, 상기 제1 선택된 워드 라인은 상기 프로그래밍 예외를 갖는 것으로 판단된 상기 각각의 메모리 플레인 상의 선택된 워드 라인인,
메모리 디바이스. - 제13항에 있어서,
상기 행 드라이버는, 상기 각각의 메모리 플레인의 상기 제1 선택된 워드 라인에 상기 제1 프로그래밍 전압을 인가하는 것에 응답하여, 상기 각각의 메모리 플레인 상의 비선택된(unselected) 워드 라인에 제1 턴온(turn-on) 전압을 인가하도록 추가로 구성되고,
상기 제1 턴온 전압은 제2 턴온 전압보다 작고, 상기 제2 턴온 전압은 상기 프로그래밍 예외를 갖는 것으로 판단된 상기 각각의 메모리 플레인 상의 상기 비선택된 워드 라인에 인가되는 턴온 전압인,
메모리 디바이스. - 제11항에 있어서,
상기 주변회로는,
상기 적어도 2개의 메모리 플레인의 현재 프로그래밍되는 메모리 셀에 대해 수행된 프로그래밍 검증 횟수를 검출하고,
상기 프로그래밍 검증 횟수가, 기록될 현재 데이터에 대응하는 사전 설정된 횟수를 초과하는 것에 응답하여, 상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하도록 구성되는,
메모리 디바이스. - 제15항에 있어서,
상기 주변회로는 프로그래밍 검증 전압 발생기들을 더 포함하고, 상기 프로그래밍 검증 전압 발생기들 각각은 상기 적어도 2개의 메모리 플레인 중 하나에 결합되고 상기 제어 회로에 의해 제어되며,
상기 프로그래밍 검증 전압 발생기들은 서로 다른 메모리 플레인의 상기 현재 프로그래밍되는 메모리 셀에 프로그래밍 검증 전압을 각각 인가하도록 구성되는,
메모리 디바이스. - 제16항에 있어서,
상기 프로그래밍 검증 전압 발생기들 각각은 상기 적어도 2개의 메모리 플레인 중 하나의 메모리 플레인의 워드 라인에 결합되고,
상기 프로그래밍 검증 전압 발생기들은, 동일한 메모리 플레인의 서로 다른 워드 라인에 대응하는 메모리 셀에 상기 프로그래밍 검증 전압을 각각 인가하도록 구성되는,
메모리 디바이스. - 제11항에 있어서,
상기 주변회로는, 상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 상기 싱글-플레인 프로그래밍 방식을 바로 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하도록 구성되거나, 또는
상기 주변회로는, 상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 상기 프로그래밍 동작을 일시 중지하고, 제2 명령을 수신한 후, 상기 싱글-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하도록 구성되는,
메모리 디바이스. - 제11항에 있어서,
상기 주변회로는, 상기 메모리 플레인들에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여 제1 플래그를 저장하도록 구성된 레지스터를 더 포함하고,
상기 주변회로는, 제1 명령을 수신할 때, 상기 프로그래밍 예외가 존재하는 메모리 플레인에 할당된 데이터를 상기 메모리의 다른 메모리 플레인들에 저장하도록 구성되며, 상기 제1 명령은 상기 제1 플래그에 대응하는 메모리 플레인의 상기 저장된 데이터를 덤프(dump)하도록 명령하도록 구성되는,
메모리 디바이스. - 제11항에 있어서,
상기 메모리는 3차원 NAND형 메모리를 포함하는,
메모리 디바이스. - 메모리 시스템으로서,
제11항 내지 제20항 중 어느 한 항의 하나 이상의 메모리 디바이스, 및
상기 메모리에 결합된 메모리 제어기를 포함하는,
메모리 시스템. - 제21항에 있어서,
상기 주변회로는 제2 명령을 수신하고, 상기 제2 명령에 응답하여, 상기 멀티-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 동시에 상기 프로그래밍 동작을 수행하고, 상기 적어도 2개의 메모리 플레인에 상기 프로그래밍 예외를 갖는 상기 메모리 플레인이 존재한다고 판단하는 것에 응답하여, 상기 프로그래밍 동작을 일시 중지하고 제1 플래그를 저장하도록 구성되고,
상기 메모리 제어기는 상기 제1 플래그에 따라 제3 명령을 발행하도록 구성되고,
상기 주변회로는 상기 제3 명령을 수신하고, 상기 제3 명령에 응답하여, 상기 싱글-플레인 프로그래밍 방식을 채택하여 상기 적어도 2개의 메모리 플레인에 대해 순차적으로 상기 프로그래밍 동작을 수행하도록 추가로 구성되는,
메모리 시스템.
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