KR20100114086A - 다중-페이지 병렬 프로그램 플래시 메모리 - Google Patents

다중-페이지 병렬 프로그램 플래시 메모리 Download PDF

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KR20100114086A
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램버스 인코포레이티드
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Abstract

비트 라인과 그 비트 라인에 연결된 복수의 저장 셀을 구비한 NAND 플래시 메모리 디바이스가 개시된다. 프로그래밍 회로 소자는 동일한 비트 라인에 연관된 다른 NAND 스트링 내의 둘 이상의 저장 셀을 프로그램하기 위하여, 복수의 저장 셀에 동시에 접속된다.

Description

다중-페이지 병렬 프로그램 플래시 메모리{MULTI-PAGE PARALLEL PROGRAM FLASH MEMORY}
본 명세서는 전체적으로 비-휘발성 플래시 메모리 시스템에 관한 것이고, 보다 상세하게는 이 시스템의 데이터 통신 속도에 관한 것이다.
비-휘발성 메모리 형태의 플래시 메모리는 전자 데이터 저장 수단으로 점점 인기를 얻고 있다. 플래시 메모리는 더 견고하고, 보다 빠른 데이터 액세스를 허용하기 때문에, 종래 자기(magnetic) 형태의 메모리 저장소에 대해 특히 유리하다. 표준 플래시 메모리에서, 데이터는 통상적으로 대형 블럭내에 존재하면서 "셀(cells)"로서 알려진 복수의 플로팅-게이트 트랜지스터(floating-gate transistor)에 걸쳐서 저장된다. 각 셀은 표준 제어 게이트와 MOSFET(metal-oxide semiconductor field effect transistor) 채널 사이에서 전기적으로 고립된 제 2("플로팅") 게이트가 전하를 저장하기 위한 용량성 저장 용량으로 동작하는 것을 제외하고, 표준 MOSFET 처럼 동작한다. 따라서, 각 셀은 플로팅 게이트에 대한 전하에 기초하여 데이터의 단일 비트(single bit), 또는 다중 비트(multiple bit)를 저장할 수 있다. 예를 들어, 대전되지 않은 플로팅 게이트는 데이터의 논리 "1" 비트에 상응하고, 충분히(음으로) 대전된 플로팅 게이트는 데이터의 논리 "0" 비트에 상응할 수 있다. 셀들은 일반적으로 논리 "1" 상태로 초기화(및 리셋)되고(즉, 음성 전하가 초기에 플로팅 게이트상에 저장되지 않음), 그 다음에 논리 "0" 상태로 프로그램될 수 있다. 이와 반대로, 개별적 셀(블록 내의)은 플래시 메모리 구조의 제약 때문에, 독립적으로 논리 "0" 상태에서 다시 논리 "1" 상태로 리셋될 수 없다. 바꾸어 말하면, 광범위한 셀 블록이 전체적으로 동시에 소거된다.
플래시 메모리에는 전형적으로 두 개의 다른 종류(NOR과 NAND)가 알려져 있다. NOR과 NAND 플래시 메모리 간의 주요 차이점은 셀의 구성에 있다. NOR 메모리의 셀은 병렬로 비트 라인에 접속되기 때문에, 각 셀에 개별적으로 액세스할 수 있다. 이와 반대로, NAND 메모리의 셀은 직렬로 비트 라인에 접속되어 있기 때문에, 전형적으로 동작은 비트 라인에 연결된 셀의 열 전체를 걸쳐 동시에 수행된다. 그러나, 셀의 열 구성에 의해 셀은 서로에 대해 더욱 근접하게 배치되며, 따라서 밀도 높게 패킹된 메모리 어레이가 얻어진다. 이는 보다 큰 데이터 용량을 위해 보다 적은 다이 영역(die area)을 이용함으로써 NAND 메모리를 유리하게 한다. 그러나, NAND 플래시 메모리내에 데이터를 프로그램하는 지금까지의 방법은, 프로그램 동작이 수행되는데 있어서 속도와 효능에 심각한 제한이 있고, 이로 인해 NAND 메모리의 사용이 주로 대용량 저장 디바이스에 제한되었다. 이와 동시에, 랩탑 컴퓨터와 디지털 카메라와 같은 휴대 전자 애플리케이션에서 NAND 플래시 메모리의 사용 증가는 보다 빠른 프로그램 속도(예를 들어, 비디오 기록)를 필요로 한다.
도 1a는 다수의 셀 1200 - 120n(설명을 목적으로, 각 셀(1200 - 120n)은 NMOS에 따라 설계된 플로팅-게이트 트랜지스터라고 가정함)에 연결된 비트 라인(BL)으로 구성된 종래 NAND 메모리 디바이스(100)를 도시한다. 비트 라인 선택 트랜지스터(110)는 비트 라인(BL)과 첫 번째 셀(1200) 사이에 연결되고, 접지 선택 트랜지스터(130)은 마지막 셀(120n)과 소스 단자(예를 들어, 접지 전위) 사이에 연결된다. 데이터는 소망하는 셀에 대한 워드 라인에 하이 프로그램 전압(VPGM)을 인가하고, 모든 나머지 셀의 워드 라인들에 패스 전압(VPASS)을 인가함으로써, 한번에 하나의 셀씩 메모리 디바이스(100) 내로 프로그램된다. 예를 들어, 셀(1201) 내로 데이터 비트를 프로그램하는 것은, 먼저 비트 라인(BL)을 저 전압(~0V)으로 강하시키는 것을 필요로 한다. 이후에, 워드 라인(WL1)은 적절한 프로그램 전압(VPGM)(~20V)으로 상승하는데 반해, 나머지 워드 라인(WL0 및 WL2-WLn)은 패스 전압(VPASS)(~10V)이 인가된다. 이어, 하이 전압(Vcc)이 비트 선택 라인(BS)에 인가되어 비트 선택 트랜지스터(110)가 유효하게 "턴 온" 되는데 반해, 로우 전압(~0V)이 접지 선택 라인(GS)에 인가되어 실제로 접지 선택 트랜지스터(130)가 실제로 "턴 오프"된다. 따라서, 워드 라인(WL0 및 WL2-WLn)에 인가된 패스 전압은, 각 셀(1200 및 1202-120n)이 자신의 플로팅 게이트상의 저장된 전하에 상관없이 도전되는 것을 허용하기 위하여, 임계 전압(VT)보다 충분히 크며, 따라서, 셀(1201)의 게이트에 인가된 하이 프로그램 전압은 셀(1201)의 플로팅 게이트에 전자 터널링을 야기한다. 이러한 접근법의 불리한 제한은, 비트 라인에 연결된 셀(1200 - 120n) 중 한번에 하나 만이 프로그램될 수 있다는 것이다. 달리 설명하면, 셀(1200 - 120n)의 각 행(예를 들어, 동일한 워드 라인에 각각 연결되는 하나 이상의 셀의 그룹으로서, 종종 "페이지"로 불림)은 순차적으로 프로그램되는 것이 전형적이다. 설명을 목적으로, 단지 하나의 비트 라인이 도 1a의 메모리 디바이스와 관련하여 도시되었다는 것을 유의하여야 한다. 그러나, NAND 메모리 디바이스(100)는 실제로 서로 병렬로 변위된 둘 이상의 비트 라인(BL)을 구비함으로써, 비트 라인(BL)과 워드 라인(WL0 - WLn)이 메모리 셀 어레이에 각각 연결될 수 있다.
도 1a을 계속 참조하면, 로우 판독 전압(VRD)을 소망되는 셀에 대한 워드 라인에 인가하고, 패스 전압(VPASS)을 모든 나머지 셀에 인가함으로써, 데이터는 한 번에 한 셀씩 NAND 플래시 메모리 디바이스로부터 판독될 수 있다. 상술한 예시로부터 계속되어, 셀(1201)에 저장된 데이터를 판독하기 위하여, 먼저 비트 라인(BL)은 전압(VBL)으로 충전된다. 이어, 워드 라인(WL1)은 판독 전압(VRD)으로 되고, 한편, 나머지 워드 라인(WL0 및 WL2 -WLn)들은 다시 한번 패스 전압(VPASS)(~10V)으로 된다. 이제 비트 라인 선택 트랜지스터(110)와 접지 선택 트랜지스터(130)가 턴 온되면, 셀(1201)의 플로팅 게이트 상에 음성으로 저장된 전하는 판독 전압(VRD)을 초과하여 셀(1201)의 임계 전압(VT)을 유효하게 상승시키고, 이로 인해 셀(1201)은 비-도전 상태를 유지한다. 따라서, 비트 라인(BL)상의 전하는 전압(VBL)으로 유지되고, 데이터의 논리 "0" 비트로서 감지되고 해석될 수 있다. 선택적으로, 비트 라인(BL) 상의 존재하는 전하는, 데이터의 논리 "1" 비트로서 감지되고 해석될 수 있다. 한편, 셀(1201)의 플로팅 게이트상에 저장된 전하가 없으면(데이터의 논리 "1" 비트를 의미함), 판독 전압(VRD)의 인가는 셀(120)을 도전 상태로 충분히 야기시켜 접지로의 경로를 형성할 수 있다. 이러한 경우, 비트 라인(BL)상의 전하는 로우로 강하되고, 데이터의 논리 "1" 비트로서 감지되고 해석될 수 있다. 선택적으로, 비트 라인(BL)상 전하의 부재는 데이터의 논리 "0" 비트로서 감지되고 해석될 수 있다.
도 1b는 다중 NAND 메모리 체인(101, 102)으로 구성된 다른 종래의 NAND 메모리 디바이스(160)를 도시한다. 메모리 체인(101)은 비트 선택 트랜지스터(100), 제 1 복수 셀(1200 - 120m) 및 접지 선택 트랜지스터로 구성된다. 메모리 체인(102)은 비트 선택 트랜지스터(140), 제 2 복수 셀(120m+1 - 120n), 및 접지 선택 트랜지스터(150)로 구성된다. NAND 메모리 디바이스(160)의 동작은 두 메모리 체인(101, 102)이 분리되어 동작하는 것을 제외하고는, 도 1a을 참조하여 상술되어진 NAND 메모리(100)의 동작과 매우 유사하다. 예를 들어, 비트 선택 트랜지스터(140)를 오프로 두면서, 비트 선택 트랜지스터(110)를 턴 온하여, 프로그래밍이 셀(1200 - 120m) 내에서만 이루어지도록 한다. 이는 더 많은 셀이 비트 라인(BL)에 접속되도록 함과 동시에 전력 소모를 감소시킨다. 메모리 체인(101, 102)의 각각이 개별적으로 도 1a의 메모리 디바이스(100)와 거의 동일하게 동작한다는 것에 유의하여야 한다.
또한, 데이터의 정확한 프로그래밍을 보장하기 위해서, 일반적으로 셀(1200 - 120n) 중의 제 1 셀에서 프로그램이 완료된 후 셀(1200 -120n) 중의 제 2 셀에서 프로그래밍이 시작된다는 것에 유의하여야 한다. 따라서, 프로그래밍 동작은 비트 선택 트랜지스터(110 또는 140) 중 하나를 정확하게 턴 온시키고, 프로그램 전압(VPGM)을 워드 라인(WL0 - WLn) 중 하나에 정확하게 인가하는 것을 여전히 필요로 한다. 예를 들어, 셀(1200)에 대한 프로그래밍은 먼저 비트 라인(BL)의 전압 강하(~0V)를 필요로 한다. 다음, 비트 선택 라인(BS_A)상의 전압을 전압(VCC)으로 상승시켜서 비트 선택 트랜지스터(110)는 턴 온되고, 이와 동시에, 로우 전압(~0V)을 비트 선택 라인(BS_B)에 인가함으로써 비트 선택 트랜지스터(140)는 오프로 유지된다. 이어, 프로그램 전압(VPGM)이 워드 라인(WL0)에 인가되고, 한편, 패스 전압이 모든 나머지 워드 라인(WL1 - WLn)에 인가된다. 이러한 프로그램 동작이 수행되는 동안, 두 개의 접지 선택 트랜지스터(130, 150) 모두는 "오프" 상태로 유지된다. 유사하게, 판독 동작은 도 1a을 참조하여 상술되어진 방법으로 실행될 수 있다.
도 1c는 NAND 플래시 메모리 내의 프로그램 동작을 위한 타이밍 다이어그램을 도시한다. 도 1c의 프로그램 동작은 본 명세서에서 도 1b의 메모리 디바이스(160)를 참조하여 설명된다. 시점(t0)에서 비트 라인(BL)은 로우가 된다. 이 시점에서 제 1 비트 선택 라인(BS_A)은 전압(VCC)으로 설정되고, 워드 라인(WL0)은 전압(VPGM)으로 설정되며, 한편 워드 라인(WL1 - WLm)은 전압(VPASS)으로 설정되고, 제 2 비트 선택 라인(BS_B)과 나머지 워드 라인(WLm +1 - WNn)은 디어썰트(deassert)로 유지된다(설명을 목적으로, 워드 라인(WL0 - WLn) 상의 신호 레벨을 언급할 때, 프로그램 전압(VPGM)의 인가는 "어썰트(asserted)" 신호로서 표시되고, 패스 전압(VPASS)의 인가는 "비-프로그래밍 어썰트(asserted but non-programming)" 신호로서 표시되고, 0 전압의 인가는 "디어썰트" 신호로 표시된다.) 도 1a와 도 1b를 참조하여 상술한 것처럼, 워드 라인(WL0)은 데이터를 셀(1200)에 프로그램하는데 필요한 시점(t0)에서 시점(t1)까지의 기간 동안에 어썰트되어 있고, 제 1 비트 선택 라인(BS_A)도 이 전체 기간 동안에 어썰트되어 있다. 시점(t1)에서, 셀(1200) 내 프로그램 동작이 완료된 후에, 제 1 비트 선택 라인(BS_A)과 워드 라인(WL0 - WLm)은 디어썰트되어, 비트 라인(BL)이 비-프로그램 상태로 복귀할 수 있다.
이어서, 시점(T2)에서, 비트 라인은 다시 로우가 된다. 이 시점에, 제 2 비트 선택 라인(BS_B)은 전압(VCC)로 설정되고, 워드 라인(WLn)은 전압(VPGM)으로 설정되고, 워드 라인(WLm +1 - WLn -1)은 전압(VPASS)으로 설정된다. 이 시점에서, 제 1 비트 선택 라인(BS_A)과 모든 다른 워드 라인(WL0 - WLm)은 디어썰트되어 있다. 워드 라인(WLn)은 데이터를 셀(1200)에 프로그램하는데 필요한 시점(t2)에서 시점(t3)까지의 기간 동안에 대해 어썰트되어 있고, 제 2 비트 선택 라인(BS_B)도 이 전체 기간 동안에 어썰트되어 있다. 도 1c에 예시되지 않았지만, 접지 선택 라인(GS_A, GS_B)은 프로그램 동작 동안 지속적으로 로우로 유지된다.
상술한 실시예에서, 프로그램 동작의 시퀀스는, 일반적으로 제 2 프로그램 동작이 제 1 프로그램 동작이 완전하게 완료된 후에만 시작하기 때문에(즉, 워드 라인(WL0 - WLn) 중에 하나만이 주어진 시간에 어썰트될 수 있음), 완료되기까지 많은 시간이 소요될 수 있다.
도 2는 셀(2210 - 221n, 2220 - 222n) 어레이, 두 개의 비트 라인(BL1, BL2), 및 복수의 워드 라인(WL0 - WLn)으로 구성된 또 다른 종래 기술의 NAND 메모리 디바이스를 예시한다. 여기서, 비트 라인 각각은 각자의 셀 열에 비트 선택 트랜지스터(211, 212)와 접지 선택 트랜지스터(231, 232)를 통해 접속되고, 워드 라인 각각은 각자의 셀 행에 접속된다. 도 2에서, 워드 라인(WL0 - WLn) 중 어느 한 워드 라인에 인가된 전압은 두 셀의 게이트에서 수신됨에 주의한다. 예를 들어, 워드 라인(WL1)에 인가된 프로그램 전압(VPGM)은 셀(2211, 2221) 모두를 프로그램 상태로 만든다. 셀(2211)이 프로그램될 때 셀(2221)이 우연하게 프로그래밍되는 것을 방지하기 위하여, 먼저 비트 라인(BL2)이 하이 전압(VCC)으로 충전되어야 한다. 접지 선택 트랜지스터가 오프 상태를 유지하는 동안 비트 선택 트랜지스터(212)가 턴 온 되면, 비트 라인(BL2)으로부터의 전류는 각 셀(2220 - 222n)을 통해서 채널(~7V)을 생성한다. 전압차는, 각각의 워드 라인(WL0 - WLn)에 인가된 전압(VPASS 또는 VPGM)에 상관없이, 전자가 임의의 셀(2220 - 222n)의 플로팅 게이트로 터널링되는 것을 방지하기에 충분히 작다. 그러나, 이는 NAND 플래시 메모리 디바이스(200)의 프로그래밍에 추가적인 제약을 부가하는데, 분리된 비트 라인(BL1과 BL2)의 셀들(분리된 워드 라인(WL0 - WLn)에 연결됨)도 한번에 하나씩 프로그램되기 때문이다. 바꾸어 말하면, 임의의 주어진 시간에, 워드 라인(WL0 - WLn) 중 오직 하나만이 셀(2210 - 221n, 2220 - 222n)의 전체 어레이에 걸쳐 프로그램 전압(VPGM)으로 설정될 수 있다. 따라서, 여기에 프로그램 속도가 보다 빠른 NAND 플래시 메모리에 대한 요구가 존재한다.
본 발명은 데이터 통신 속도가 향상된 비-휘발성 플래시 메모리 디바이스 및 시스템을 제공하는 것을 목적으로 한다.
본 발명의 실시예에 따른 NAND 플래시 메모리 디바이스는, 제 1 비트 라인 세그먼트와 제 2 비트 라인 세그먼트를 포함하는 제 1 세그먼트된 비트 라인, 상기 제 1 비트 라인 세그먼트에 연결된 제 1 저장 셀과 상기 제 2 비트 라인 세그먼트에 연결된 제 2 저장 셀을 포함하는 제 1 복수의 저장 셀, 및 상기 제 1 저장 셀과 상기 제 2 저장 셀을 동시에 프로그램하는 프로그래밍 회로 소자를 포함한다.
본 발명의 다른 실시예에 따른 동작 방법은, NAND 플래시 메모리 디바이스 내의 비트 라인에 연결된 제 1 저장 셀을 프로그램하는 단계, 및 상기 제 1 저장 셀을 프로그램함과 동시에 제 2 저장 셀을 프로그램하는 단계를 포함하고, 상기 제 2 저장 셀은 상기 비트 라인에 연결된다.
본 발명에 의하면, 프로그램 속도가 보다 빠른 NAND 플래시 메모리를 제공할 수 있게 된다.
본 명세서의 개시 내용은 제한이 아니라 예시로서 첨부 도면에서 도시되며, 여러 도면에서 유사한 참조 번호는 유사한 요소를 참조한다.
도 1a는 종래 NAND 플래시 메모리를 도시한다.
도 1b는 다른 종래 NAND 플래시 메모리를 도시한다.
도 1c는 NAND 플래시 메모리 내 프로그램 동작을 위한 타이밍 다이어그램을 도시한다.
도 2는 다른 종래 NAND 플래시 메모리를 도시한다.
도 3a는 실시예에 따른 메모리 디바이스를 도시한다.
도 3b는 실시예에 따른 프로그램 동작을 위한 타이밍 다이어그램을 도시한다.
도 4는 다른 실시예에 따른 메모리 디바이스를 도시한다.
도 5는 또 다른 실시예에 따른 메모리 디바이스를 도시한다.
도 6은 다른 실시예에 따른 메모리 디바이스를 도시한다.
도 7은 실시예에 따른 메모리 시스템을 도시한다.
도 8은 다른 실시예에 따른 메모리 시스템을 도시한다.
본 명세서에서 설명된 실시예에서, 셀의 다중 페이지에 세밀한 입상도(fine granularity)로 동시 프로그래밍 동작을 수행할 수 있으며, 다이 영역 패널티(die area penalty)가 제한되고, 외부 랜덤 액세스 메모리(RAM) 오버헤드가 작은 NAND 플래시 메모리 디바이스가 개시된다. 설명의 편의상, 단어 "프로그램"과 "기록(write)"은 혼용될 수 있음에 주의한다. 또한 설명의 편의상, 단어 "행(row)"과 "페이지(page)"는 혼용될 수 있다.
도 3a는 실시예에 따른 메모리 디바이스(300)를 예시한다. 메모리 디바이스(300)는 두 개의 메모리 체인(301, 302)에 연결된 비트 라인(BL)을 포함한다. 메모리 체인(301)은 비트 라인 선택 트랜지스터(301), 제 1 복수 셀(3200 - 320m), 접지 선택 트랜지스터(330), 및 용량 저장 요소(360)로 구성된다. 메모리 체인(302)은 비트 라인 선택 트랜지스터(340), 제 2 복수 셀(320m+1 - 320n), 접지 선택 트랜지스터(350), 및 용량 저장 요소(370)로 구성된다. 메모리 디바이스(300)의 동작은 두 개의 메모리 체인(301, 302) 모두가 동시에 프로그램된다는 것을 제외하고는, 도 1b의 메모리 디바이스(160)의 동작과 유사하다. 더 구체적으로, 셀(3200 - 320m) 중 하나에 대한 프로그래밍이 셀(320m+1 - 320n) 중 하나에 대한 프로그래밍과 시간적으로 중첩될 수 있다.
예를 들어, 두 프로그램 동작이 메모리 체인(301)의 셀(3200)과 메모리 체인(302)의 셀(320n) 상에서 동시에 수행된다고 가정한다. 이는 먼저 비트 라인(BL) 에 저전압(~0V)을 인가하고, 그 후 비트 라인 선택 트랜지스터를 턴 온시키며, 한편 프로그램 전압(VPGM)을 워드 라인(WL0)에 인가하고, 패스 전압(VPASS)을 워드 라인(WL1 - WLm) 각각에 인가함으로써 수행된다. 셀(3200)의 플로팅 게이트에 전하를 인출(drawing)하는 전자 터널링 처리(electron tunneling process)가 느리기 때문에(~300㎲), 비트 라인(BL) 상의 전압은 용량 저장 요소(360)의 양단에 일시적으로 저장된다. 이 때문에 프로그램 동작은 비트 라인 선택 트랜지스터(310)가 턴 오프되더라도 지속될 수 있다. 이러한 방식으로, 비트 라인(BL)으로부터 메모리 체인(301)을 분리시킴으로써, 제2 프로그램 동작은, 메모리 체인(301) 내에서 지속되고 있는 제1 프로그램 동작에 영향을 주지 않고, 메모리 체인(302) 내에서 발생할 수 있다. 프로그램 동작이 셀(3200, 302n) 내에서 동시에 발생하기 때문에, 워드 라인(WL0 과 WLn) 각각은 동시에 프로그램 전압(VPGM)으로 유지된다. 다른 선택적 실시예에서, 용량 저장 요소(360, 370)는 메모리 체인(301, 302) 각각의 기생 정전 용량(예를 들어, 채널 정전 용량)를 사용하여 구현될 수 있으며, 따라서 임의의 추가적 회로 요소에 대한 필요가 제거된다.
프로그램 정보가 용량 저장 요소(360, 370)에 일시적으로 저장되기 때문에, 연속된 기록 리프레시 싸이클(uninterrupted write refresh cycle)은 외부 RAM 보다 용량 저장 요소(360, 370)로부터 직접 수행될 수 있다(예를 들어, 셀(3200, 320n) 내에 프로그램된 데이터를 리프레싱함). 이 방식에서, 기록 리프레시 싸이클은 현재 발생될 수 있는 어떤 기록 사이클도 중단(interrupt)시키지 않는다. 선택적 실시예에서, 프로그램 데이터는 여전히 외부 RAM으로부터 리프레시될 수 있다. 예를 들어, 외부 RAM으로부터의 리프레시는 용량 저장 요소(360, 370)의 정전 용량이 프로그램 시간 제한을 만족시키지 않는 경우에 바람직하다.
도 3a를 계속 참조하면, 데이터가 도 1a와 도 1b를 참조하여 상술한 종래 방법으로 메모리 디바이스(300)로부터 판독될 수 있다는 점에 주의한다. 또한, 메모리 디바이스(300) 내의 총 메모리 체인 개수에 따라서, 임의 개수의 동시 프로그램 동작이 메모리 디바이스(300)의 셀 내에서 일어날 수 있다는 것에 주의한다. 예를 들어, 메모리 디바이스(300)가 X 개의 메모리 체인을 가지면, X 개의 셀을 동시에 프로그램할 수 있다.
도 3b는 일 실시예에 따른 프로그램 동작을 위한 프로그램 타이밍도를 예시한다. 도 3b의 프로그램 동작은 명세서에서 도 3a의 메모리 디바이스(300)를 참조하여 설명된다. 시점(t0)에서 비트 라인(BL)은 로우가 된다. 또한, 이 시점에서 제 1 비트 선택 라인(BS_A)과 워드 라인(WL0)는 모두 어썰트되고, 워드 라인(WL1 - WLm)이 전압(VPASS)으로 설정되고, 제 2 비트 선택 라인(BS_B)과 다른 모든 워드 라인(WLm +1 - WLn)이 디어썰트 상태를 유지한다(설명의 편의상, 워드 라인(WL0 - WLn) 상의 신호 레벨을 언급할 때, 프로그램 전압(VPGM)의 인가는 "어썰트" 신호로서 표시되고, 0 전압의 인가는 "디어썰트" 신호로 표시되며, 전압(VPASS)의 인가는 "비-프로그램밍 어썰트" 신호로서 표시된다. 전압(VPGM)은 어썰트 구간 동안 하나의 NAND 체인마다 하나의 셀에 인가될 수 있다). 용량 충전 요소(360)가 적절한 전압 레벨까지 충전된 후에, 제 1 비트 선택 라인(BS_A)은 시점(t1)에서 디어썰트되고, 제 2 비트 선택 라인(BS_B)과 워드 라인(WLn)은 모두 이 시점에서 어썰트된다. 셀(3200, 320n) 내에서 전자 터널링이 동시에 발생하기 때문에, 시점(t1)에서 워드 라인(WL0과 WLn)이 모두 어썰트된다는 것에 주의한다.
시점(t2)에서, 제 2 비트 선택 라인(BS_B)이 디어썰트되어서 비트 라인(BL)이 원래의 상태로 돌아갈 수 있다. 이 시간 동안, 워드 라인(WL0, WLn) 모두는 셀(3200, 320n) 내에서 프로그래밍이 지속되므로 어썰트를 유지한다. 이 시간 동안, 워드 라인(WL1 - WLn -1)은 전압(VPASS)으로 설정된다. 시점(t3)에서 워드 라인(WL0, WLm)은 셀(3200) 내에서 프로그램 동작이 완료되므로 디어썰트된다. 따라서, 워드 라인(WL0, WLn)이 시점(t1)과 시점(t3) 사이의 전체 구간 동안, 동시에 어썰트된다는 것에 주의한다. 또한, 도 3b에는 도시되지 않았지만, 접지 선택 라인(GS_A, GS_B)은 프로그램 동작 동안 로우를 유지한다.
도 4는 다른 실시예에 따른 메모리 디바이스를 예시한다. 메모리 디바이스(400)는 네 개의 메모리 체인(401-404)에 연결된 두 개의 비트 라인(BL1, BL2)을 포함한다. 도 4의 실시예에서 프로그램 동작은 비트 라인(BL1, BL2) 각각의 개별된 페이지에서 동시에 발생할 수 있다. 예를 들어, 로우 전압을 제 1 비트 라인(BL1)에 인가하고, 하이 전압을 제 2 비트 라인(BL2)에 인가함으로써, 제 1 프로그램 동작이 메모리 체인(402) 내에서 수행될 수 있다. 따라서, 프로그램 전압(VPGM)이 워드 라인(WLm +1 - WLn) 중 하나에 인가되면, 메모리 체인(404) 내에 저장된 모든 데이터는 그대로 유지되면서, 비트가 메모리 체인(402)의 상응하는 셀에 프로그램된다. 이어, 로우 전압이 비트 선택 라인(BS_B)에 인가되면, 비트 선택 라인(BS_B)에 연결된 비트 라인(BL1, BL2) 모두의 비트 라인 선택 트랜지스터 각각이 턴 오프된다. 로우 전압을 제 2 비트 라인(BL2)에 인가하고, 하이 전압을 제 1 비트 라인(BL1)에 인가함으로써, 이제 제 2 프로그램 동작이 메모리 체인(403) 내에서 수행될 수 있다. 이 방식에서, 프로그램 전압(VPGM)이 워드 라인(WL0-WLn) 중 하나에 인가되면, 메모리 체인(401) 내에 저장된 모든 데이터는 그대로 유지되면서, 비트가 메모리 체인(403)의 상응하는 셀에 프로그램된다. 따라서, 제 2 프로그램 동작은 제 1 비트 라인(BL1) 상의 다른 페이지에서 이미 발생한 제 1 프로그램 동작에 영향을 주지 않고, 제 2 비트 라인(BL2) 상에서 동시에 발생할 수 있다. 선택적 실시예에서, 복수의 메모리 체인이 세그먼트된 비트 라인(BL1, BL2)의 비트 라인 세그먼트 각각에 연결될 수 있다.
도 5는 또 다른 실시예에 따른 메모리 디바이스를 예시한다. 메모리 디바이스(500)는 두 개의 메모리 체인(501, 502)에 연결된 세그먼트된 비트 라인(BL)을 포함한다. 메모리 체인(501)은 비트 라인 선택 트랜지스터(510), 제 1 복수의 셀(5200 - 520m), 및 접지 선택 트랜지스터(530)로 구성된다. 메모리 체인(502)은 비트 라인 선택 트랜지스터(540), 제 2 복수의 셀(520m+1 - 520n), 및 접지 선택 트랜지스터(550)로 구성된다. 복수의 세그먼트 트랜지스터(5801 - 5803)는 세그먼트된 비트 라인(BL)을 따라서 직렬로 연결되어, 비트 라인(BL)을 두 개의 비트 라인 "세그먼트" 로 실질적으로 분리한다. 세그먼트 트랜지스터(5801, 5802) 사이에 연결된 회로 요소는 제 1 비트 라인 세그먼트를 형성하고, 한편 세그먼트 트랜지스터(5802, 5803) 사이에 연결된 회로 요소는 제 2 비트 라인 세그먼트를 형성한다. 예를 들어, 도 5에 도시된 바와 같이, 제 1 비트 라인 세그먼트는 메모리 체인(502)을 포함하고, 제 2 비트 라인 세그먼트는 메모리 체인(501)을 포함한다. 설명의 편의상, 비트 라인 세그먼트(5801 - 5802, 5802 - 5803) 각각에 단지 하나의 메모리 체인이 연결된 것으로 도시되었지만, 선택적 실시예에서는 복수의 메모리 체인이 추가적으로 비트 라인 세그먼트(5801 - 5802, 5802 - 5803) 각각에 연결될 수 있다. 셀(5200 - 520n)에 데이터를 프로그램할 때, 프로그램 정보는 일시적으로 용량 저장 요소(560, 570)에 저장될 수 있고, 이로써 메모리 체인(501, 502) 내에서 동시 프로그램 동작디 수행될 수 있다. 실시예에서, 용량 저장 요소(560, 570) 각각은 비트 라인 세그먼트(5801 - 5802 , 5802 - 5803)의 하나 이상의 기생 정전 용량으로 각자 구성된다. 예를 들어, 용량 저장 요소(560)는 세그먼트 트랜지스터(5801 - 5802) 및 메모리 체인(502)의 비트 라인 선택 트랜지스터(540)로부터의 기생 정전 용량들의 조합일 수 있다. 따라서, 용량 저장 요소(560)의 총 정전 용량은 비트 라인 세그먼트(5801 - 5802)에 연결된 메모리 체인의 개수에 따라 달라진다. 그러나, 선택적 실시예에서, 추가 회로 요소(예컨대, 캐패시터)가 용량 저장 요소(560, 570) 각각의 총 정전 용량을 증가시키기 위해서 비트 라인 세그먼트(5801 - 5802 , 5802 - 5803)에 각각 연결될 수 있다.
도 5를 계속 참조하면, 먼저 로우 전압을 비트 라인(BL)에 인가하고, 용량 저장 요소(560)를 적절한 전압 레벨까지 충전(세그먼트 트랜지스터(5802, 5803)가 턴 온 되어야 함에 주의)함으로써, 동시 프로그램 동작이 메모리 체인(501, 502) 내에서 수행될 수 있다. 용량 저장 요소(560)가 적절한 전압 레벨까지 충전되는 대로, 세그먼트 트랜지스터(5802)는 턴 오프 되고, 이로써 용량 저장 요소(560) 상에 저장된 전하는 트랩핑(trapping)된다. 이 시점에, 비트 라인 선택 트랜지스터(540)는 턴 온 되고, 프로그램 전압(VPGM)이 워드 라인(WLm +1 - WLn) 중 하나에 인가되고, 패스 전압(VPASS)이 나머지 워드 라인에 인가된다. 또한, 이 시간 동안, 각 프로그램 정보는 용량 저장 요소(570)에 저장될 수 있다. 따라서, 비트 라인 선택 트랜지스터(510)는 턴 온 되고, 프로그램 전압(VPGM)이 워드 라인(WL0 - WLm)의 하나에 인가되고, 패스 전압(VPASS)이 나머지 워드 라인에 인가된다. 이로써, 제 2 프로그램 동작은 메모리 체인(502) 내에서 이미 발생한 제 1 프로그램 동작에 영향을 미치지 않고, 메모리 체인(501) 내에서 동시에 발생할 수 있다. 데이터는, 도 1a와 도 1b를 참조하여 상술한 종래 방식으로, 메모리 디바이스(500)로부터 판독될 수 있다. 그러나 이러한 판독은 전류가 세그먼트된 비트 라인(BL)을 따라서 자유롭게 흐르도록 하기 위해서, 판독 동작 동안에 모든 세그먼트 트랜지스터(5801 - 5803)를 턴 온 시켜야 할 필요가 있다.
프로그램 정보가 일시적으로 용량 저장 요소(560, 570)(즉, 비트 라인 세그먼트(5801 - 5802, 5802 - 5803) 내)에 저장되기 때문에, 기록 리프레시 싸이클은 외부 RAM보다는 용량 저장 요소(560과 570)로부터 직접 수행될 수 있다. 이 방식에서, 기록 리프레시 싸이클은 현재 발생한 어떤 기록 싸이클도 중단시키지 않는다. 선택적 실시예에서, 프로그램 데이터는 외부 RAM으로부터 여전히 리프레시될 수 있다. 예를 들어, 외부 RAM으로부터의 리프레시는 비트 라인 세그먼트(5801 - 5802, 5802 - 5803)의 정전 용량이 프로그램 시간 제한을 충족하지 못하는 경우에 바람직하다.
도 6은 다른 실시예에 따른 메모리 디바이스를 예시한다. 메모리 디바이스(600)는 네 개의 메모리 체인(601 - 604)에 연결된 두 개의 세그먼트된 비트 라인(BL1, BL2)을 포함한다. 도 6의 실시예에서 프로그램 동작은 비트 라인(BL1, BL2) 각각의 개별 페이지에서 동시에 발생할 수 있다. 예를 들어, 로우 전압을 제 1 비트 라인(BL1)에 인가하고, 하이 전압을 제 2 비트 라인(BL2)에 인가함으로써(이 시간 동안, 하이 전압이 세그먼트 선택 라인(SS2, SS3)에 일반적으로 인가됨에 주의함), 제 1 프로그램 동작이 메모리 체인(602) 내에서 수행될 수 있다. 따라서, 프로그램 전압(VPGM)이 워드 라인(WLm +1 - WLn) 중 하나에 인가되는 경우, 메모리 체인(604) 내에 저장된 모든 데이터는 그대로 유지되면서, 비트가 메모리 체인(602)의 상응하는 셀에 프로그램된다. 이어서, 로우 전압이 세그먼트 선택 라인(SS2)에 인가되면, 세그먼트 선택 라인(SS2)에 연결된 두 개의 비트 라인(BL1과 BL2)의 세그먼트 트랜지스터 각각이 턴 오프된다. 로우 전압을 제 2 비트 라인(BL2)에 인가하고, 하이 전압을 제 1 비트 라인(BL1)에 인가함으로써, 이제 제 2 프로그램 동작이 메모리 체인(603) 내에서 수행될 수 있다. 이 방식에서, 프로그램 전압(VPGM)이 워드 라인(WL0 - WLn) 중 하나에 인가되면, 메모리 체인(601) 내에 저장된 모든 데이터는 그대로 유지되면서, 비트가 메모리 체인(603)의 상응하는 셀에 프로그램 된다. 따라서 제 2 프로그램 동작은 제 1 비트 라인(BL1) 상의 다른 페이지에서 이미 발생한 제 1 프로그램에 영향을 미치지 않고, 제 2 비트 라인(BL2) 상에서 동시에 발생할 수 있다. 선택적 실시예에서, 복수의 메모리 체인이 세그먼트된 비트 라인(BL1, BL2)의 각 비트 라인 세그먼트에 연결될 수 있다.
다시 도 5의 실시예를 참조하면, 메모리 디바이스(500)는 여러 면에서 유리하다. 메모리 디바이스(500)의 첫 번째 이점은, 일부 경우에서 비트 라인이 다른 메모리 디바이스의 비트 라인보다 짧아서 보다 빠른 동작이 가능하다는 것이다. 만약 스위치(5802)가 턴 오프되면, 비트 라인은 용량 저장 요소(570)에 의해 가벼운 부하(load)가 걸린다. 가벼운 부하 상태는, 스위치(5802)가 턴 온되고 스위치(5801)가 턴 오프된 상태와 비교하여 보다 빠른 동작을 가능하게 한다. 스위치(5802)가 턴 온되고 스위치(5801)가 턴 오프된 상태는 전체 비트 라인 상에서 용량 저장 요소(560, 570)를 구비함으로써 2배의 비트 라인 정전 용량 부하를 유발한다.
메모리 디바이스(500)의 두 번째 이점은, 프로그램된 데이터가 단일 레벨 셀(SLC) NAND 플래시 디바이스에 대해 쉽게 검증될 수 있다는 것이다. 예를 들어, 기록 싸이클의 제 1 단계(phase)가 완료된 후, 프로그램 정보는 비트 라인 세그먼트(5801 - 5802, 5802 - 5803)의 용량 저장 요소(560, 570) 각각 내에 그대로 유지된다. 그 후, 이 데이터는 각각의 셀 데이터와 함께 각 용량 저장 요소(560, 570)로부터 판독될 수 있다. 따라서 각 용량 저장 요소(560, 570)로부터 판독된 데이터는 각각의 셀(즉, 기록 싸이클의 제 1 단계 동안 프로그램된 셀)로부터 판독된 데이터와 비교되어, 새로운 검증된 판독 데이터를 생성할 수 있다. 이 검증된 판독 데이터는 이후에 기록 싸이클의 다음 단계를 위해 사용될 수 있다. 예를 들어, 이 검증된 판독 데이터는, 필요하면, 이후의 사용을 위해 임시적으로 외부 RAM에 저장될 수 있다. 일 실시예에서, 외부 RAM으로부터의 데이터 로딩은, 보다 빠른 로드 시간을 허용하는 파이프라인(pipeline)으로 행해질 수 있다.
용량 저장 요소(560, 570)로부터의 데이터는 그 데이터가 프로그램된 것과 반대의 순서(즉, 페이지 버퍼에 가장 근접한 용량 저장 요소에서 시작됨)로 판독된다는 것에 주의한다. 따라서, 용량 저장 요소(570)로부터 프로그램 정보가 먼저 판독된 후, 셀(5200 - 520m) 중 하나의 셀의 데이터가 판독된다. 다음, 용량 저장 요소(560)로부터 프로그램 정보가 판독되고, 그 후, 셀(520m+1 - 520n) 중 하나의 셀의 데이터가 판독된다. 페이지 버퍼에 보다 근접하게 위치한 비트 라인 세그먼트로부터의 데이터 판독은, 보다 가벼운 용량 부하(capacitive loading) 때문에 데이터가 보다 빠르게 판독될 수 있다는 것과 같은 부가된 이점을 갖는다. 이러한 이점은 데이터가 셀(5200 - 520n)로부터 판독될 때의 평균 속도뿐만 아니라, 데이터가 비트 라인 세그먼트로부터 판독될 때의 평균 속도를 향상시킨다.
도 7은 일 실시예에 따른 메모리 시스템을 예시한다. 메모리 시스템(700)은 메모리 디바이스(710), 메모리 제어부(720), 및 외부 RAM(730)을 포함한다. 메모리 디바이스(710)는 행 디코더(711), 열 디코더(712), 데이터 캐쉬(713), 페이지 버퍼(714), 및 셀 어레이(715)를 더 포함한다. 실시예에서, 셀 어레이(715)는 저장 셀들에 연결된 다수의 워드 라인과 비트 라인으로 구성된다. 행 디코더(711)와 열 디코더(712)는 메모리 어레이(715) 내에서 워드 라인과 비트 라인 각각을 선택하기 위해 제공된다. 페이지 버퍼(714)는 셀 어레이(715) 사이에서 데이터를 통신한다. 예를 들어, 페이지 버퍼(714)는 프로그램 동작 동안에는 비트 라인 상에 프로그램 정보를 드라이빙하고, 판독 동작 동안에는 비트 라인으로부터 데이터의 페이지를 감지하기 위해 제공된다.
메모리 제어부(720)는 메모리 디바이스(710) 내에서 프로그램, 판독, 및 삭제 동작들을 제어하고, 또한 불량 데이터 블록의 제거를 용이하게 하고, 비트 에러를 수정할 수 있다. 실시예에서, 메모리 제어부(720)는 다중 워드 라인의 동시 활성화(예를 들어, 프로그램 전압(VPGM)의 인가)를 제어한다. 다른 실시예에서, 메모리 제어부(720)는 프로그램 데이터를 버퍼링하기 위해 외부 RAM(730)을 이용한다. 예를 들어, 메모리 제어부(720)는 외부 RAM(730)에 로딩된 데이터가 큐 임계 레벨(queue threshold level)을 초과하는 경우에만 메모리 디바이스(710)에 데이터를 기록함으로써, 외부 RAM(730)에 대한 버퍼 레벨을 유지할 수 있다. 다른 실시예에서, 메모리 제어부(720)는 섹션에서 다중 페이지 프로그래밍이 충돌하는 것을 방지하기 위하여, 메모리 디바이스(710) 내의 활성 프로그램 섹션을 추적한다. 선택적 실시예에서, 메모리 제어부(720)는 프로그램이 가능한, 소거된 데이터 블록을 추적할 수 있다. 또 다른 실시예에서, 메모리 제어부(720)는 각각의 데이터 블록에 대하여 프로그램과 소거 싸이클의 회수를 추적할 수 있다. 예를 들어, 메모리 제어부(720)는 후속하는 프로그램 동작에 대하여, 최소 사용 블록에 우선 순위를 부여할 수 있다. 따라서 메모리 제어부(720) 내의 논리 블록은 메모리 디바이스(710) 내의 저장 요소와 상태 기계(state machines)를 보완한다.
도 8은 다른 실시예에 따른 메모리 시스템을 예시한다. 메모리 시스템(800)은 메모리 디바이스(810), 메모리 제어부(820), 및 외부 RAM(830)을 구비한다. 또한, 메모리 디바이스(810)는 행 디코더(811), 열 디코더(812), 데이터 캐쉬(813), 페이지 버퍼(814), 셀 어레이(815), 및 세그먼트 디코더(816)를 포함한다. 실시예에서, 셀 어레이(815)는 저장 셀들에 연결된 복수의 워드 라인과 세그먼트된 비트 라인으로 구성된다. 행 디코더(811)와 열 디코더(812)는 메모리 어레이(815) 내에 워드 라인과 세그먼트된 비트 라인 각각을 선택하기 위해 제공된다. 세그먼트 디코더(816)는 셀 어레이(815)의 세그먼트된 비트 라인을 따라 연결된 하나 이상의 세그먼트 트랜지스터를 활성화시키기 위해 제공된다. 페이지 버퍼(814)는 셀 어레이(815) 사이에서 데이터를 통신한다. 예를 들어, 페이지 버퍼(814)는 프로그램 동작 동안에는 세그먼트된 비트 라인상에 프로그램 정보를 드라이빙하고, 판독 동작 동안에는 세그먼트된 비트 라인으로부터 데이터의 페이지를 감지한다.
메모리 제어부(820)는 메모리 디바이스(810) 내에서 프로그램, 판독, 및 삭제 동작들을 제어하고, 또한 불량 데이터 블록의 제거를 용이하게 하고, 비트 에러를 수정할 수 있다. 실시예에서, 메모리 제어부(820)는 다중 워드 라인의 동시 활성화(예를 들어, 프로그램 전압(VPGM)의 인가)를 제어한다. 다른 실시예에서, 메모리 제어부(820)는 프로그램 데이터를 버퍼링하기 위해 외부 RAM(830)을 이용한다. 예를 들어, 메모리 제어부(820)는 외부 RAM(830)에 로딩된 데이터가 큐 임계 레벨을 초과하는 경우에만 메모리 디바이스(810)에 데이터를 기록함으로써, 외부 RAM(830)에 대한 버퍼 레벨을 유지할 수 있다. 다른 실시예에서, 메모리 제어부(820)는 섹션에서 다중 페이지 프로그래밍이 충돌하는 것을 방지하기 위하여, 메모리 디바이스(810) 내의 활성 프로그램 섹션을 추적한다. 또 다른 실시예에서, 메모리 제어부(820)는 메모리 디바이스(810) 내에서 페이지의 순차 프로그래밍을 제어한다. 예를 들어, 메모리 제어부(820)는, 페이지 버퍼(814)로부터 가장 먼 비트 라인 세그먼트에서 시작하여, 프로그램 정보가 순차적으로 비트 라인 세그먼트에 드라이브되는 것을 보장하고, 저장된 데이터가 그와 반대의 순서(즉, 페이지 버퍼(814)에서 가장 가까운 비트 라인 세그먼트에서 시작됨)로 비트 라인 세그먼트로부터 판독(및 검증)되는 것을 보장한다. 따라서, 메모리 제어부(820) 내의 논리 블록은 메모리 디바이스(810) 내의 저장 요소와 상태 기계를 보완한다.
본 명세서에 설명된 다양한 집적 회로, 다이들 및 패키지는 컴퓨터 이용 설계 툴(computer aided design tool)을 사용하여 설명될 수 있고, 이들의 행동, 레지스터 이동(transfer), 논리 요소, 트랜지스터, 레이아웃 배치, 및/또는 다른 특성의 관점에서, 다양한 컴퓨터-판독 가능 매체(computer-readable media)에 실현된 데이터 및/또는 명령어로서 표현(또는 표시)될 수 있다. 이러한 회로 표현이 구현될 수 있는 파일의 포맷과 그 밖의 오브젝트(object)는, C, 베릴로그(Verilog) 및 VHDL와 같은 행동 언어(behavioral language)를 지원하는 포맷, RTL과 같은 레지스터 레벨 기술 언어(register level description language)를 지원하는 포맷, 및 GDSII, GDSIII, GDSIV, CIF, MEBES와 같은 기하 기술 언어(geometry description language)를 지원하는 포맷, 및 그 밖의 적절한 포맷이나 언어를 포함하나, 이에 한정되지는 않는다. 이러한 포맷된 데이터 및/또는 명령어가 실현될 수 있는 컴퓨터-판독 가능 매체는, 다양한 형태의 비-휘발성 저장 매체(예를 들어, 광, 자기, 또는 반도체 저장 매체), 및 이러한 포맷된 데이터 및/또는 명령어를 무선, 광, 또는 유선 시그널링 매체 또는 이것들의 임의 조합을 통해 전송하기 위해 사용될 수 있는 반송파(carrier wave)를 포함하나, 이에 한정되지는 않는다. 반송파로 이러한 포맷된 데이터 및/또는 명령어를 전송하는 예는, 하나 이상의 데이터 전송 프로토콜(예를 들어, HTTP, FTP, SMTP 등)에 의해, 인터넷 및/또는 다른 컴퓨터 네트워크를 통하여 전송(업로드, 다운로드, 이메일 등)하는 것을 포함하나, 이에 한정되지 않는다.
상술한 회로의 이러한 데이터 및/또는 명령어-기반 표현은, 하나 이상의 컴퓨터-판독 가능 매체를 통해 컴퓨터 시스템 내에서 수신되면, 컴퓨터 시스템 내의 프로세싱 엔티티(entity)(예를 들어, 하나 이상의 프로세서)에 의해 처리되고, 넷-리스트(net-list) 생성 프로그램, 배치 및 라우트(place and route) 프로그램 등을 포함하지만 이에 제한되지 않는 하나 이상의 다른 컴퓨터 프로그램의 실행과 공동으로, 이러한 회로의 물리적 명시에 대한 이미지 또는 표현을 생성한다. 그 후, 이러한 표현 또는 이미지는 예를 들어, 디바이스 제조 공정에서 다양한 회로 요소를 형성하기 위해 사용되는 하나 이상의 마스크가 생성될 수 있도록 함으로써, 디바이스 제조에 사용될 수 있다.
상술한 상세한 설명과 첨부 도면에서, 특정 용어와 도면 기호는 본 발명에 대한 완전한 이해를 제공하기 위해 제시되었다. 일부 실시예에서, 용어와 기호는 본 발명을 실시하는데 요구되지 않는 구체적인 세부 사항을 내포할 수 있다. 예를 들어, 특정 비트 수, 신호 경로 폭, 시그널링 또는 동작 주파수, 회로 요소 또는 디바이스 요소 등은, 상술한 선택적 실시예에서 설명된 것과 다를 수 있다. 다른 실시예에서, 주지의 회로 또는 디바이스는 불필요하게 본 발명이 불명료해지지 않도록 블록 다이어그램 형태로 도시된다. 부가적으로, 회로 요소 또는 블록 간의 상호 연결은 버스 또는 단일의 신호 라인으로서 도시될 수 있다. 버스 각각은, 대안적으로, 단일의 신호 라인일 수 있고, 하나의 신호 라인 각각은, 대안적으로, 버스일 수 있다. 단일 종단(single ended)으로서 도시되거나 설명된 신호 또는 시그널링 경로는 또한 차동적일 수 있고, 그 반대의 경우도 가능하다. 유사하게, 액티브-하이 또는 액티브-로우 논리 레벨을 갖는 것으로 설명되거나 묘사된 신호는, 선택적 실시예에서 반대의 신호 레벨을 가질 수 있다. 집적 회로 디바이스 내 회로 요소는, 금속 산화물 반도체(MOS) 기술, 바이폴라 기술, 또는 논리 및 아날로그 회로들이 구현될 수 있는 임의의 다른 기술을 사용하여 구현될 수 있다. 용어에 관련하여, 특정 상태를 나타내기 위하여, 신호가 로우 또는 하이 논리 상태(또는 하이 논리 상태로 충전되거나 로우 로직 상태로 방전됨)가 되었을 때, 신호는 "어썰트"된다고 일컬어진다. 반대로, 어썰트된 상태와 다른 상태(하이 또는 로우 논리 상태, 또는 신호 드라이빙 회로가 오픈 드레인 또는 오픈 컬렉터 상태와 같은 하이 임피던스 상태로 천이될 때 발생할 수 있는 플로팅 상태를 포함함)로 신호가 드라이브(또는 충전/방전)되는 것을 나타내기 위하여, 신호는 "디어썰트"된다고 일컬어진다. 신호 드라이빙 회로가 신호를 신호 드라이빙 회로와 신호 수신 회로 사이에 연결된 신호 라인 상에 어썰트(또는 명시적 또는 문맥에 의해 지시되는 경우, 디어썰트)할 때, 신호 드라이빙 회로는 신호 수신 회로에 신호를 "출력"한다고 일컬어진다. 신호 라인은 신호가 신호 라인 상에 어썰트되었을 때, "활성화"되었다고 일컬어지고, 디어썰트되었을 때 "비활성화"되었다고 일컬어진다. 용어 "연결(coupled)"은 본 명세서에서 하나 이상의 중개 회로 또는 구조를 통한 연결뿐만 아니라 직접 연결을 표현하기 위해 사용된다. 집적 회로 디바이스 "프로그래밍"은 예를 들어, 주 명령어에 응답하여 디바이스 내에서 레지스터 또는 다른 저장 회로에 제어 값을 로딩하여 디바이스의 동작 양상을 제어하고, 디바이스 구성을 설정하거나 또는 일회성 프로그램 동작(예를 들어, 디바이스를 생산하는 동안에 구성 회로 내에서 퓨즈를 블로잉함)을 통하여 디바이스의 동작 양상을 제어하고, 및/또는 특정 디바이스 구성 또는 디바이스의 동작 양상을 설정하기 위하여, 디바이스 내 하나 이상의 선택된 핀 또는 그 밖의 접촉 구조를 기준 전압 라인(또한 스트래핑(strapping)으로도 불림)에 연결하는 것을 포함하지만, 이에 제한되지 않는다. 용어 "예시적(exemplary)"은 선호도 또는 요구 사항이 아니라, 예시를 표현하기 위해 사용된다.
본 발명은 특정 실시예를 참조하여 설명되었지만, 범위가 보다 넓은 사상과 권리범위를 벗어나지 않으면서 다양하게 변형 및 변화가 이루어질 수 있음은 명백하다. 예를 들어, 임의 실시예의 특징 또는 양태는, 적어도 실현 가능한 경우, 실시예의 다른 특징 또는 양태와 결합되어 적용되거나, 실시예의 대응하는 특징 또는 양태를 대신하여 적용될 수 있다. 따라서, 상세한 설명과 도면은 제한적 의미가 아니고 예시적 의미로 간주된다.
700, 800 : 메모리 시스템
730, 830 : RAM
720, 820 : 메모리 제어부
710, 810: 메모리 디바이스
711, 811 : 행 디코더
712, 812 : 열 디코더
713, 813 : 데이터 캐쉬
714, 814 : 페이지 버퍼
715, 815 : 셀 어레이
816 : 세그먼트 디코더

Claims (29)

  1. NAND 플래시 메모리 디바이스로서,
    제 1 비트 라인;
    제 1 저장 셀과 제 2 저장 셀을 포함하고, 상기 제 1 비트 라인에 연결된 제 1 복수의 저장 셀; 및
    상기 제 1 저장 셀과 상기 제 2 저장 셀을 동시에 프로그램하는 프로그래밍 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 제 1 저장 셀은 상기 제 1 비트 라인에 연결된 제 1 메모리 체인 내에 포함되고,
    상기 제 2 저장 셀은 상기 제 1 비트 라인에 연결된 제 2 메모리 체인 내에 포함되는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  3. 청구항 2에 있어서, 상기 프로그래밍 회로 소자는 상기 제 1 및 제 2 메모리 체인에 각각 연결된 제 1 및 제 2 용량 저장 요소를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  4. 청구항 2에 있어서, 상기 프로그래밍 회로 소자는 상기 제 1 및 제 2 메모리 체인 각각의 기생 정전 용량(parasitic capacitance)을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  5. 청구항 4에 있어서, 상기 제 1 및 제 2 메모리 체인 각각의 기생 정전 용량은, 상기 제 1 및 제 2 메모리 체인 각각의 채널 정전 용량을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  6. 청구항 1에 있어서,
    제 2 비트 라인;
    제 3 저장 셀과 제 4 저장 셀을 포함하고, 상기 제 2 비트 라인에 연결된 제 2 복수의 저장 셀;
    상기 제 1 저장 셀과 상기 제 3 저장 셀에 연결된 제 1 워드 라인; 및
    상기 제 2 저장 셀과 상기 제 4 저장 셀에 연결된 제 2 워드 라인을 더 포함하는 특징으로 하는 NAND 플래시 메모리 디바이스.
  7. 청구항 6에 있어서, 상기 프로그래밍 회로 소자는 상기 제 1 및 제 4 저장 셀을 동시에 프로그램하는 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  8. 청구항 6에 있어서, 상기 프로그램 회로 소자는 상기 제 2 및 제 3 저장 셀을 동시에 프로그램하는 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  9. NAND 플래시 메모리 디바이스로서,
    제 1 비트 라인 세그먼트와 제 2 비트 라인 세그먼트를 포함하는 제 1 세그먼트된 비트 라인;
    상기 제 1 비트 라인 세그먼트에 연결된 제 1 저장 셀과 상기 제 2 비트 라인 세그먼트에 연결된 제 2 저장 셀을 포함하는 제 1 복수의 저장 셀; 및
    상기 제 1 저장 셀과 상기 제 2 저장 셀을 동시에 프로그램하는 프로그래밍 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  10. 청구항 9에 있어서, 상기 제 1 비트 라인 세그먼트와 상기 제 2 비트 라인 세그먼트 사이에 연결된 제 1 세그먼트 트랜지스터를 더 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  11. 청구항 10에 있어서, 상기 프로그래밍 회로 소자는 상기 제 1 및 제 2 비트 라인 세그먼트에 각각 연결된 제 1 및 제 2 용량 저장 요소를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  12. 청구항 10에 있어서, 상기 프로그래밍 회로 소자는 상기 제 1 및 제 2 비트 라인 세그먼트에 각각의 하나 이상의 기생 정전 용량을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  13. 청구항 12에 있어서, 상기 제 1 비트 라인 세그먼트의 하나 이상의 기생 정전 용량은, 상기 제 1 세그먼트 트랜지스터의 제 1 기생 정전 용량을 포함하고,
    상기 제 2 비트 라인 세그먼트의 하나 이상의 기생 정전 용량은, 상기 제 1 세그먼트 트랜지스터의 제 2 기생 정전 용량을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  14. 청구항 9에 있어서,
    제 3 비트 라인 세그먼트와 제 4 비트 라인 세그먼트를 포함하는 제 2 세그먼트된 비트 라인;
    상기 제 3 비트 라인 세그먼트에 연결된 제 3 저장 셀과 상기 제 4 비트 라인 세그먼트에 연결된 제 4 저장 셀을 포함하는 제 2 복수의 저장 셀;
    상기 제 3 비트 라인 세그먼트와 상기 제 4 비트 라인 세그먼트 사이에 연결된 제 2 세그먼트 트랜지스터;
    상기 제 1 저장 셀과 상기 제 3 저장 셀에 연결된 제 1 워드 라인; 및
    상기 제 2 저장 셀과 상기 제 4 저장 셀에 연결된 제 2 워드 라인을 더 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  15. 청구항 14에 있어서, 상기 프로그래밍 회로 소자는 상기 제 1 및 제 4 저장 셀을 동시에 프로그램하는 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  16. 청구항 14에 있어서, 상기 프로그래밍 회로 소자는 상기 제 2 및 제 3 저장 셀을 동시에 프로그램하는 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  17. 동작 방법으로서,
    NAND 플래시 메모리 디바이스 내의 비트 라인에 연결된 제 1 저장 셀을 프로그램하는 단계; 및
    상기 제 1 저장 셀을 프로그램함과 동시에 제 2 저장 셀을 프로그램하는 단계를 포함하고,
    상기 제 2 저장 셀은 상기 비트 라인에 연결된 것을 특징으로 하는 방법.
  18. 청구항 17에 있어서, 상기 제 1 저장 셀은 상기 비트 라인에 연결된 제 1 메모리 체인 내에 포함되고,
    상기 제 2 저장 셀은 상기 비트 라인에 연결된 제 2 메모리 체인 내에 포함되는 것을 특징으로 하는 방법.
  19. 청구항 18에 있어서,
    제 1 용량 저장 요소 상에 제 1 프로그램 정보를 저장하는 단계; 및
    제 2 용량 저장 요소 상에 제 2 프로그램 정보를 저장하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 청구항 19에 있어서, 상기 제 1 저장 셀을 프로그램하는 단계는, 상기 제 1 용량 저장 요소로부터의 상기 제 1 프로그램 정보를 상기 제 1 저장 셀에 기록하는 단계를 포함하고,
    상기 제 2 저장 셀을 프로그램하는 단계는, 상기 제 2 용량 저장 요소로부터의 상기 제 2 프로그램 정보를 상기 제 2 저장 셀에 기록하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 청구항 20에 있어서,
    상기 제 1 저장 셀에 저장된 상기 제 1 프로그램 정보를 상기 제 1 용량 저장 요소로부터 리프래시(refresh)하는 단계; 및
    상기 제 2 저장 셀에 저장된 상기 제 2 프로그램 정보를 상기 제 2 용량 저장 요소로부터 리프래시하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 청구항 20에 있어서,
    상기 제 1 저장 셀에 기록된 데이터를 상기 제 1 용량 저장 요소 내에 저장된 상기 제 1 프로그램 정보에 기초하여 확인하는 단계; 및
    상기 제 2 저장 셀에 기록된 데이터를 상기 제 2 용량 저장 요소 내에 저장된 상기 제 2 프로그램 정보에 기초하여 확인하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  23. NAND 플래시 메모리 시스템으로서,
    저장 셀의 어레이;
    외부의 데이터 버퍼; 및
    상기 저장 셀의 어레이와 상기 외부의 저장 요소의 사이에 연결된 메모리 제어부를 포함하고,
    상기 메모리 제어부는, 상기 저장 셀의 어레이 내의 비트 라인에 각각 연결되는 제 1 저장 셀과 제 2 저장 셀에 대한 동시 프로그래밍을 제어하는 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 시스템.
  24. 청구항 23에 있어서, 상기 저장 셀의 어레이는
    상기 제 1 저장 셀에 연결된 제 1 워드 라인; 및
    상기 제 2 저장 셀에 연결된 제 2 워드 라인을 포함하는 것을 특징으로 하는 NAND 플래시 메모리 시스템.
  25. 청구항 24에 있어서, 상기 메모리 제어부는
    상기 제 1 워드 라인과 상기 제 2 워드 라인을 동시에 활성화시키는 회로 소자를 더 포함하는 것을 특징으로 하는 NAND 플래시 메모리 시스템.
  26. 청구항 23에 있어서, 상기 메모리 제어부는
    상기 외부의 데이터 버퍼 내의 데이터 양이 제 1 임계 레벨을 초과하면, 상기 외부의 저장 요소로부터의 프로그램 데이터를 상기 저장 셀의 어레이에 기록하는 회로 소자를 더 포함하는 것을 특징으로 하는 NAND 플래시 메모리 시스템.
  27. NAND 플래시 메모리 디바이스의 동작을 제어하는 메모리 제어부로서,
    상기 메모리 제어부는
    상기 메모리 디바이스 내의 비트 라인에 각각 연결된 제 1 저장 셀과 제 2 저장 셀에 대한 동시 프로그래밍을 제어하는 회로 소자를 포함하는 것을 특징으로 하는 NAND 플래시 메모리 제어부.
  28. NAND 플래시 메모리 디바이스로서,
    상기 NAND 플래시 메모리 디바이스 내의 비트 라인에 연결된 제 1 저장 셀을 프로그램하는 수단; 및
    상기 제 1 저장 셀의 프로그래밍과 동시에 제 2 저장 셀을 프로그래밍하는 수단을 포함하고,
    상기 제 2 저장 셀은 상기 비트 라인에 연결된 것을 특징으로 하는 NAND 플래시 메모리 디바이스.
  29. 집적 회로 메모리 디바이스에 대한 설명을 포함하는 정보가 내장된 컴퓨터-판독 가능 매체로서,
    상기 정보는
    제 1 비트 라인;
    제 1 저장 셀과 제 2 저장 셀을 포함하고, 상기 제 1 비트 라인에 연결된 제 1 복수의 저장 셀; 및
    상기 제 1 저장 셀과 상기 제 2 저장 셀을 동시에 프로그램하는 프로그래밍 회로 소자에 대한 설명을 포함하는 것을 특징으로 하는 컴퓨터-판독 가능 매체.
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