JPH10190699A

JPH10190699A - 伝送装置及び伝送方法

Info

Publication number: JPH10190699A
Application number: JP9342145A
Authority: JP
Inventors: Gert J C Copejans; ホセフエリーサコペヤンゲルト; Paul Hodgins; ホギンスポール; Vos Johan De; デボスヨハン; Aputsu Yoeri; アプツヨエリ
Original assignee: Sony Europe BV
Current assignee: Sony Europe BV
Priority date: 1996-11-27
Filing date: 1997-11-27
Publication date: 1998-07-21
Also published as: US6819653B1; US6847648B1; CN1186986A; US6834055B1; USRE42587E1; USRE41091E1; USRE45756E1; KR100520321B1; US6208655B1; USRE44702E1; US6920142B1; CN1160637C; US6920140B1

Abstract

(57)【要約】【課題】本発明の目的は、上述した従来の技術の改良
及び／又は将来のアプリケーションのためのサーバを提
供することである。【解決手段】本発明では、ＶＰＩ／ＶＣＩエントリ
を、各ＶＰＩ／ＶＣＩエントリの一部に基づいたテーブ
ルのセッションに分配する。そして、受信したＡＴＭセ
ルのＶＰＩ／ＶＣＩの一部に基づいて検索されるセッシ
ョンを選択し、受信したＡＴＭセルのＶＰＩ／ＶＣＩに
対応するエントリを検出するために、選択したセッショ
ン上での検索を実行して、検出したエントリに対応する
内部識別子を出力することにより、多くのクライアント
に対して、リアルタイムでデータを配信することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、伝送装置及び伝送
方法に関し、特にＶＰＩ／ＶＣＩを内部識別子に変換す
るＶＰＩ／ＶＣＩの変換装置及び変換方法に関する。

【０００２】

【従来の技術】従来のサーバは、データの物理的な伝送
を主眼において設計されていた。ビデオオンディマンド
やカラオケオンデマンドのアプリケーションでは、大容
量のディジタルビデオストリームをリアルタイムで配信
しなければならない。ディジタルビデオストリームは、
ＭＰＥＧ−１規格、ＭＰＥＧ−２規格として広く知られ
ているＩＳＯ／ＩＥＣ１１１７２、ＩＳＯ／ＩＥＣ１３
８１８規格に準拠した符号化によって圧縮されたビデオ
データを含んでいる。

【０００３】機能を単なるデータの配信以上の機能を有
する非同期モード（Asynchronous Transfer Mode、以
下、ＡＴＭという。）を基礎としたサーバシステムが、
欧州特許出願（出願番号：９５．２００８１９．１）に
おいて既に提案されている。

【０００４】特定用途向け専用集積回路（ＡＳＩＣ：Ap
plication Specific Integrated Circuit）で構成され
たＡＴＭ通信のためのストリームエンジンが、ＰＣＴ出
願（国際公開番号：ＷＯ９６／０８８９６）において提
案されている。

【０００５】ＭＰＥＧ規格に準拠した符号化によって圧
縮されたデータの記録及び再生方法が欧州特許出願（公
開番号：０６６７７１３Ａ２）において提案され
ている。この出願では、圧縮されたビデオデータを、ス
キャン情報を含む特定の形式でディスクに記録してお
き、特定の圧縮ビデオデータ再生装置でビデオテープレ
コーダ（以下、ＶＴＲという。）の機能、例えば早送
り、巻き戻しを実現している。

【０００６】

【発明が解決しようとする課題】本発明の目的は、上述
した従来の技術の改良及び／又は将来のアプリケーショ
ンのためのサーバを提供することである。

【０００７】

【課題を解決するための手段】本発明に係るＶＰＩ／Ｖ
ＣＩの変換方法は、ＶＰＩ／ＶＣＩエントリを、各ＶＰ
Ｉ／ＶＣＩエントリの一部に基づいたテーブルのセッシ
ョンに分配するステップと、ＡＴＭセルを受信するステ
ップと、受信したＡＴＭセルのＶＰＩ／ＶＣＩの一部に
基づいて検索されるセッションを選択するステップと、
受信したＡＴＭセルのＶＰＩ／ＶＣＩに対応するエント
リを検出するために、選択したセッション上での検索を
実行するステップと、検出したエントリに対応する内部
識別子を出力するステップとを有する。そして、このＶ
ＰＩ／ＶＣＩの変換方法は、ＡＴＭセルのＶＰＩ／ＶＣ
Ｉを内部識別子に変換する。

【０００８】本発明に係るＶＰＩ／ＶＣＩの変換装置
は、セッションに分割され、ＶＰＩ／ＶＣＩエントリを
記憶するテーブルと、各ＶＰＩ／ＶＣＩエントリの一部
に基づいて、ＶＰＩ／ＶＣＩエントリをテーブルのセッ
ションに分配する分配手段と、受信したＡＴＭセルのＶ
ＰＩ／ＶＣＩの一部に基づいて検索されるセクションを
選択する選択手段と、受信したＡＴＭセルのＶＰＩ／Ｖ
ＣＩに対応したエントリを検出するために、選択したセ
ッション上での検索を実行し、検出したエントリに対応
する内部識別子を出力する検索手段とを備える。そし
て、このＶＰＩ／ＶＣＩ変換装置は、ＡＴＭセルのＶＰ
Ｉ／ＶＣＩを内部識別子に変換する。

【０００９】本発明に係る伝送装置は、ホスト装置及び
記憶装置との通信を行うバスにインターフェイスするバ
スインターフェイスと、バスインターフェイスからの出
力データをＡＴＭインターフェイスに送る送信部と、Ａ
ＴＭインターフェイスからの入力データをバスインター
フェイスに送る受信部とを備える。送信部は、バスイン
ターフェイスからの出力データをバッファリングするた
めのバッファとして用いられる第１のＲＡＭにインター
フェイスする第１のＲＡＭインターフェイスと、バッフ
ァからの出力データを出力ＡＴＭセルに分解する分解手
段と、分解手段と連携して、ＡＴＭインターフェイスへ
の出力ＡＴＭセルのトラヒックを制御するトラヒックシ
ェーパとを有する。受信部は、入力ＡＴＭセルのＶＰＩ
／ＶＣＩのフィルタリングを実行する手段と、入力ＡＴ
Ｍセルのペイロードである入力データを並び替える手段
と、並び替え手段からの入力データをバッファリングす
るためのバッファとして用いられる第２のＲＡＭにイン
ターフェイスする第２のＲＡＭインターフェイスとを有
する。そして、この伝送装置は、データをＡＴＭネット
ワークに送信するとともに、ＡＴＭネットワークからデ
ータを受信する。

【００１０】本発明に係るこの伝送装置は、多くのクラ
イアントからの指示によるアプリケーションの実行を管
理するとともに、システム上を配信されるデータの管理
と同様に、配信されるモジュールを管理する。本発明に
係るサーバは、時間と、高度に管理されたタスクを実行
する処理能力とを提供し、物理的なデータ伝送からホス
ト装置を解放する。このサーバは、異なる能力が要求さ
れても、リアルタイムでデータを配信することができ、
このようなリアルタイムのデータ配信に適している。本
発明に係るデータ出力装置は、多くのクライアントと同
時に通信を行うことができ、ビデオストリームを簡単に
出力することができる。本発明に係るサーバは、どの様
な種類のクライアントに対してもデータをサービスする
ことができる。本発明に係るサーバは、配信される内容
を様々な形態（例えば生やフォーマットされていない形
態）で蓄積することができる。

【００１１】本発明に係るデータ出力方法は、バッファ
にバーストデータを書き込むための、少なくともその一
部が不連続である書込アドレスを生成するステップと、
ホスト装置及び記憶装置との通信を行うバスを介して記
憶装置からのバーストデータをバッファに転送するステ
ップと、バッファからデータを連続して読み出すステッ
プとを有する。そして、このデータ出力方法は、記憶装
置からのデータを出力する。

【００１２】本発明に係るデータ出力装置は、ホスト装
置及び記憶装置との通信を行うバスを介して、記憶装置
からのバーストデータを受信する受信手段と、少なくと
もその一部が不連続であるバーストデータの書込アドレ
スを生成する書込アドレス生成手段と、書込アドレスに
基づいてバーストデータを蓄積し、データを連続して順
番に出力するバッファとを備える。そして、このデータ
出力装置は、記憶装置からのデータを出力する。

【００１３】本発明に係るデータ配信方法は、少なくと
もアドレスとコマンドの対をホスト装置からローディン
グするステップと、データをバッファに蓄積するステッ
プと、読出ポインタに基づいて、バッファからデータを
読み出すステップと、アドレスと、読出ポインタで特定
されるアドレスとが一致したときに、コマンドを実行す
るステップと、コマンドを実行した後に、バッファから
データを読み出すステップとを有する。

【００１４】本発明に係るデータ配信装置は、ホスト装
置からローディングした少なくともアドレスとコマンド
の対を記憶し、データを蓄積するバッファの読出ポイン
タによって特定されるアドレスと、アドレスとの一致を
検出するコマンド回路と、コマンド回路で一致が検出さ
れたときのコマンドを実行する実行手段と、命令が実行
された後に、バッファからデータを読み出して配信する
手段とを備える。

【００１５】本発明に係るデータ配信方法は、ネットワ
ークからのデータを受信するステップと、受信されたデ
ータが記憶装置に転送される際に、少なくともデータ中
の所定のビットパターンを検出するステップと、所定の
ビットパターンが検出されたときのデータ内における所
定のビットパターンの位置に対応した位置情報をリスト
に追加するステップと、データを記憶装置に蓄積するス
テップと、リスト中の位置情報に基づいて、記憶装置か
らのデータのネットワークへの配信を制御するステップ
とを有する。

【００１６】本発明に係るデータ配信装置は、ネットワ
ークからのデータを受信する受信手段と、受信手段から
データが記憶装置に転送される際に、少なくともデータ
中の所定のビットパターンを検出する検出手段と、パタ
ーン検出手段で所定のビットパターンが検出されたとき
のデータ内における所定のビットパターンの位置に対応
した位置情報を記憶するリストと、リスト内の位置情報
に基づいて、記憶装置からのデータのネットワークへの
配信を制御する制御手段とを備える。

【００１７】本発明に係るトラヒックシェーピング方法
は、１つ以上の第１のストリームを、同じビットレート
特性の１つ以上のストリームを有する１つ以上のクラス
に分類するステップと、各クラスのビットレートを制御
するためのパラメータのセットを設定するステップと、
パラメータのセットに基づいて、各クラスのレートペー
シングを実行するステップとを有する。

【００１８】本発明に係るトラヒックシェーピング装置
は、１つ以上の第１のストリームを、同じビットレート
特性の１つ以上のストリームを有する１つ以上のクラス
に分類する分類手段と、各クラスのビットレートを制御
するためのパラメータのセットを記憶する記憶手段と、
記憶手段に記憶されているパラメータのセットに基づい
て、各クラスのレートペーシングを実行する手段とを備
える。

【００１９】

【発明の実施の形態】以下、本発明に係る伝送装置、伝
送方法、ＶＰＩ／ＶＣＩの変換装置、ＶＰＩ／ＶＣＩの
変換方法等について図面を参照しながら説明する。

【００２０】図１は、本発明を適用した対話型通信シス
テムの構成を示すブロック図である。この対話型通信シ
ステムは、事実上あらゆる種類のマルチメディアアプリ
ケーションをサポートする広帯域システムである。特
に、リアルタイムでのメディア配信を意図したものであ
る。

【００２１】サーバ１０は、ビデオオンデマンド（Vide
o On Demand、以下、ＶＯＤという。）サーバ、カラオ
ケオンデマンド（Karaoke On Demand、以下、ＫＯＤと
いう。）サーバ及び／又はインターネットサーバ等とし
て機能し、公衆ネットワーク１６上のセットトップボッ
クス（Set Top Box、以下、ＳＴＢという。）１８と通
信を行う。サーバ１０は、ローカル非同期転送モード
（Asynchronous Transfer Mode、以下、ＡＴＭとい
う。）スイッチ１４と、ローカルＡＴＭスイッチ１４を
介して相互に接続された複数の記憶媒体装置（Storage
Medium Unit、以下、ＳＭＵという。）１２とを備え
る。ローカルＡＴＭスイッチ１４の主な目的は、例えば
ＭＰＥＧ（Motion Picture Expert Group）規格に準拠
した符号化によって圧縮された映画のデータを二重化す
るために、ＳＭＵ１２間のデータのルートを決定するこ
とであり、サーバ１０内においてＡＴＭスイッチを基礎
としたＬＡＮを構成するとともに、公衆ネットワーク１
６とのインターフェイスを行う。各ＳＭＵ１２は、例え
ば現在の技術で最高速である６２２Ｍｂｐｓ等の高速デ
ータレートでローカルＡＴＭスイッチ１４とのインター
フェイスを行う。公衆ネットワーク１６は、必ずしも必
要ではなく、サーバ１０は、直接ＳＴＢ１８と通信を行
うようにしてもよい。

【００２２】図２は、サーバ１０の具体的な構成を示す
ブロック図である。サーバ１０は、図２に示すように、
記憶装置２０と、ホスト装置２８と、ストリーミングエ
ンジン３６とを備える。これらの装置は、ＰＣＩ（Peri
pheral Component Interconnect）バス２４を介して相
互に接続されている。ホスト装置２８内のホストＣＰＵ
３０とホストメモリ３２は、従来のＭＩＰＳバス３４を
介して接続されている。この実施例において、ＭＩＰＳ
バス３４は、ＰＣＩブリッジ２６を介してＰＣＩバス２
４と接続している。ホスト装置２８は、主に、ＶＯＤサ
ーバ、ＫＯＤサーバ、インターネットサーバ等のクライ
アント又はＳＴＢ１８と対話的に動作するアプリケーシ
ョンを実行する。

【００２３】記憶装置２０は、１つ又は複数の連結した
ハードディスク装置を備える。これらのハードディスク
装置は、スモールコンピュータシステムインターフェイ
ス（Small Computer System Interface、以下、ＳＣＳ
Ｉという。）又は光ファイバチャンネルを介して接続さ
れており、ＭＰＥＧ−２規格に準拠した符号化方法で符
号化されたビデオストリーム等のリアルタイム性が要求
されるデータや、ＴＣＰ／ＩＰ（Transmission Control
Protocol/Internet Protocol）パケット本体等のヘッ
ダを除くデータパケットの内容を蓄積している。なお、
記憶装置２０としては、例えば光ディスク装置や光磁気
ディスク装置等を用いるようにしてもよい。

【００２４】ストリーミングエンジン３６は、例えば特
定用途向け専用集積回路（ＡＳＩＣ：Application Spec
ific Integrated Circuit）で構成されている。ストリ
ーミングエンジン３６は、リアルタイム性が要求される
データとデータパケットの送受を行う。ストリーミング
エンジン３６は、送信部５０と、受信部８０と、ＰＣＩ
インターフェイス３８と、ＡＴＭインターフェイス４０
とを備える。送信部５０は、記憶装置２０及びホスト装
置２８からローカルＡＴＭスイッチ１４への出力データ
ストリームを処理する。受信部８０は、ローカルＡＴＭ
スイッチ１４から記憶装置２０及びホスト装置２８への
入力データストリームを処理する。高速の接続及び送信
部５０と受信部８０を独立して設けることにより、６２
２Ｍｂｐｓでの双方向同時通信を行うことができる。

【００２５】ＰＣＩインターフェイス３８は、ＰＣＩバ
ス２４と、送信部５０及び受信部８０とのインターフェ
イスを行う。ＰＣＩインターフェイス３８は、出力デー
タストリームをＰＣＩバス２４から送信部５０のＰＣＩ
ＦＩＦＯ５２に転送し、入力データストリームを受信部
８０のＰＣＩＦＩＦＯ９８からＰＣＩバス２４に転送す
る。

【００２６】ＡＴＭインターフェイス４０は、送信部５
０及び受信部８０と、ローカルＡＴＭスイッチ１４に接
続された外部の物理レイヤの装置（図示せず）とのイン
ターフェイスを行う。ＡＴＭインターフェイス４０は、
例えばＵＴＯＰＩＡ（Universal Test and Operation P
HY Interface for ATM）レベル２標準に基づく二種類の
ＡＴＭインターフェイスを有する。その１つは８ビット
幅のデータパスモードのＵＴＯＰＩＡインターフェイス
であり、他方は１６ビット幅のデータパスモードのＵＴ
ＯＰＩＡインターフェイスである。

【００２７】送信部５０は、高速伝送を行うための複数
の回路からなる。

【００２８】具体的には、送信部５０は、送信アドレス
変換器５４と、ＴＣＰ／ＩＰチェックサム回路５６と、
ＲＡＭインターフェイス５８と、送信ＲＡＩＤ回路６０
と、トラフィックシェーパ６２と、分割回路７０とを備
える。送信アドレス変換器５４は、ＰＣＩＦＩＦＯ５２
からの出力データストリームを、外部ＲＡＭ４２内に割
り当てられたストリームバッファ４４におけるホスト装
置２８で指定されたメモリ位置に配置する。これによ
り、データを不連続なメモリに「分散させる」制御を行
うことができ、データストリームの統合及びＴＣＰ／Ｉ
Ｐパケット化を保証するいわゆるＲＡＩＤ（Redundant
Array of Independent Disks）動作にある程度似せるこ
とができる。

【００２９】ＴＣＰ／ＩＰチェックサム回路５６は、ハ
ードウェア回路からなり、ＴＣＰ／ＩＰのチェックサム
を算出する。チェックサムの計算は、各パケット毎に行
われ、全てのデータが送信されるまで繰り返される。Ｔ
ＣＰ／ＩＰチェックサム回路５６は、送信アドレス変換
器５４と一緒に動作し、ＴＣＰ／ＩＰパケットを直接ス
トリームバッファ４４内に生成する。ＴＣＰ／ＩＰパケ
ットのヘッダとペイロードは、ＴＣＰ／ＩＰチェックサ
ム回路５６においてそれぞれチェックサムが計算され、
ストリームバッファ４４に別々に配置される。全てのデ
ータがストリームバッファ４４に蓄積されると、チェッ
クサムの値は、ＴＣＰ／ＩＰヘッダの正規の位置に挿入
され、パケット伝送の準備が整う。

【００３０】ＲＡＭインターフェイス５８は、外部ＲＡ
Ｍ４２と送信部５０間のインターフェイスを行う。外部
ＲＡＭ４２は、例えばデュアルポートＳＤＲＡＭ（Sync
hronous Dynamic RAM）からなる。この外部ＲＡＭ４２
は、記憶装置２０のハードディスク装置からのバースト
データのトラヒックが競合しないようにするために、複
数のストリームバッファ４４を有し、データストリーム
を要求される一定のビットレートで公衆ネットワーク１
６に供給する。各ストリームバッファ４４は、１つの出
力データストリームを処理する。入力方向とは対照的
に、出力方向におけるデータの流れは完全に予測（制
御）することができるので、ストリームバッ0ファ４４
に対する要求は予め見積もることができる。したがっ
て、ストリームバッファ４４は、外部ＲＡＭ４２内に静
的に割り付けることができる。

【００３１】送信ＲＡＩＤ又はＳＤＩ（Stream Data In
tegrity）回路６０は、データの冗長性をサポートす
る。送信アドレス変換器５４は、必要に応じてデータを
ストリームバッファ４４に配置する。そして、送信ＲＡ
ＩＤ回路６０は、例えば記憶装置２０内のハードディス
ク装置の１つが故障したり、障害が発生した場合、スト
リームバッファ４４からデータが出力されるときに、誤
りデータを訂正する。

【００３２】トラヒックシェーパ６２は、ストリームバ
ッファ４４から公衆ネットワーク１６への出力データの
ストリームを制御する。この制御は、正確なレートペー
シング（rate pacing）が得られるとともに、セルの遅
延変化（Cell Delay Variation、以下、ＣＤＶとい
う。）が少なくなるように行われる。トラヒックシェー
パ６２は、ビデオのトラヒックのような優先度が高いデ
ータを処理する高優先処理部と、優先度が低い一般的な
データのトラヒックを処理する低優先処理部とからな
る。

【００３３】コマンド回路６６は、リアルタイム処理が
要求されるジョブにおける特にホスト装置２８の負荷を
軽減するためのものである。コマンド回路６６は、出力
データストリームにおける所定位置の内容の伝送によっ
て起動される動作を実行する。

【００３４】分解回路７０は、ストリームバッファ４４
から供給される出力データストリームをＡＴＭアダプテ
ーションレイヤ−５のプロトコルデータユニット（ATM
Adaptation Layer-5 Protocol Data Unit、以下、ＡＡ
Ｌ−５ＰＤＵという。）に分解し、これらのＡＡＬ−５
ＰＤＵをＡＴＭセルにマッピングする。出力データスト
リームがＭＰＥＧ−２規格に準拠したシングルプログラ
ムトランスポートストリーム（Single Program Transpo
rt Stream、以下、ＳＰＴＳという。）である場合に
は、分解回路７０は、ＭＰＥＧ−２規格の２つのトラン
スポートパケット（Transport Stream、以下、ＴＳとい
う。）を１つのＡＡＬ−５ＰＤＵにし、ＭＰＥＧ−２規
格のＴＳパケットが一つしか残っていないときは、８つ
のＡＴＭセルにマッピングする。一般的には、ＡＡＬ−
５における分解は、ＰＤＵサイズによって制御され、こ
のＰＤＵサイズは、システム毎にプログラムすることが
できる。

【００３５】一方、受信部８０は、送信部５０内の各回
路とは逆の動作を行う複数の回路を備える。

【００３６】具体的には、受信部８０は、仮想パス識別
子／仮想チャンネル識別子（Virtual Path Identifier/
Virtual Channel Identifier、以下、ＶＰＩ／ＶＣＩと
いう。）フィルタリング回路８４と、組立回路８６と、
ＴＣＰチェックサム検証回路８８と、受信ＲＡＩＤ回路
９０と、パターン検出器９２と、ＲＡＭインターフェイ
ス９４と、受信アドレス変換器９６とを備える。ＶＰＩ
／ＶＣＩフィルタリング回路８４は、入力ＡＴＭセルの
ＶＰＩ／ＶＣＩのフィルタリングを高速及び効率良く実
行する。このフィルタリングは、ＶＰＩ／ＶＣＩテーブ
ルのエントリを、ハッシュ検索と線形検索を組み合わせ
て行う。

【００３７】組立回路８６は、基本的には分解回路７０
の逆の機能を有する。組立回路８６は、ＡＴＭセルのペ
イロードを用いてＡＡＬ−５ＰＤＵを再構築し、ＡＡＬ
−５ＰＤＵを上位レイアのデータ（例えばＭＰＥＧ−２
規格におけるＳＰＴＳ、ＴＣＰ／ＩＰパケット）にマッ
ピングする。

【００３８】ＴＣＰチェックサム検証回路８８は、入力
データストリームがＴＣＰ／ＩＰで伝送されてきたとき
に、ＴＣＰ／ＩＰヘッダのチェックサムを検証する。

【００３９】パターン検出器９２は、入力データストリ
ーム中で検出されるビットパターンの限定された数を調
べ、入力データストリーム中の何処に特定のビットパタ
ーンがあるかを正確に示すリストを生成する。このリス
トは、ある処理タスクが直ちに実行することができる
か、あるいは後処理で実行されるかをサポートしてい
る。

【００４０】受信ＲＡＩＤ又はＳＤＩ回路９０は、入力
データストリームに冗長性を加える。Ｎワードのデータ
をバッファ（図示せず）に書き込む場合、これらのＮワ
ードのデータに対するパリティを次に書き込む。この機
能は、オン／オフすることができる。入力データストリ
ームが記憶装置２０に蓄積され、後で送信部５０を介し
てＴＣＰ／ＩＰパケットとして送信されるときには、こ
の機能はオフとされる。

【００４１】ＲＡＭインターフェイス９４は、受信部８
０と外部ＲＡＭ４６間のインターフェイスを行う。外部
ＲＡＭ４６は、例えばデュアルポートＳＤＲＡＭからな
る。この外部ＲＡＭ４６は、入力データストリームを蓄
積する複数のストリームバッファ４８として用いられ
る。各ストリームバッファ４８は、１つの入力データス
トリームを処理する。入力データストリームの属性は予
測することができない。例えば、データパケットは非常
にバースト的に伝送されてくる。すなわち、必要なスト
リームバッファ４８の容量は、データストリームによっ
て、また時刻によって変化する。したがって、外部ＲＡ
Ｍ４６にストリームバッファ４８を動的に割り付けるこ
とが好ましい。

【００４２】受信アドレス変換器９６は、適切な読出ア
ドレスをストリームバッファ４８に供給する。

【００４３】以下、ストリーミングエンジン３６の主要
な回路の詳細について説明する。

【００４４】まず、送信アドレス変換器５４について説
明する。出力データストリームは、記憶装置２０からＰ
ＣＩバス２４を介してバースト転送によりストリーミン
グエンジン３６に供給される。送信アドレス変換器５４
の目的は、１回の連続ダイレクトメモリアクセス（Dire
ct Memory Access、以下、ＤＭＡという。）でバースト
的に転送されてくるデータ（以下、単に１回の連続ＤＭ
Ａバーストという。）をストリームバッファ４４の適切
な領域に分散させることである。

【００４５】図３は、送信アドレス変換器５４の具体的
な構成を示すブロック図である。レジスタ１０２には、
記憶装置２０からの１回の連続ＤＭＡバーストが到着す
る前に、正しい開始アドレスが記憶装置コントローラ２
２によって書き込まれる。レジスタ１０２の内容は、ス
トリームバッファ４４の書込アドレスとして用いられ
る。カウンタ１０６は、ＰＣＩＦＩＦＯ５２からの出力
データストリームのビット数をカウントする。出力デー
タストリームは、３２ビットからなるデータワード毎に
カウンタ１０６を通過し、カウンタ１０６は、ワードが
ストリームバッファ４４に転送されたことをインクリメ
ントコントローラ１０４に通知する。インクリメントコ
ントローラ１０４は、各ワード毎に、レジスタ１０２の
内容を、プログラム可能な値であるADDRESS INCREMENT
ずつ増加させる。出力データストリームがＲＡＩＤ処理
されるデータである場合は、ADDRESS INCREMENTの値
は、基本的にはＲＡＩＤシステムに用いられているハー
ドディスク装置の数に基づいて設定される。出力データ
ストリームがＴＣＰ／ＩＰパケットのペイロードの場合
には、ADDRESS INCREMENTの値は、基本的にはパケット
化パラメータに基づいて設定される。

【００４６】ここで、出力データストリームがＲＡＩＤ
処理されるデータであるときのアドレス変換について図
４を参照して説明する。ＲＡＩＤ又はＳＤＩシステム
が、例えば４つのハードディスク装置（以下、単にディ
スクという。）＃０，＃１，＃２，＃３で構成されると
する。ディスク＃０には、ローカルＡＴＭスイッチ１４
に送信されるワード＃１，＃４，＃７・・・が蓄積され
ている。また、ディスク＃１には、ローカルＡＴＭスイ
ッチ１４に送信されるワード＃２，＃５，＃８・・・が
蓄積されている。また、ディスク＃２には、ローカルＡ
ＴＭスイッチ１４に送信されるワード＃３，＃６，＃９
・・・が蓄積されている。ディスク＃３には、誤り訂正
のために、パリティワード＃０，＃１，＃２・・・が蓄
積されている。各パリティワード（例えばパリティワー
ド＃０）は、受信ＲＡＩＤ回路９０において３つのワー
ド（例えばワード＃１，＃２，＃３）から生成され、こ
れらのワードは、パリティワードと伴に、ＲＡＩＤのい
わゆるストライプユニットを構成している。

【００４７】例えばディスクの１つ（例えばディスク＃
２）に障害が発生し、そのディスクから読み出された１
回の連続ＤＭＡバーストは、パリティワードを含み、送
信アドレス変換器５４に転送される。１回の連続ＤＭＡ
バーストのサイズは、実際には１００ｋバイト（ハード
ウェア及び／又はソフトウェアに依存する）よりも大き
いが、説明を簡単にするために、そのサイズを９６バイ
ト（２４ワード）と仮定する。この場合、連続ＤＭＡバ
ースト１２０は、ディスク＃０からのワード＃１，＃
４，＃７，＃１０，＃１３，＃１６と、ディスク＃１か
らのワード＃２，＃５，＃８，＃１１，＃１４，＃１７
と、ディスク＃２からのワード＃３，＃６，＃９，＃１
２，＃１５，＃１８と、ディスク＃３からのパリティワ
ード＃０，＃１，＃２，＃３，＃４，＃５とからなる。
送信アドレス変換器５４は、以下に示す連続したアドレ
スを発生する。

【００４８】１７８，１８２，１８６，１９０，１９
４，１９８(ディスク＃０からのデータ)１７９，１８
３，１８７，１９１，１９５，１９９(ディスク＃１か
らのデータ)１８０，１８４，１８８，１９２，１９
６，２００(ディスク＃２からのデータ)１８１，１８
５，１８９，１９３，１９７，２０１(ディスク＃３か
らのデータ)具体的には、連続ＤＭＡバースト１２０が
ストリームバッファ４４に到着する前に、値１７８が開
始アドレスとしてレジスタ１０２に記憶される。そし
て、ディスク＃０からのワード＃１がストリームバッフ
ァ４４のアドレス１７８に書き込まれる。ワード＃１が
カウンタ１０６を通過すると、インクリメントコントロ
ーラ１０４は、レジスタ１０２の値１７８を、ディスク
の数に基づいた値が４であるADDRESS INCREMENT分だけ
増加させる。そして、ディスク＃０からのワード＃４が
ストリームバッファ４４のアドレス１８２に書き込まれ
る。ワード＃４がカウンタ１０６を通過すると、インク
リメントコントローラ１０４は、レジスタ１０２の値１
８２を、値が４であるADDRESS INCREMENT分だけ増加さ
せる。そして、ディスク＃０からのワード＃７がストリ
ームバッファ４４のアドレス１８６に書き込まれる。同
様に、ディスク＃０からの残りのワード＃１０，１３，
１６が、ストリームバッファ４４の互いに離れたアドレ
ス１９０，１９４，１９８に書き込まれる。

【００４９】ディスク＃０からのワード＃１６がカウン
タ１０６を通過すると、インクリメントコントローラ１
０４は、レジスタ１０２の値１９８からADDRESS INCREM
ENT分、すなわち−１９を加算する。そして、ディスク
＃１からのワード＃２がストリームバッファ４４のアド
レス１７９に書き込まれる。ディスク＃１からのワード
＃２がカウンタ１０６を通過すると、インクリメントコ
ントローラ１０４は、レジスタ１０２の値１７９を、値
が４であるADDRESS INCREMENT分だけ増加させる。そし
て、ディスク＃１からのワード＃５がストリームバッフ
ァ４４のアドレス１８３に書き込まれる。ディスク＃１
からのワード＃５がカウンタ１０６を通過すると、イン
クリメントコントローラ１０４は、レジスタ１０２の値
１８３を、値が４であるADDRESS INCREMENT分だけ増加
させる。そして、ディスク＃１からのワード＃８がスト
リームバッファ４４のアドレス１８７に書き込まれる。
同様に、ディスク＃１からの残りのワード＃１１，１
４，１７が、ストリームバッファ４４の互いに離れたア
ドレス１９１，１９５，１９９に書き込まれる。

【００５０】同様にして、ディスク＃２からのワード＃
３，＃６，＃９・・・、ディスク＃３からのパリティワ
ード＃０，１，２・・・が、ストリームバッファ４４の
それぞれに割り当てられたアドレスに書き込まれる。

【００５１】一方、記憶装置２０からの出力データスト
リームがＴＣＰ／ＩＰペイロードのときは、送信アドレ
ス変換器５４及びＴＣＰ／ＩＰチェックサム回路５６
は、互いに連携して動作し、ＴＣＰ／ＩＰパケットを生
成する。ホスト装置２８は、データが特定のパケットサ
イズで配信されるように送信アドレス変換器５４を予め
プログラムする。最初に、ホスト装置２８は、全てのパ
ケット化パラメータを知る必要がある。このパケット化
処理のために重要なパラメータは、ＴＣＰペイロードサ
イズ、ＴＣＰヘッダサイズ、ＩＰヘッダサイズ、ＩＰペ
イロードサイズである。ＴＣＰヘッダとＩＰヘッダは、
基本的にはオプションデータのための空き領域を有する
が、この実施例ではオプションデータは用いない。した
がって、これらのヘッダサイズを、ＴＣＰヘッダサイズ
が５ワード（２０バイト）、ＩＰヘッダサイズが５ワー
ド（２０バイト）であるディフォルトと仮定することに
より、以下、説明を簡素化して行う。

【００５２】ホスト装置２８は、それ自身でＴＣＰ／Ｉ
Ｐヘッダの疑似ヘッダ上で部分的なチェックサムを計算
する。そして、ＴＣＰ／ＩＰパケットがこのチェックサ
ムを有するように、この値によってＴＣＰ／ＩＰチェッ
クサム回路５６内のＴＣＰチェックサムレジスタ５７を
初期化する。また、ストリームバッファ４４のための領
域が、全ＴＣＰ／ＩＰパケットとＴＣＰヘッダ及びＩＰ
ヘッダのオーバーヘッドとに適合するように外部ＲＡＭ
４２に確保される。

【００５３】そして、ホスト装置２８は、ＴＣＰペイロ
ードサイズ、ＴＣＰヘッダサイズ、ＩＰヘッダサイズ、
ＩＰペイロードサイズを送信アドレス変換器５４内のイ
ンクリメントコントローラ１０４に通知する。そして、
ＴＣＰペイロードは、ＰＣＩバス２４上を１回の連続Ｄ
ＭＡバーストとして送られ、送信アドレス変換器５４よ
って確保されたストリームバッファ４４の領域に、ヘッ
ダのための領域を空けて配置される。ＴＣＰペイロード
がＰＣＩバス２４からストリームバッファ４４に送られ
ると、ＴＣＰ／ＩＰチェックサム回路５６は、ＴＣＰチ
ェックサムレジスタ５７に記憶されている部分的なチェ
ックサムを更新する。なお、この方法において、通常Ｔ
ＣＰ／ＩＰパケットの大きさを表すペイロードは、それ
を処理してストリームバッファ４４に送るために、記憶
装置２０からホストメモリ３２に予め複写される必要は
ない。これによって、貴重なバスの帯域とホストＣＰＵ
３０のオーバーヘッドを節約することができる。ＴＣＰ
ペイロードが書き込まれた後、ホスト装置２８によって
準備されたヘッダ情報が、送信アドレス変換器５４を介
してストリームバッファ４４に送られる。送信アドレス
変換器５４は、ＴＣＰペイロードと同じように、ヘッダ
を予め確保されたメモリ位置に配置する。

【００５４】なお、ＴＣＰペイロードとヘッダ情報の書
込順序は、逆転させて、先ずヘッダ情報を書き込んでＴ
ＣＰペイロードを書き込むようにしてもよい。

【００５５】どちらの場合であっても、ヘッダ情報及び
ＴＣＰペイロードが書き込まれると、ＴＣＰチェックサ
ムが完全にされ、このＴＣＰチェックサムが自動的に正
規の位置に複写される。

【００５６】また、この方法は、ＴＣＰパケットをより
小さな多数のＩＰパケットに効率良く分解するときにも
用いられる。この場合、各ＩＰパケットのための領域が
確保される。ＴＣＰパケットデータ（ヘッダ＋ペイロー
ド）は、ＩＰパケットに分解され、各ＩＰパケットのヘ
ッダはホスト装置２８によって書き込まれる。

【００５７】全てのＩＰパケットは、他のＩＰパケット
とは異なるサイズを有する最後のブロックを除いて、同
じサイズを有する。送信アドレス変換器５４は、このこ
とを計算に入れる。完全なＴＣＰ／ＩＰパケットが形成
されると、これらは伝送するために読み出される。

【００５８】図５Ａ，５Ｂ，５Ｃは、ＴＣＰ／ＩＰパケ
ット化のためのアドレス変換の具体例を示す図である。
これらの図において、ＴＣＰ／ＩＰペイロードが１回の
連続ＤＭＡバースト１３０としてストリームバッファ４
４に書き込まれる前に、値３１０が開始アドレスとして
レジスタ１０２に記憶され、そして、第１番目のデータ
がストリームバッファ４４のアドレス３１０に書き込ま
れる。第１番目のデータの第１番目のワードがカウンタ
１０６を通過したとき、インクリメントコントローラ１
０４は、レジスタ１０２の値３１０を値が１であるADDR
ESS INCREMENT分だけ増加させる。そして、第１番目の
データの第２番目のワードがストリームバッファ４４の
アドレス３１１に書き込まれる。第１番目のデータの第
２番目のワードがカウンタ１０６を通過したときに、イ
ンクリメントコントローラ１０４は、レジスタ１０２の
値３１１を値が１であるADDRESS INCREMENT分だけ増加
させる。そして、第１番目のデータの第３番目のワード
がストリームバッファ４４のアドレス３１２に書き込ま
れる。レジスタ１０２の値をADDRESS INCREMENT分、す
なわち１だけ増加せせる動作を、ＩＰペイロードサイズ
に対応した回数だけ繰り返す。これによって、ＴＣＰ／
ＩＰペイロードの第１番目のデータがストリームバッフ
ァ４４の適切な領域に書き込まれる。

【００５９】次に、インクリメントコントローラ１０４
は、レジスタ１０２の内容を、ＩＰヘッダサイズに対応
した値のADDRESS INCREMENT分だけ増加させる。そし
て、レジスタ１０２の内容に基づいたアドレスから、第
２番目のデータの書込が開始される。このように、送信
アドレス変換器５４は、ヘッダのための領域を残しなが
らペイロードのための書込アドレスを発生する。最後の
データのサイズは、インクリメントコントローラ１０４
において以下のように計算される。

【００６０】最後のデータサイズ＝(ＴＣＰペイロード
サイズ)mod(ＩＰペイロードサイズ)したがって、増加量
は、最後のデータサイズを計算に入れて制御される。こ
の場合、１回の連続ＤＭＡバーストとして送られるペイ
ロードは、図５Ａに示すように、ストリームバッファ４
４の斜線が付された領域に分散されて書き込まれる。

【００６１】次に、ＴＣＰヘッダ１３２が、ＰＣＩバス
２４上を１回の連続ＤＭＡバーストとして送られてくる
と、送信アドレス変換器５４は、ＴＣＰヘッダ用として
ストリームバッファ４４内に前もって確保された領域に
対応した書込アドレスを発生する。

【００６２】具体的には、ＴＣＰヘッダが１回の連続Ｄ
ＭＡバーストとしてストリームバッファ４４に到着する
前に、値３０５が書込開始アドレスとしてレジスタ１０
２に設定され、その後、ＴＣＰヘッダの第１番目のワー
ドがストリームバッファ４４のアドレス３０５に書き込
まれる。ＴＣＰヘッダの第１番目のワードがカウンタ１
０６を通過すると、インクリメントコントローラ１０４
は、レジスタ１０２の値３０５を、値が１であるADDRES
S INCREMENT分だけ増加させる。そして、ＴＣＰヘッダ
の第２番目のワードが、ストリームバッファ４４のアド
レス３０６に書き込まれる。ＴＣＰヘッダの第２番目の
ワードがカウンタ１０６を通過すると、インクリメント
コントローラ１０４は、レジスタ１０２の値３０６を、
値が１であるADDRESS INCREMENT分だけ増加させる。そ
して、ＴＣＰヘッダの第３番目のワードが、ストリーム
バッファ４４のアドレス３０７に書き込まれる。レジス
タ１０２の値をADDRESS INCREMENT分、すなわち１だけ
増加せせる動作を、ＴＣＰヘッダサイズに対応した回数
だけ繰り返す。これによって、図５Ｂに示すように、Ｔ
ＣＰヘッダがストリームバッファ４４の斜線が付された
領域に書き込まれる。

【００６３】次に、ＩＰヘッダ１３２が、ＰＣＩバス２
４上を１回の連続ＤＭＡバーストとして送られてくる
と、送信アドレス変換器５４は、ＩＰヘッダ用としてス
トリームバッファ４４内に前もって確保された領域に対
応した書込アドレスを発生する。

【００６４】具体的には、ＩＰヘッダが１回の連続ＤＭ
Ａバーストとしてストリームバッファ４４に到着する前
に、値３００が書込開始アドレスとしてレジスタ１０２
に設定され、その後、第１番目のＩＰヘッダの第１番目
のワードがストリームバッファ４４のアドレス３００に
書き込まれる。第１番目のＩＰヘッダの第１番目のワー
ドがカウンタ１０６を通過すると、インクリメントコン
トローラ１０４は、レジスタ１０２の値３００を、値が
１であるADDRESS INCREMENT分だけ増加させる。そし
て、第１番目のＩＰヘッダの第２番目のワードが、スト
リームバッファ４４のアドレス３０１に書き込まれる。
第１番目のＩＰヘッダの第２番目のワードがカウンタ１
０６を通過すると、インクリメントコントローラ１０４
は、レジスタ１０２の値３０１を、値が１であるADDRES
S INCREMENT分だけ増加させる。そして、第１番目のＩ
Ｐヘッダの第３番目のワードが、ストリームバッファ４
４のアドレス３０２に書き込まれる。レジスタ１０２の
値をADDRESS INCREMENT分、すなわち１だけ増加せせる
動作を、ＩＰヘッダサイズに対応した回数だけ繰り返
す。

【００６５】次に、インクリメントコントローラ１０４
は、レジスタ１０２の内容を、(ＴＣＰヘッダサイズ)＋
(ＩＰペイロードサイズ)に対応した値であるADDRESS IN
CREMENT分だけ増加させる。そして、レジスタ１０２の
内容に基づいたアドレスから、第２番目のＩＰヘッダの
書込が開始される。したがって、ＩＰヘッダは、図５Ｃ
に示すように、ストリームバッファ４４の斜線がふされ
た領域に書き込まれる。

【００６６】次に、ＴＣＰ／ＩＰチェックサム回路５６
によって完全とされたＴＣＰチェックサムが正規の位置
に複写される。

【００６７】このようにして、ＴＣＰ／ＩＰパケット化
が完了し、ＴＣＰ／ＩＰパケットをストリームバッファ
４４から連続して読み出すことができる。

【００６８】上述の実施例では、ＴＣＰ／ＩＰパケット
化について説明したが、ＴＣＰの代わりにＵＤＰ（User
Datagram Protocol）を用いることもできる。この場
合、ＵＤＰヘッダのディフォルトサイズは、２ワード
（８バイト）である。

【００６９】また、上述の実施例において、ＴＣＰヘッ
ダとＩＰヘッダをホスト装置２８から送信アドレス変換
器５４に別々のバーストして送っているが、ＴＣＰヘッ
ダとＩＰヘッダを、１回の連続ＤＭＡバーストとしてホ
スト装置２８から送信アドレス変換器５４に送るように
してもよい。

【００７０】つぎに、送信ＲＡＩＤ又はＳＤＩ回路６０
について説明する。

【００７１】パリティワードは、ストリームバッファ４
４内のワードの配列に挿入されている。この冗長なパリ
ティワードは、誤り訂正のために用いられる。送信ＲＡ
ＩＤ回路６０は、Ｎ個のワードからなる第１番目のデー
タと、そのパリティワードとからなるｎ＋１個のワード
の配列を取り込む。例えばハードディスク装置の障害等
のハードウェア及び／又はソフトウェアによってワード
＃Ｍに誤りが発生したとき、記憶装置２０から読み出さ
れたパリティワードは、ワード＃Ｍを再構築するために
用いられる。

【００７２】例えば図４に示すように、障害があるディ
スク＃２からワード＃３，＃６，＃９，＃１２，＃１
５，＃１８が読み出された場合、これらのワードは、図
６に示すように、誤りを有する入力データ１４０として
送信ＲＡＩＤ回路６０に供給される。送信ＲＡＩＤ回路
６０は、ワード＃１，＃２及びパリティワード０を用い
てワード＃３を再構築（誤り訂正）する。送信ＲＡＩＤ
回路６０は、ワード＃４，＃５及びパリティワード＃１
を用いてワード＃６を再構築する。同様に、送信ＲＡＩ
Ｄ回路６０は、ワード＃９，＃１２，＃１５，＃１８を
再構築する。このように、送信ＲＡＩＤ回路６０は、誤
り訂正を行い、誤りが無いワード＃１，＃２，＃３，＃
４・・・からなるデータ１４２を出力する。このＲＡＩ
Ｄ機能はコマンド回路６６によってオン／オフされるよ
うになっている。

【００７３】つぎに、トラヒックシェーパ６２について
説明する。

【００７４】トラヒックシェーパ６２は、ビデオのトラ
ヒックのような優先度が高いデータを処理する高優先処
理部と、優先度が低い一般的なデータのトラヒックを処
理する低優先処理部とからなる。

【００７５】高優先処理部は、ストリームを複数のクラ
スに組織化し、１つのクラスは、同じビットレート特性
を有するグループである。一定のビットレート（Consta
nt Bit Rate、以下、ＣＢＲという。）、例えば２Ｍｂ
ｐｓの全てのストリームは、同じクラスに属する。２つ
の可変ビットレート（Variable Bit Rate、以下、ＶＢ
Ｒという。）のストリームは常に同一の帯域のパターン
を有することはあり得ないので、ＶＢＲタイプのクラス
は、典型的にはただ１つのストリームを含む。各クラス
は、ビットレートを制御し、低セル遅延変化及び正確な
レートペーシングを得るための伝送パラメータの１セッ
トを有する。クラスの数は、最大１２８個であり、プロ
グラムすることができる。

【００７６】各クラスは、理想的なスケジュールタイム
（scheduled time、以下、ＴＳという。）と、ＴＳに対
する増加量（以下、Δという。）との２つの主要なパラ
メータを有する。基本的な動作は、ＴＳが基準クロック
以下になると、ストリームポインタが送信キューに入れ
られる。これと同時に、ＴＳの値がΔだけ増加される。
送信キューは、先入れ先出しキューであり、ストリーム
ポインタで示されるストリームをＡＴＭＦＩＦＯ７２に
できるだけ早く供給する。

【００７７】高優先処理部において、高精度のビットレ
ート及び低ＣＤＶは以下のようにして達成される。

【００７８】基準クロックの分解能が有限のため、基準
クロックは、通常所望の精度を与えない１つのΔ値を有
する。所望の精度を達成するために、互いに逆の２つの
Δ値を交互に用いる。これらの値から得られる２つのビ
ットレートは、要求されるビットレートに対して僅かに
低いものと、僅かに高いものである。異なる数のセルに
対して各Δ値を用いることによって制限があるクロック
分解能を補償し、任意の精度を得ることができる。Δ_H
とΔ_L（＝Δ_H＋１）は、異なる２つの増加量を表す。Ｎ
_HパラメータとＮ_Lパラメータは、交互に用いられる増加
量に基づくセルの数を表している。ストリームは、この
方法で変調され、平均ビットレートは所望の精度で要求
されるビットレートに近づく。図７は、この方法によっ
て得られるビットレートの状態を示す図である。この図
７に示すように、Ｎ_H個のセルはΔ_Hで送信され、Ｎ_L個
のセルはΔ_Lで送信される。この順序は周期的に繰り返
される。したがって、図中破線で示す平均ビットレート
は、長期間のビットレートとして維持される。

【００７９】低ＣＤＶは、異なるストリームのセルの時
刻をスケジューリングする際に衝突を低減することによ
って達成される。多くのトラヒックが存在する状態にお
ける衝突は、主に同じビットレートのストリームが同時
刻にスケジューリングされたときに起こる。これは、多
くのストリームが存在するとともに、ビットレートの種
類が少ないときに起きる特別な問題である。この問題
は、同じクラスに属するストリームのセルを等間隔とす
る実施例において解決することができる。換言すると、
１つのストリームに対する増加量をΔとし、クラスにお
けるストリームの数をｎすると、クラスに対する増加量
はΔ／ｎである。クラスがサービスされるたびに、デー
タが連続したストリームから取り出される。例えば、ク
ラス＃０に属するストリームＳｔ₀のセルがΔだけ増加
された場合には、同じクラス＃０に属するストリーム
（例えばストリームＳｔ₀〜ストリームＳｔ_n-1）の各セ
ルは、図８に示すように、Δ／ｎの間隔で送られるよう
にする。

【００８０】上述した２つの方法を組み合わせることに
よって、高精度のビットレート及び低ＣＤＶを達成する
ことができる。なお、送信キューが妨害されないとき
は、セルは、図９に示すようになる。

【００８１】また、高優先処理部は、ＶＢＲのトラヒッ
クを処理する。トラヒックシェーパ６２は、伝送パラメ
ータの円滑な更新をサポートする。この更新は、ホスト
装置２８とコマンド回路６６によって行われる。コマン
ド回路６６は、ホスト装置２８によってプログラムさ
れ、その動作は、ストリームバッファ４４から正確な位
置が送信されたときに起動される。１つのこのような動
作は、トラヒックシェーパ６２における特定のストリー
ムに対する伝送パラメータを置換することである。コマ
ンド回路６６は、ビットレートを変更する直前のデータ
が送信されると直ちに、パラメータを更新する。この処
理は、パラメータが一旦設定されると、自動的に行わ
れ、ホストＣＰＵ３０の指示を何ら必要としない。この
結果、ホスト装置２８は、指示が必要とされる瞬間に厳
密に指示する必要がなくなる。この方法によって、スト
リームのリアルタイム性を維持することができ、また、
ホストＣＰＵ３０の負荷を最小限に保つことができる。

【００８２】低優先処理部は、ストリームを固定の、例
えば３２のクラスに組織化し、１つのクラスは、同じピ
ークセルレート（Peak Cell Rate、以下、ＰＣＲとい
う。）を有する１つ以上のストリームからなるグループ
である。一般的なデータのトラヒックにおいて、リアル
タイム性は、それほど重要でない。低優先処理部におけ
るトラヒックシェーピングの主要な目的は、ネットワー
クポリシング（networkpolicing)を避けるために、ＰＣ
Ｒを制限することである。データパケットのトラヒック
シェーピングは、理想的なスケジュールタイム（ＴＳ）
とＴＳの増加量（Δ）を用いた方法、すなわち高優先処
理部での方法に類似した方法によって行われる。なお、
データパケットのスケジューリングは、リアルタイムト
ラヒックよりも優先度が低い。高優先処理部の送信キュ
ーが空のときのみ、データパケットのストリームをＡＴ
ＭＦＩＦＯ７２に供給することができる。

【００８３】ここで、上述した方法を実行するトラヒッ
クシェーパ６２の具体的な構成について説明する。トラ
ヒックシェーパ６２は、図１０に示すように、高優先処
理部２００と、低優先処理部２０２とを備える。

【００８４】高優先処理部２００において、メモリ２０
３は、ホスト装置２８から供給される各クラスの新たな
伝送パラメータのセットを記憶する。新たな伝送パラメ
ータの各セットは、ＴＳ_i、Δ_Hi、Δ_Li、Ｎ_Hi、Ｎ_Li、
Ｐｔ_i（０≦ｉ≦１２７）からなる。この具体例におい
て、Ｐｔ_iは、クラス＃ｉに属する１つ以上のストリー
ムを示す１つ以上のストリームポインタを含んでいる。
メモリ２０６は、現在の伝送パラメータを記憶してい
る。更新回路２０４は、ホスト装置２８又はコマンド回
路６６からコマンド（命令）が指示されると、このコマ
ンドによって起動（トリガ）され、メモリ２０６に記憶
されている現在の伝送パラメータがメモリ２０３に記憶
されている新たな伝送パラメータによって更新される。
レジスタ２１２は、ホスト装置２８からのクラスの数を
示すNr Classes−１が供給されたときに、このNr Class
es−１を記憶する。トラヒック論理回路２０８は、０か
らNr Classes−１までの各クラスに対するＴＳ_iが基準
クロック発生回路２１０によって示される現在の時間以
下かを判定する。そして、該当するときは、このクラス
＃ｉに属する第１番目のストリームのストリームポイン
タが高優先送信キューレジスタ２１６に入力されるとと
もに、メモリ２０６内のＴＳ_iが、トラヒック論理回路
２０８によって、このクラス＃ｉのΔ_Hi又はΔ_Liだけ増
加される。Δ_HiとΔ_Liは、Ｎ_HiとＮ_Liに応じて交互に用
いられる。そして、分解回路７０は、高優先送信キュー
レジスタ２１６からストリームポインタが供給され、こ
のストリームポインタで示されるストリームに属するＡ
ＴＭセルをＡＴＭＦＩＦＯ７２に供給する。

【００８５】一方、低優先処理部２０２において、メモ
リ２１８は、ホスト装置２８から供給される各クラスの
新たな伝送パラメータのセットを記憶する。この具体例
における伝送パラメータの各セットは、ＴＳ_j、Δ_j、Ｐ
ｔ_j（０≦ｊ≦３１）からなる。Ｐｔ_jは、クラス＃ｊに
属する１以上のストリームを示す１以上のストリームポ
インタを含んでいる。トラヒック論理回路２２０は、０
から３１までの各クラスに対するＴＳ_iが基準クロック
発生回路２１０によって示される現在の時間以下かを判
定するとともに、高優先送信キューレジスタ２１６が空
かを監視する。そして、該当するときは、このクラス＃
ｊに属する第１番目のストリームのストリームポインタ
が低優先送信キューレジスタ２２２に入力されるととも
に、メモリ２１８内のＴＳ_iが、トラヒック論理回路２
２０によって、このクラス＃ｊのΔ_jだけ増加される。
そして、分解回路７０は、低優先送信キューレジスタ２
２２からストリームポインタが供給され、このストリー
ムポインタで示されるストリームに属するＡＴＭセルを
ＡＴＭＦＩＦＯ７２に供給する。

【００８６】上述した実施例では、高優先処理部２００
での方法に類似した方法を低優先処理部２０２に適用し
たが、従来の漏れバケツ（Leaky bucket）法を、低優先
処理部２０２におけるトラヒックシェーピング方法とし
て用いてもよい。

【００８７】つぎに、コマンド回路６６について説明す
る。

【００８８】データのリアルタイム配信において、時
々、出力データストリームの特定の位置において発生す
る動作、例えばストリームの完全性を維持するために即
時に行わなければならない動作を含むことがある。この
割込処理（interaction）は、ホスト装置２８が過負荷
であるために、常に適宜に実行されるとは限らない。こ
の実施例においては、これらの割込処理は、コマンド回
路６６によって実行される。基本的には、ホスト装置２
８は、調整が必要なストリーミングパラメータの出力デ
ータストリームにおける正確な位置を知っている。各ス
トリームバッファ４４は、上述したように静的に割り当
てられているので、動作を行わさなければならない位置
をストリームバッファ４４の読出ポインタにおいて示す
ことができる。ホスト装置２８は、適切な時刻に、多く
のインストラクションをコマンド回路６６のリストにロ
ードさせる。この適切な時刻は、出力データストリーム
をストリームバッファ４４にローディングしてから、ス
トリームバッファ４４から出力データストリームを送出
までの間の時刻である。コマンド回路６６は、ストリー
ムバッファ４４の読出ポインタをスキャンする。読出ポ
インタが特定のアドレスと一致していると、アドレスに
リンクされたコマンドは実行されるとともに、コマンド
回路６６からパージされる。

【００８９】コマンド回路６６は、ストリームバッファ
４４に残されたデータのアドレスにトリガする。ストリ
ームバッファ４４を読み出す際に、読出ポインタは次第
に増加し、最後までくると巡回する。各ストリームは、
アドレスに基づいて蓄積されたアドレスとコマンドの対
を含むリンクされたリストを有する。アドレスは、ファ
イルのアドレスを示す（Ｌ，Ｍ）の対であり、物理アド
レスとは別のものである。ここで、Ｌは、ストリームバ
ッファ４４のサイズに等しいブロックサイズを有するブ
ロックの数である。Ｍは、最後のブロックにおける連続
した番号である。各ストリームは、読出ポインタが巡回
した回数をカウントする巡回カウンタ（Wrap-around co
unter、以下、Ｗａｃという。）を維持する。Ｌ＝ＷＡ
Ｃであり、Ｍ＝(読出ポインタ)−(バッファオフセット)
のときに、アドレスが一致したと検出される。

【００９０】この方法は、以下のようにして行われる。
図１１は、コマンド回路６６の具体的な構成を示すブロ
ック図である。コマンド回路６６は、複数のコマンド発
生器３００からなる。各コマンド発生器３００は、各出
力データストリームのためのコマンドを処理する。ホス
ト装置２８は、適切な時刻にコマンドのリストを、各コ
マンド発生器３００のコマンドレジスタ３１６にロード
させる。

【００９１】コマンド発生器３００において、レジスタ
３０２は、バッファオフセットを記憶する。比較器３０
４は、レジスタ３０２内のバッファオフセットをストリ
ームバッファ４４内の読出ポインタと比較する。巡回が
起こったときに、読出ポインタはバッファオフセットと
される。したがって、比較器３０４によって一致が検出
されたときに、巡回カウンタ３０６は増加する。比較器
３０８は、巡回カウンタ３０６のカウント値をコマンド
レジスタ３１６から供給される現在のＬと比較する。比
較器３１０は、コマンドレジスタ３１６から供給される
現在のＭを（読出ポインタ−バッファオフセット）と比
較する。比較器３０８，３１０で一致が検出されたとき
に、ＡＮＤゲート３１２は、キューレジスタ３１４に記
憶されている現在のコマンドをデキューする。各時刻に
おける現在のアドレス（Ｌ，Ｍ）に基づいた現在のコマ
ンドは、キューレジスタ３１４から出力され、次のアド
レスに基づいたコマンドが、コマンドレジスタ３１６か
らキューレジスタ３１４に記憶される。このようにし
て、各コマンド発生器３００は、ストリームバッファ４
４の読出ポインタに基づいたコマンドを指示する。

【００９２】ここで、コマンド回路６６が指示するコマ
ンドの具体例について説明する。コマンド回路６６は、
例えば以下に説明するようなビットレートの変更、レー
ト変更識別子（Rate Change Indicator、以下、ＲＣＩ
という。）の挿入、ＲＡＩＤのイネーブル、ＲＡＩＤの
ディセーブル、バイトスワップの実行、異なるＵＰＤ−
サイズのイネーブル、ＣＵＰ割込を発生する。

【００９３】ビットレートの変更は、ストリームの帯域
を変更することを許可するコマンドである。トラヒック
シェーパ６２は、このコマンドが指示されると、現在の
クラスからストリームを切り離し、現在のクラスに対す
るΔ値を更新し、このストリームを新たなクラスに属さ
せ、新たなクラスにリンクされたΔ値を更新する。この
ように、個々のストリームのビットレートは、特定のス
トリームの位置において変更することができる。このこ
とは、ＶＢＲ（可変ビットレート）である例えばＭＰＥ
Ｇ規格に準拠したビットストリームに対して有効であ
る。

【００９４】ＲＣＩの挿入は、ストリームの特定の位置
にＲＣＩを挿入することを許可するコマンドである。Ｒ
ＣＩは、そのときにレートが変更されたことを遠端の端
末装置（例えばＳＴＢ１８）に通知し、ＭＰＥＧデコー
ダでクロックが再生できるようにするものである。ＲＣ
Ｉの詳細については、欧州特許出願（出願番号：EP 071
2 250 A2）において「データレートのデータ（data rat
e data）」として記載されている。このコマンドが指示
されると、ＲＣＩ発生器６８は、ＲＣＩを発生し、分解
回路７０は、現在の分解処理を終了し、ＲＣＩ用の独立
したＡＡＬ−５ＰＤＵ（１つのＡＴＭセル）が発生され
る。このことは、ＶＢＲであるＭＰＥＧ規格に準拠した
ビットストリームに対して有効である。

【００９５】ＲＡＩＤイネーブルは、送信ＲＡＩＤ回路
６０における誤り訂正のための適切なパラメータを設定
するコマンドである。

【００９６】ＲＡＩＤディセーブルは、上述のＲＡＩＤ
イネーブルの逆の機能のコマンドである。

【００９７】バイトスワップの実行は、サーバ１０とＳ
ＴＢ１８間において小さなエンディアン（endian）／大
きなエンディアンの問題を複写することを許可するコマ
ンドである。このコマンドが挿入されると、バイトスワ
ッパ６４は、例えば図１２に示すように、出力データス
トリームにおけるワード３５０内のバイト＃３，＃２，
＃１，＃０の順序をワード３５２内のバイト＃０，＃
１，＃２，＃３の順序に並び替える。

【００９８】ＴＣＰでは、分解を要求することができ
る。１つのＴＣＰパケットは、互いに異なるＩＰパケッ
トに分解することができる。最後のＩＰパケットは、通
常、前のＩＰパケットのＡＡＬ−５ＰＤＵサイズとは異
なるサイズを有する。異なるＰＤＵ−サイズのイネーブ
ルのコマンドが指示されると、分解回路７０は、ＡＡＬ
−５ＰＤＵサイズを変更する。

【００９９】ＣＰＵ割込は、最も一般的な機能のコマン
ドである。このコマンドは、ホストＣＰＵ３０に、スト
リームにおける正確な位置の検出に関する割込処理を要
求する。

【０１００】つぎに、ＶＰＩ／ＶＣＩフィルタリング回
路８４について説明する。

【０１０１】図１３は、ユーザネットワークインターフ
ェイス（User Network Interface、以下、ＵＮＩとい
う。）で用いられている１つのＡＴＭセルのフォーマッ
トを示す図である。１つのＡＴＭセルは、５３バイトか
らなる。最初の５バイトは、ＡＴＭヘッダを構成し、残
りの４８バイトは、ペイロードを伝送するためのもので
ある。ＡＴＭヘッダの最初の４ビットは、一般的フロー
制御（Generic Flow Control、以下、ＧＦＣという。）
と呼ばれる。それに続くＡＴＭヘッダの２４ビットは、
ＶＰＩ／ＶＣＩと呼ばれる。このＶＰＩ／ＶＣＩは、実
際には８ビットのＶＰＩと、１６ビットのＶＣＩとから
なる。それに続くＡＴＭヘッダの３ビットは、ペイロー
ドタイプ（Payload Type、以下、ＰＴという。）と呼ば
れる。それに続くＡＴＭヘッダの１ビットは、セル損失
優先表示（Cell Loss Priority、以下、ＣＬＰとい
う。）と呼ばれる。ＡＴＭヘッダの最後の８ビットは、
ヘッダ誤り制御（Header Error Control、以下、ＨＥＣ
という。）と呼ばれる。ＶＰＩ／ＶＣＩフィルタリング
回路８４は、このようなＡＴＭセルがＡＴＭＦＩＦＯ８
２から供給される。

【０１０２】ＶＰＩ／ＶＣＩフィルタリング回路８４
は、受信されたＡＴＭセルのＶＰＩ／ＶＣＩが、受け入
れるべきＶＰＩ／ＶＣＩのセットの要素であるかを決定
し、またＡＴＭセルがどのストリームに属するかを決定
し、また保守運用管理（Operation, Administration an
d Maintenance、以下、ＯＡＭという。）Ｆ５セルをフ
ィルタリングする。このフィルタリング処理を達成する
ために、ＶＰＩ／ＶＣＩフィルタリング回路８４内のＶ
ＰＩ／ＶＣＩ変換器８５は、ＶＰＩ／ＶＣＩを内部スト
リーム識別子に変換する。

【０１０３】ＶＰＩ／ＶＣＩ変換の目的は、正当なＶＰ
Ｉ／ＶＣＩの範囲をなるべく広くし、一方、同時に高速
の変換を容易にすることである。好ましくは、全てのＶ
ＰＩ／ＶＣＩは、許容されるべきである。ＶＰＩ／ＶＣ
Ｉ変換は、従来の二分検索技術を用いて行うことができ
る。なお、時間的制約のために、最大に許容できる二分
検索は、５１２エントリである。一方、アクティブなＶ
ＰＩ／ＶＣＩの最大数は、多くのクライアントとの通信
を同時にサポートするためには５１２よりも大きくしな
ければならない。

【０１０４】この目的に適合するために、ＶＰＩ／ＶＣ
Ｉテーブルを５１２エントリを有するセクションに分割
する。各エントリは、ＶＰＩ／ＶＣＩと内部ストリーム
識別子との関係を示し、内部ストリーム識別子は、分配
方法に依存したあるセクションに入れられており、各セ
クションにおいて順序付けられている。

【０１０５】ＡＴＭセルが受け付けられ、正しいセクシ
ョンが一旦検出されると、二分検索が、正しいエントリ
を検出するために、そのセクション上で実行される。し
たがって、ＶＰＩ／ＶＣＩを分配する分配方法は、ＶＰ
Ｉ／ＶＣＩに基づいたセクションを即座に探すことがで
きるようにしなければならない。さらに、この方法は、
ＶＰＩ／ＶＣＩテーブルを効率良く用いることできるよ
うに、ＶＰＩ／ＶＣＩの広く分配できるようにしなけれ
ばならない。換言すると、この方法は、エントリをエン
トリＶＰＩ／ＶＣＩテーブル上に可能な限りランダムに
分配しなければならない。ＶＰＩ／ＶＣＩが既に満杯の
ＶＰＩ／ＶＣＩテーブルのセクションにマッピングされ
ると、他のセクションに空きがあるにもかかわらず、そ
のＶＰＩ／ＶＣＩは拒絶される。

【０１０６】この要求に適合する１つの分配の方法は、
ＶＣＩの下位ビットＸ（例えば３等の整数）をＶＰＩ／
ＶＣＩテーブルに索引を付けるハッシュキーとして単に
用いることである。アクティブな仮想パス／仮想チャン
ネル（以下、ＶＰ／ＶＣという。）の数が多いときに
は、下位ビットはＶＰＩ／ＶＣＩフィールドにおいて最
もランダムであり、均等な分布が得られる。

【０１０７】この種類の方法を用いることにより、高速
の検索と、不法な又は承認できないＶＰＩ／ＶＣＩを排
除するという要求を満足させることができる。この方法
は、以下のようにして実行される。

【０１０８】図１４は、ＶＰＩ／ＶＣＩ変換器８５の具
体的な構成を示すブロック図である。新たなＶＰ／ＶＣ
がアクティブになると、この新たなＶＰ／ＶＣのＶＰＩ
／ＶＣＩを示す新たなエントリと、このＶＰＩ／ＶＣＩ
に対応した新たな内部ストリーム識別子とがハッシュ関
数回路４００を介してＶＣＩの下位３ビット（例えば図
１３に示すバイト＃４のビット＃７，＃６，＃５）に基
づいたセクションに入れられる。具体的には、ＶＣＩの
下位３ビットが「０００」のとき、エントリがＶＰＩ／
ＶＣＩテーブル４０２のセクション＃１に記憶される。
ＶＣＩの下位３ビットが「００１」のとき、エントリが
ＶＰＩ／ＶＣＩテーブル４０２のセクション＃２に記憶
される。ＶＣＩの下位３ビットが「０１０」のとき、エ
ントリがＶＰＩ／ＶＣＩテーブル４０２のセクション＃
３に記憶される。同様に、全ての新たなエントリが、Ｖ
ＣＩの下位３ビットに基づいて適切なセクションに記憶
される。したがって、例えば４０９６のエントリを有す
るＶＰＩ／ＶＣＩテーブル４０２は、それぞれが５１２
エントリを有する８つのセクション（セクション＃１〜
セクション＃８）に分割されている。各セクションにお
いて、エントリは、二分検索を行うために昇順又は降順
に順番が並び替えられている。

【０１０９】ＡＴＭセルが受信されると、受信されたＡ
ＴＭセルのＶＰＩ／ＶＣＩは、二分検索器４２０及びハ
ッシュ関数器４００に供給される。ハッシュ関数器４０
０は、ＶＰＩ／ＶＣＩの下位３ビットに基づいたセクシ
ョンインデックスを二分検索器４２０に供給する。そし
て、二分検索器４２０は、適切なエントリを検出するた
めに、セクションインデックスに対応したセクション上
での検索を実行する。例えば、受信されたＡＴＭセルの
ＶＣＩの下位３ビットが「１１１」のときは、ハッシュ
関数器４００は、セクションインデックスとして８を二
分検索器４２０に供給する。そして、二分検索器４２０
は、適切なエントリを検出するためにセクション＃８上
で二分検索を実行し、検索したエントリの内部ストリー
ム識別子を出力する。これらの出力された内部ストリー
ム識別子は、フィルタリング処理で用いられる。

【０１１０】上述した実施例においては、ＶＰＩ／ＶＣ
Ｉフィールドにおける下位３ビットを単純にセクション
インデックスとして用いている。なお、セクションイン
デックスを生成するためにＶＰＩ／ＶＣＩフィールド上
において更に複雑なハッシュ関数を用いるようにしても
よい。

【０１１１】上述した実施例において、新たなＶＰ／Ｖ
Ｃがアクティブになったとき、新たなエントリが、ハッ
シュ関数器４００を介して適切なセクションに供給され
る。なお、ハッシュ関数器４００と同じ方法のハッシュ
関数をホスト装置２８に設け、ホスト装置２８におい
て、新たなエントリを含む新たなＶＰＩ／ＶＣＩテーブ
ルを生成し、この新たなＶＰＩ／ＶＣＩテーブルをＶＰ
Ｉ／ＶＣＩ変換器８５に転送して、この新たなＶＰＩ／
ＶＣＩテーブルでＶＰＩ／ＶＣＩテーブル４０２を更新
するようにしてもよい。

【０１１２】つぎに、パターン検出器９２について説明
する。ホスト装置２８は、特定のＶＣを介してどの種類
のデータが入力されるかを知っている。ホスト装置２８
は、ＶＣ毎に、スキャンすべきパターンを指示する。パ
ターン検出器９２の目的は、入力データストリームの現
在のビットパターンを検出することである。パターン検
出器９２は、一致が検出される毎に、「データが検出さ
れた」ことをホスト装置２８に知らせる。ホスト装置２
８は、検出情報が供給されると、一致が起こったときの
アドレスをホストメモリ３２のリストに追加する。検出
が自動的に行われることにより、ホスト装置２８は、そ
の時間内は他のジョブを実行することができる。ホスト
装置２８は、所定のビットパターンが検出されたときに
のみに割込がかかり、その処理を行う。

【０１１３】図１５は、パターン検出器９２の具体的な
構成を示すブロック図である。ホスト装置２８は、入力
データストリームが受信部８０の中を転送される前に、
スキャンすべきパターンをＶＣ毎にパターン検出コント
ローラ５０６に指示する。パターン検出コントローラ５
０６は、４つの予めプログラム可能な３２ビット幅のパ
ターンを各ストリーム毎にレジスタ５０４に設定する。
アライメント回路５００は、入力データストリームのバ
イトアライメントを行う、すなわち入力データストリー
ムをバイト単位に区切る。マッチング回路５０２は、ア
ライメントされたバイトと、ストリーム毎の４つの予め
プログラムされたビットパターンとのマッチングを行
う。マッチング回路５０２は、一致を検出する毎に、一
致を検出したことをパターン検出コントローラ５０６に
知らせる。

【０１１４】パターン検出器９２の目的は、例えばＭＰ
ＥＧ規格に準拠した符号化で圧縮されたビデオビットス
トリーム（以下、単にＭＰＥＧのビットストリームとい
う。）におけるＩ−ピクチャの位置を検出することであ
る。ＭＰＥＧのビットストリームでは、ＧＯＰヘッダの
直後のピクチャは、常にＩ−ピクチャである。したがっ
て、ＧＯＰヘッダの最初を示すgroup start code（３２
ビット）と、ピクチャヘッダの最初を示すpicture star
t code（３２ビット）とを検出することによって、Ｉ−
ピクチャの位置を検出することができる。

【０１１５】例えば、映画のＭＰＥＧのビットストリー
ムが、それを二重化（デュプリケイト）するために他の
ＳＭＵ１２から転送されてきたとき、group start code
及びpicture start codeが、プリセットビットパターン
としてレジスタ５０４に設定される。パターン検出器９
２は、受信されたＭＰＥＧのビットストリーム内のgrou
p start codeとpicture start codeを検出する。マッチ
ング回路５０２においてgroup start codeの検出に続い
てpicture start codeが検出されると、その検出毎に、
パターン検出コントローラ５０６は、検出状態をホスト
ＣＰＵ３０に通知する。ホストＣＰＵ３０は、Ｉ−ピク
チャが記憶される記憶装置２０のアドレスをホストメモ
リ３２のリストに追加する。このようにして、Ｉ−ピク
チャの位置を示すリストが、ＭＰＥＧのビットストリー
ムが受信部８０内を通過する間に作成される。

【０１１６】このリストは、蓄積されたＭＰＥＧのビッ
トストリームを、ビデオテープレコーダ（以下、ＶＴＲ
という。）動作のためにＳＴＢ１８に転送するときに用
いられる。ＳＴＢ１８が、ＶＴＲ動作（例えば早送り、
巻き戻し等）を要求すると、ホスト装置２８は、このリ
ストを参照し、記憶装置コントローラ２２にＩ−ピクチ
ャをアクセスして再生するように指示する。

【０１１７】この機能を用いることにより、記憶装置２
０に記憶されたデータは、特定のアプリケーションのた
めにフォーマットされていない「生の」データである。
これにより、図１に示すサーバ１０の「アプリケーショ
ンの非依存性」と相互運用性を高めることができる。

【０１１８】つぎに、受信アドレス変換器９６について
説明する。受信アドレス変換器９６の目的は、外部ＲＡ
Ｍ４６から異なる（連続しない）ワードを集め、バース
トデータをＰＣＩバス２４に出力することである。受信
アドレス変換器９６の機能は、基本的には送信アドレス
変換器５４とは逆である。この場合における違いは、動
的に構成されたバッファを考慮する必要があることであ
る。バーストデータは、ＰＣＩバス２４を介して記憶装
置２０又はホスト装置２８に転送される。

【０１１９】図１６は、記憶装置２０のディスク＃０，
＃１，＃２，＃３に蓄積される入力データストリームに
適用されるアドレス変換の具体例を示す図である。この
具体例において、受信アドレス変換器９６は、バースト
データ６００を生成するためにストリームバッファ４８
に対する書込アドレスを、下記に示す順序で発生する。

【０１２０】１７８，１８２，１８６，１９０，１９４，１９８(デ
ィスク＃０のための) １７９，１８３，１８７，１９１，１９５，１９９(デ
ィスク＃１のための) １８０，１８４，１８８，１９２，１９６，２００(デ
ィスク＃２のための) １８１，１８５，１８９，１９３，１９７，２０１(デ
ィスク＃３のための)

【０１２１】

【発明の効果】本発明では、ＶＰＩ／ＶＣＩエントリ
を、各ＶＰＩ／ＶＣＩエントリの一部に基づいたテーブ
ルのセッションに分配する。そして、受信したＡＴＭセ
ルのＶＰＩ／ＶＣＩの一部に基づいて検索されるセッシ
ョンを選択し、受信したＡＴＭセルのＶＰＩ／ＶＣＩに
対応するエントリを検出するために、選択したセッショ
ン上での検索を実行して、検出したエントリに対応する
内部識別子を出力するすることにより、多くのクライア
ントに対して、リアルタイムでデータを配信することが
できる。

【図面の簡単な説明】

【図１】本発明を適用した対話型通信システムの構成を
示すブロック図である。

【図２】本発明を適用したサーバの具体的な構成を示す
ブロック図である。

【図３】上記サーバの送信アドレス変換器の具体的な構
成を示すブロック図である。

【図４】出力データストリームに適用されるアドレス変
換の具体例を示す図である。

【図５】ＴＣＰ／ＩＰパケット化のためのアドレス変換
の具体例を示す図である。

【図６】ＲＡＩＤシステムの具体例を示す図である。

【図７】上記サーバのトラフィックシェーパの動作を説
明するための図である。

【図８】１セル周期内で送信されるストリームを説明す
るための図である。

【図９】異なるクラスのセルの状態を示す図である。

【図１０】上記サーバのトラフィックシェーパの具体的
な構成を示す図である。

【図１１】上記サーバのコマンド回路の具体的な構成を
示すブロック図である。

【図１２】上記サーバのバイトスワッパの動作を説明す
るための図である。

【図１３】ＡＴＭセルのフォーマットを示す図である。

【図１４】上記サーバのＶＰＩ／ＶＣＩ変換器の具体的
な構成を示すブロック図である。

【図１５】上記サーバのパターン検出器の具体的な構成
を示すブロック図である。

【図１６】入力データストリームに適用されるアドレス
変換の具体例を示す図である。

【符号の説明】

２０記憶装置、２４ＰＣＩバス、２８ホスト装
置、３０ホストＣＰＵ、４０ＡＴＭインターフェイ
ス、４２、４６外部ＲＡＭ、４４、４８ストリーム
バッファ、５４送信アドレス変換器、５６ＴＣＰ／
ＩＰチェックサム回路、５８ＲＡＭインターフェイ
ス、６０送信ＲＡＩＤ回路、６２トラフィックシェ
ーパ、６４バイトスワッパ、７０分割回路、８４
ＶＰＩ／ＶＣＩフィルタリング回路、８５ＶＰＩ／Ｖ
ＣＩ変換器、８６組立回路、８８ＴＣＰチェックサ
ム検証回路、９０受信ＲＡＩＤ回路、９２パターン
検出器、９４ＲＡＭインターフェイス、９６受信ア
ドレス変換器

フロントページの続き (31)優先権主張番号９６２０３３４０．３ (32)優先日 1996年11月27日 (33)優先権主張国ヨーロッパ特許庁（ＥＰ） (31)優先権主張番号９６２０３３４１．１ (32)優先日 1996年11月27日 (33)優先権主張国ヨーロッパ特許庁（ＥＰ） (31)優先権主張番号９６２０３３３６．１ (32)優先日 1996年11月27日 (33)優先権主張国ヨーロッパ特許庁（ＥＰ） (72)発明者ポールホギンスベルギー国ブリュッセルＢ−1130 サントスティーブンスヴォルヴェストラート 55 ソニーオブジェクテイブコンポーザー内 (72)発明者ヨハンデボスベルギー国ブリュッセルＢ−1130 サントスティーブンスヴォルヴェストラート 55 ソニーオブジェクテイブコンポーザー内 (72)発明者ヨエリアプツベルギー国ブリュッセルＢ−1130 サントスティーブンスヴォルヴェストラート 55 ソニーオブジェクティブコンポーザー内

Claims

【特許請求の範囲】

【請求項１】ＶＰＩ／ＶＣＩエントリを、各ＶＰＩ／
ＶＣＩエントリの一部に基づいたテーブルのセッション
に分配するステップと、ＡＴＭセルを受信するステップと、上記受信したＡＴＭセルのＶＰＩ／ＶＣＩの一部に基づ
いて検索されるセッションを選択するステップと、上記受信したＡＴＭセルのＶＰＩ／ＶＣＩに対応するエ
ントリを検出するために、上記選択したセッション上で
の検索を実行するステップと、検出したエントリに対応する内部識別子を出力するステ
ップとを有し、ＡＴＭセルのＶＰＩ／ＶＣＩを内部識別子に変換するＶ
ＰＩ／ＶＣＩの変換方法。
【請求項２】上記ＶＰＩ／ＶＣＩの一部は、該ＶＣＩ
の下位Ｘビットからなることを特徴とする請求項１記載
のＶＰＩ／ＶＣＩの変換方法。
【請求項３】上記エントリは、各セッションにおいて
順番に記憶されており、上記検索は、二分検索であるこ
とを特徴とする請求項１記載のＶＰＩ／ＶＣＩの変換方
法。
【請求項４】セッションに分割され、ＶＰＩ／ＶＣＩ
エントリを記憶するテーブルと、各ＶＰＩ／ＶＣＩエントリの一部に基づいて、上記ＶＰ
Ｉ／ＶＣＩエントリを上記テーブルのセッションに分配
する分配手段と、受信したＡＴＭセルのＶＰＩ／ＶＣＩの一部に基づいて
検索されるセクションを選択する選択手段と、上記受信したＡＴＭセルのＶＰＩ／ＶＣＩに対応したエ
ントリを検出するために、上記選択したセッション上で
の検索を実行し、検出したエントリに対応する内部識別
子を出力する検索手段とを備え、ＡＴＭセルのＶＰＩ／ＶＣＩを内部識別子に変換するＶ
ＰＩ／ＶＣＩの変換装置。
【請求項５】上記ＶＰＩ／ＶＣＩの一部は、該ＶＣＩ
の下位Ｘビットからなることを特徴とする請求項４記載
のＶＰＩ／ＶＣＩの変換装置。
【請求項６】上記エントリは、各セッションにおいて
順番に記憶されており、上記検索は、二分検索であるこ
とを特徴とする請求項４記載のＶＰＩ／ＶＣＩの変換装
置。
【請求項７】ホスト装置及び記憶装置との通信を行う
バスにインターフェイスするバスインターフェイスと、上記バスインターフェイスからの出力データをＡＴＭイ
ンターフェイスに送る送信部と、上記ＡＴＭインターフェイスからの入力データをバスイ
ンターフェイスに送る受信部とを備え、上記送信部は、上記バスインターフェイスからの出力データをバッファ
リングするためのバッファとして用いられる第１のＲＡ
Ｍにインターフェイスする第１のＲＡＭインターフェイ
スと、上記バッファからの出力データを出力ＡＴＭセルに分解
する分解手段と、上記分解手段と連携して、ＡＴＭインターフェイスへの
出力ＡＴＭセルのトラヒックを制御するトラヒックシェ
ーパとを有し、上記受信部は、入力ＡＴＭセルのＶＰＩ／ＶＣＩのフィルタリングを実
行する手段と、入力ＡＴＭセルのペイロードである入力データを並び替
える手段と、上記並び替え手段からの入力データをバッファリングす
るためのバッファとして用いられる第２のＲＡＭにイン
ターフェイスする第２のＲＡＭインターフェイスとを有
し、データをＡＴＭネットワークに送信するとともに、該Ａ
ＴＭネットワークからデータを受信する伝送装置。
【請求項８】上記送信部は、上記ホスト装置からロー
ドされた少なくともアドレスとコマンドの対を記憶する
コマンド回路を有し、上記アドレスと、上記バッファの
読出ポインタによって特定されるアドレスとを比較し
て、一致しているときに、コマンドを実行することを特
徴とする請求項７記載の伝送装置。
【請求項９】上記トラヒックシェーパは、上記コマン
ドに基づいて、上記出力ＡＴＭセルの帯域を変更するこ
とを特徴とする請求項８記載の伝送装置。
【請求項１０】上記送信部は、上記コマンドに基づい
て、上記バッファから読み出された出力ＡＴＭセルにレ
ート変更識別子を挿入する手段を有することを特徴とす
る請求項８又は９記載の伝送装置。
【請求項１１】上記コマンド又は４つのコマンドは、
ホスト装置に対する割込を発生することを特徴とする請
求項８又は９記載の伝送装置。
【請求項１２】上記送信部は、上記コマンドに基づい
て、上記バッファから読み出された出力データのバイト
をスワッピングする手段を有することを特徴とする請求
項８乃至１１のいずれか１項記載の伝送装置。
【請求項１３】上記分解手段は、上記バッファから読
み出された出力データに、ＰＤＵを有するＡＡＬ分解を
適用することを特徴とする請求項８乃至１２のいずれか
１項記載の伝送装置。
【請求項１４】上記送信部は、記憶装置からのバース
トデータのための書込アドレスを供給するアドレス変換
器を有し、上記書込アドレスの少なくとも一部は、連続
しておらず、上記バッファは、上記書込アドレスに基づ
いてバーストデータを蓄積し、データを連続して出力す
ることを特徴とする請求項７乃至１３のいずれか１項記
載の伝送装置。
【請求項１５】上記バーストデータは、所定のプロト
コル用のペイロードを含み、上記アドレス変換器は、上
記ホスト装置から少なくともペイロードのサイズを含む
パケット化パラメータが供給され、該パケット化パラメ
ータに基づいて、上記所定のプロトコルのプロトコルヘ
ッダのための領域を上記バッファに確保し、該バッファ
は、上記ホスト装置からバスを介してバースト中のプロ
トコルヘッダが供給され、該プロトコルヘッダを上記確
保された領域に蓄積することを特徴とする請求項１４記
載の伝送装置。
【請求項１６】上記パケット化パラメータは、プロト
コルヘッダのサイズを含むことを特徴とする請求項１５
記載の伝送装置。
【請求項１７】上記所定のプロトコルは、ＴＣＰ（又
はＵＤＰ）及び／又はＩＰであることを特徴とする請求
項１５又は１６記載の伝送装置。
【請求項１８】上記送信部は、上記ホスト装置で算出
された部分的なチェックサムが供給され、完全なのチェ
ックサムを得るために上記部分的なチェックサムを更新
し、上記プロトコルヘッダ及びペイロードを上記バッフ
ァに書き込む際に、該バッファ内のプロトコルヘッダを
完全なチェックサムで満たす手段を有することを特徴と
する請求項１５乃至１７のいずれか１項記載の伝送装
置。
【請求項１９】上記トラヒックシェーパは、１つ以上の第１のストリームを、同じビットレート特性
の１つ以上のストリームを有する１つ以上のクラスに分
類する分類手段と、各クラスのビットレートを制御するためのパラメータの
セットを記憶する記憶手段と、上記記憶手段に記憶されているパラメータのセットに基
づいて、各クラスのレートペーシングを実行する手段と
を有することを特徴とする請求項７乃至１８のいずれか
１項記載の伝送装置。
【請求項２０】上記パラメータは、理想的なスケジュ
ールタイムと該理想的なスケジュールタイムに対する増
加量とを含み、上記実行手段は、１つのクラスの現在のストリームのＡ
ＴＭセルが送信キューに入るときに、上記理想的なスケ
ジュールタイムを上記増加量分だけ増加させ、増加され
た理想的なスケジュールタイムを基準クロックと比較
し、増加された理想的なスケジュールタイムが上記基準
クロック以下のときに、上記クラスの次のストリームの
ＡＴＭセルを上記送信キューに入れることを特徴とする
請求項１９記載の伝送装置。
【請求項２１】各クラスの上記増加量は、２つの選択
可能な値をとり、その一方は、要求されるビットレート
よりも高いビットレートを示し、他方は、上記要求され
るビットレートよりも低いビットレートを示し、上記実行手段は、増加量の２つの値を周期的に交互に用
いることを特徴とする請求項２０記載の伝送装置。
【請求項２２】上記増加量は、同じクラスに属するス
トリームのセルが等間隔となるような値をとることを特
徴とする請求項１９乃至２１のいずれか１項記載の伝送
装置。
【請求項２３】上記第１のストリームは、高い優先度
を有し、上記トラヒックシェーパは、漏れバケツ法によって、低
い優先度を有するＡＴＭセルからなる１つ以上の第２の
ストリームのトラヒックをシェーピングする手段を有す
ることを特徴とする請求項１９乃至２２のいずれか１項
記載の伝送装置。
【請求項２４】上記第１のストリームは、可変ビット
レートのストリームを含み、上記分類手段は、上記可変ビットレートのストリームの
ビットレート特性が変化したときに、該可変ビットレー
トのストリームを現在のクラスから外して、新たなクラ
スに属させ、現在のクラス及び新たなクラスのパラメー
タが更新されることを特徴とする請求項１９乃至２３の
いずれか１項記載の伝送装置。
【請求項２５】上記ＶＰＩ／ＶＣＩフィルタリングを
実行する手段は、セクションに分割され、ＶＰＩ／ＶＣＩエントリを記憶
するテーブルと、各ＶＰＩ／ＶＣＩエントリの一部に基づいて、上記テー
ブルのセクションにＶＰＩ／ＶＣＩエントリを分配する
分配手段と、受信したＡＴＭセルのＶＰＩ／ＶＣＩの一部に基づいて
検索されるセクションを選択する選択手段と、上記受信したＡＴＭセルのＶＰＩ／ＶＣＩに対応したエ
ントリを検出するために、上記選択したセッション上で
の検索を実行し、検出したエントリに対応する内部識別
子を出力する検索手段とを有することを特徴とする請求
項７乃至２４のいずれか１項記載の伝送装置。
【請求項２６】上記ＶＰＩ／ＶＣＩの一部は、該ＶＰ
Ｉ／ＶＣＩの下位Ｘビットからなることを特徴とする請
求項２５記載の伝送装置。
【請求項２７】上記エントリは、各セッションにおい
て順番に記憶されており、上記検索は、二分検索である
ことを特徴とする請求項２５又は２６記載の伝送装置。
【請求項２８】上記受信部は、入力データのプロトコ
ルヘッダにおけるチェックサムをベリファイする手段を
備えることを特徴とする請求項７乃至２７のいずれか１
項記載の伝送装置。
【請求項２９】上記受信部は、上記バッファからの連
続していないワードを集め、バーストデータを上記バス
インターフェイスに出力することを特徴とする請求項７
乃至２８のいずれか１項記載の伝送装置。
【請求項３０】上記ホスト装置は、アプリケーション
を走らせるとともに、データの配信を管理し、上記記憶
装置は、上記入力データを蓄積し、蓄積されたデータを
検索し、出力データとして上記バスに出力することを特
徴とする請求項７乃至２９のいずれか１項記載の伝送装
置。
【請求項３１】上記記憶装置は、ＲＡＩＤ又はＳＤＩ
システムを含み、上記送信部は、出力データの誤り訂正
をＲＡＩＤ冗長性を用いて行うためのＲＡＩＤ機能を有
し、コマンドに基づいて誤り訂正を行うか否かを選択す
ることを特徴とする請求項３０記載の伝送装置。
【請求項３２】上記記憶装置は、ＲＡＩＤ又はＳＤＩ
システムを含み、異なるディスクに記憶されているバー
ストデータが隣接したワードであることを特徴とする請
求項３０又は３１記載の伝送装置。
【請求項３３】上記受信部は、上記入力データがＡＴＭインターフェイスからバスイン
ターフェイスに転送される際に、該入力データ中の所定
のビットパターンを検出するパターン検出器と、上記パターン検出器で上記所定のビットパターンが検出
されたときのデータ内における該所定のビットパターン
の位置に対応した位置情報を記憶するリストとを有し、上記ホスト装置は、上記リスト内の位置情報に基づい
て、上記記憶装置からのデータのネットワークへの配信
を制御することを特徴とする請求項３０乃至３２のいず
れか１項記載の伝送装置。
【請求項３４】上記入力データは、ＭＰＥＧ規格に準
拠して圧縮されたビデオデータを含み、上記位置情報
は、少なくともＩ−ピクチャの位置を示し、上記ホスト
装置は、該位置情報に基づいて、Ｉ−ピクチャがアクセ
スされるように上記記憶装置を制御することを特徴とす
る請求項３３記載の伝送装置。
【請求項３５】上記記憶装置は、ＲＡＩＤ又はＳＤＩ
システムを含み、上記受信部は、上記入力データにＲＡ
ＩＤ冗長性を付加することを特徴とする請求項３０乃至
３４にいずれか１項記載の伝送装置。
【請求項３６】請求項７乃至３５のいずれか１項記載
の伝送装置を用いて、ＡＴＭネットワークにデータを送
信し、及び又はＡＴＭネットワークからのデータを受信
する伝送方法。
【請求項３７】バッファにバーストデータを書き込む
ための、少なくともその一部が不連続である書込アドレ
スを生成するステップと、ホスト装置及び記憶装置との通信を行うバスを介して該
記憶装置からのバーストデータを上記バッファに転送す
るステップと、上記バッファからデータを連続して読み出すステップと
を有し、記憶装置からのデータを出力するデータ出力方法。
【請求項３８】上記バーストデータは、所定のプロト
コルにおけるペイロードを含み、更に、上記ホスト装置から少なくともペイロードのサイ
ズを含むパケット化パラメータを受け取るステップと、上記パケット化パラメータに基づいて、上記所定のプロ
トコルのプロトコルヘッダのための領域が上記バッファ
内に確保されるように書込アドレスを生成するステップ
と、上記バスを介してホスト装置からのバーストに含まれる
プロトコルヘッダをバッファに転送するステップと、上記プロトコルヘッダを上記バッファの確保された領域
に書き込むステップとを有することを特徴とする請求項
３７記載のデータ出力方法。
【請求項３９】上記パケット化パラメータは、上記プ
ロトコルヘッダのサイズを含むことを特徴とする請求項
３８記載のデータ出力方法。
【請求項４０】上記所定のプロトコルは、ＴＣＰ（又
はＵＤＰ）及び／又はＩＰであることを特徴とする請求
項３８記載のデータ出力方法。
【請求項４１】更に、上記ホスト装置で算出された部
分的なチェックサムを受け取るステップと、完全なチェックサムを得るために上記部分的なチェック
サムを更新するステップと、上記プロトコルヘッダ及びペイロードを上記バッファに
書き込む際に、該バッファ内のプロトコルヘッダを完全
なチェックサムで満たすステップとを有することを特徴
とする請求項３８記載のデータ出力方法。
【請求項４２】上記記憶装置は、ＲＡＩＤ又はＳＤＩ
システムを含み、異なるディスクに記憶されているバー
ストデータが隣接したワードであることを特徴とする請
求項３７記載のデータ出力方法。
【請求項４３】ホスト装置及び記憶装置との通信を行
うバスを介して、上記記憶装置からのバーストデータを
受信する受信手段と、少なくともその一部が不連続であるバーストデータの書
込アドレスを生成する書込アドレス生成手段と、上記書込アドレスに基づいてバーストデータを蓄積し、
データを連続して順番に出力するバッファとを備え、上記記憶装置からのデータを出力するデータ出力装置。
【請求項４４】上記バーストデータは、所定のプロト
コルにおけるペイロードを含み、上記書込アドレス生成
手段は、上記ホスト装置から少なくともペイロードのサ
イズを含むパケット化パラメータが供給され、該パケッ
ト化パラメータに基づいて、上記所定のプロトコルのプ
ロトコルヘッダのための領域が上記バッファ内に確保さ
れるように書込アドレスを生成し、上記バッファは、上
記バスを介してホスト装置からのバーストに含まれるプ
ロトコルヘッダが供給され、該プロトコルヘッダを確保
された領域に蓄積することを特徴とする請求項４３記載
のデータ出力装置。
【請求項４５】上記パケット化パラメータは、上記プ
ロトコルヘッダのサイズを含むことを特徴とする請求項
４４記載のデータ出力装置。
【請求項４６】上記所定のプロトコルは、ＴＣＰ（又
はＵＤＰ）及び／又はＩＰであることを特徴とする請求
項４４記載のデータ出力装置。
【請求項４７】更に、上記ホスト装置で算出された部
分的なチェックサムが供給され、完全なチェックサムを
得るために上記部分的なチェックサムを更新して、上記
プロトコルヘッダ及びペイロードを上記バッファに書き
込む際に、該バッファ内のプロトコルヘッダを完全なチ
ェックサムで満たすことを特徴とする請求項４４記載の
データ出力装置。
【請求項４８】上記記憶装置は、ＲＡＩＤ又はＳＤＩ
システムを含み、異なるディスクに記憶されているバー
ストデータが隣接したワードであることを特徴とする請
求項４３記載のデータ出力装置。
【請求項４９】少なくともアドレスとコマンドの対を
ホスト装置からローディングするステップと、データをバッファに蓄積するステップと、読出ポインタに基づいて、上記バッファからデータを読
み出すステップと、上記アドレスと、上記読出ポインタで特定されるアドレ
スとが一致したときに、上記コマンドを実行するステッ
プと、上記コマンドを実行した後に、上記バッファからデータ
を読み出すステップとを有するデータ配信方法。
【請求項５０】上記コマンドは、上記バッファから読
み出されたデータのストリーム帯域を変更するものであ
ることを特徴とする請求項４９記載のデータ配信方法。
【請求項５１】上記コマンドは、上記バッファから読
み出されたデータにレート変更識別子を挿入するもので
あることを特徴とする請求項４９記載のデータ配信方
法。
【請求項５２】上記コマンドは、上記ホスト装置に割
込をかけるものであることを特徴とする請求項４９記載
のデータ配信方法。
【請求項５３】上記データは、ＲＡＩＤ又はＳＤＩシ
ステムから読み出されて上記バッファに供給され、上記
コマンドは、誤り訂正のためのＲＡＩＤ機能をイネーブ
ル及びディセーブルするものであることを特徴とする請
求項４９記載のデータ配信方法。
【請求項５４】上記コマンドは、上記バッファから読
み出されたデータのバイトをスワッピングするものであ
ることを特徴とする請求項４９記載のデータ配信方法。
【請求項５５】上記コマンドは、上記バッファから読
み出されたデータに適用されるＡＡＬ分解のＰＤＵサイ
ズを変更するものであることを特徴とする請求項４９記
載のデータ配信方法。
【請求項５６】ホスト装置からローディングした少な
くともアドレスとコマンドの対を記憶し、該データを蓄
積するバッファの読出ポインタによって特定されるアド
レスと、上記アドレスとの一致を検出するコマンド回路
と、上記コマンド回路で一致が検出されたときのコマンドを
実行する実行手段と、上記命令が実行された後に、上記バッファからデータを
読み出して配信する手段とを備えるデータ配信装置。
【請求項５７】上記実行手段は、上記コマンドに基づ
いて、上記バッファから読み出されたデータのストリー
ム帯域を変更することを特徴とする請求項５６記載のデ
ータ配信装置。
【請求項５８】上記実行手段は、上記コマンドに基づ
いて、上記バッファから読み出されたデータにレート変
更識別子を挿入することを特徴とする請求項５６記載の
データ配信装置。
【請求項５９】上記コマンドは、上記ホスト装置に割
込をかけるものであることを特徴とする請求項５６記載
のデータ配信装置。
【請求項６０】上記データは、ＲＡＩＤ又はＳＤＩシ
ステムから読み出されて上記バッファに供給され、上記
実行手段は、上記コマンドに基づいて誤り訂正を行うか
否かを選択することを特徴とする請求項５６記載のデー
タ配信装置。
【請求項６１】上記実行手段は、上記コマンドに基づ
いて、上記バッファから読み出されたデータのバイトを
スワッピングすることを特徴とする請求項５６記載のデ
ータ配信装置。
【請求項６２】上記実行手段は、上記コマンドに基づ
いて、上記バッファから読み出されたデータのバイト
に、ＰＤＵを用いたＡＡＬ分解を適用するとともに、Ｐ
ＤＵサイズを変更することを特徴とする請求項５６記載
のデータ配信装置。
【請求項６３】ネットワークからのデータを受信する
ステップと、上記受信されたデータが記憶装置に転送される際に、少
なくとも該データ中の所定のビットパターンを検出する
ステップと、上記所定のビットパターンが検出されたときのデータ内
における該所定のビットパターンの位置に対応した位置
情報をリストに追加するステップと、上記データを上記記憶装置に蓄積するステップと、上記リスト中の位置情報に基づいて、上記記憶装置から
のデータのネットワークへの配信を制御するステップと
を有するデータ配信方法。
【請求項６４】上記データは、ＭＰＥＧ規格に準拠し
て圧縮されたビデオデータを含み、上記位置情報は、少
なくともＩ−ピクチャの位置を示し、上記配信を制御するステップは、上記位置情報に基づい
て、上記記憶装置に蓄積されているデータのＩ−ピクチ
ャをアクセスすることを特徴とする請求項６３記載のデ
ータ配信方法。
【請求項６５】ネットワークからのデータを受信する
受信手段と、上記受信手段からデータが記憶装置に転送される際に、
少なくとも該データ中の所定のビットパターンを検出す
る検出手段と、上記パターン検出手段で上記所定のビットパターンが検
出されたときのデータ内における該所定のビットパター
ンの位置に対応した位置情報を記憶するリストと、上記リスト内の位置情報に基づいて、上記記憶装置から
のデータのネットワークへの配信を制御する制御手段と
を備えるデータ配信装置。
【請求項６６】上記データは、ＭＰＥＧ規格に準拠し
て圧縮されたビデオデータを含み、上記位置情報は、少
なくともＩ−ピクチャの位置を示し、上記制御手段は、
該位置情報に基づいて、Ｉ−ピクチャがアクセスされる
ように上記記憶装置を制御することを特徴とする請求項
６５記載のデータ配信装置。
【請求項６７】１つ以上の第１のストリームを、同じ
ビットレート特性の１つ以上のストリームを有する１つ
以上のクラスに分類するステップと、各クラスのビットレートを制御するためのパラメータの
セットを設定するステップと、上記パラメータのセットに基づいて、各クラスのレート
ペーシングを実行するステップとを有するトラヒックシ
ェーピング方法。
【請求項６８】上記パラメータは、理想的なスケジュ
ールタイムと該理想的なスケジュールタイムに対する増
加量とを含み、上記実行ステップは、１つのクラスの現在のストリームのセルが送信キューに
入るときに、上記理想的なスケジュールタイムを上記増
加量分だけ増加させるステップと、上記増加された理想的なスケジュールタイムを基準クロ
ックと比較するステップと、上記増加された理想的なスケジュールタイムが上記基準
クロック以下のときに、上記クラスの次のストリームの
ＡＴＭセルを上記送信キューに入れるステップとからな
ることを特徴とする請求項６７記載のトラヒックシェー
ピング方法。
【請求項６９】各クラスの上記増加量は、２つの選択
可能な値をとり、その一方は、要求されるビットレート
よりも高いビットレートを示し、他方は、上記要求され
るビットレートよりも低いビットレートを示し、上記実行するステップでは、上記増加量が周期的に交互
に用いられることを特徴とする請求項６８記載のトラヒ
ックシェーピング方法。
【請求項７０】上記増加量は、同じクラスに属するス
トリームのセルが等間隔となるような値をとることを特
徴とする請求項６８記載のトラヒックシェーピング方
法。
【請求項７１】上記第１のストリームは、高い優先度
を有し、更に、低い優先度を有する１つ以上の第２のストリーム
のトラヒックを、漏れバケツ法によって、シェーピング
するステップを有することを特徴とする請求項６７記載
のトラヒックシェーピング方法。
【請求項７２】上記第１のストリームは、可変ビット
レートのストリームを含み、更に、上記可変ビットレートのストリームのビットレー
ト特性が変化したときに、該可変ビットレートのストリ
ームを現在のクラスから外すステップと、上記可変ビットレートのストリームを新たなクラスに属
させるステップと、上記新たなクラスのパラメータを更新するステップとを
有することを特徴とする請求項６７記載のトラヒックシ
ェーピング方法。
【請求項７３】１つ以上の第１のストリームを、同じ
ビットレート特性の１つ以上のストリームを有する１つ
以上のクラスに分類する分類手段と、各クラスのビットレートを制御するためのパラメータの
セットを記憶する記憶手段と、上記記憶手段に記憶されているパラメータのセットに基
づいて、各クラスのレートペーシングを実行する手段と
を備えるトラヒックシェーピング装置。
【請求項７４】上記パラメータは、理想的なスケジュ
ールタイムと該理想的なスケジュールタイムに対する増
加量とを含み、上記実行手段は、１つのクラスの現在のストリームのＡ
ＴＭセルが送信キューに入るときに、上記理想的なスケ
ジュールタイムを上記増加量分だけ増加させ、増加され
た理想的なスケジュールタイムを基準クロックと比較
し、増加された理想的なスケジュールタイムが上記基準
クロック以下のときに、上記クラスの次のストリームの
ＡＴＭセルを上記送信キューに入れることを特徴とする
請求項７３記載のトラヒックシェーピング装置。
【請求項７５】各クラスの上記増加量は、２つの選択
可能な値をとり、その一方は、要求されるビットレート
よりも高いビットレートを示し、他方は、上記要求され
るビットレートよりも低いビットレートを示し、上記実行手段は、増加量の２つの値を周期的に交互に用
いることを特徴とする請求項７４記載のトラヒックシェ
ーピング装置。
【請求項７６】上記増加量は、同じクラスに属するス
トリームのセルが等間隔となるような値をとることを特
徴とする請求項７４記載のトラヒックシェーピング装
置。
【請求項７７】上記第１のストリームは、高い優先度
を有し、更に、漏れバケツ法によって、低い優先度を有する１つ
以上の第２のストリームのトラヒックをシェーピングす
る手段を有することを特徴とする請求項７３記載のトラ
ヒックシェーピング装置。
【請求項７８】上記第１のストリームは、可変ビット
レートのストリームを含み、上記分類手段は、上記可変ビットレートのストリームの
ビットレート特性が変化したときに、該可変ビットレー
トのストリームを現在のクラスから外して、新たなクラ
スに属させ、現在のクラス及び新たなクラスのパラメー
タが更新されることを特徴とする請求項７３記載のトラ
ヒックシェーピング装置。