JP6734962B1 - 半導体装置 - Google Patents

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Abstract

【課題】 ＥＭＩによるノイズの発生を抑制することができる半導体装置を提供する。【解決手段】 フラッシュメモリ１００は、メモリセルアレイ１１０と、内部クロック信号ＩｎＣＬＫを発生するクロック発生器２００と、内部クロック信号ＩｎＣＬＫを用いてメモリセルアレイ１１０の選択メモリセルからデータを読み出す読出し手段と、外部から供給される外部クロック信号ＥｘＣＬＫを用いて読み出されたデータを出力する入出力回路１５０と、内部クロック信号ＩｎＣＬＫと外部クロック信号ＥｘＣＬＫとの立ち上がりエッジがオーバーラップする期間を検出するオーバーラップ検出部３３０と、検出されたオーバーラップする期間に応答して内部クロック信号ＩｎＣＬＫのタイミングを制御するクロック制御部２１０とを有する。【選択図】 図３

Description

本発明は、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ等の半導体装置に関し、特に、ＥＭＩによるノイズの抑制に関する。
ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのデータレジスタを含み、連続読出し動作が行われるとき、一方のデータレジスタにアレイから読み出されたデータを保持する間に、他方のデータレジスタに保持されたデータの出力を可能にしている（例えば、特許文献１）。
特許５３２３１７０号公報
図１に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、ＥＣＣ回路４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータやプログラムすべき入力データを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば４ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれ第１のキャッシュＣ０と第２のキャッシュＣ１（１つのキャッシュは、例えば２ＫＢ）とを含む。
図２に、複数ページの連続読出しを行うときのタイミングチャートを示す。最初に、ページ０のアレイ読出しが行われ、ページ０のデータがラッチＬ１の第１のキャッシュＣ０および第２のキャッシュＣ１に保持される（Ｐ０Ｃ０、Ｐ０Ｃ１）。連続読出しでは、行アドレスカウンタが自動的にインクリメントされ、次のページ１の読出しが行われる。ラッチＬ１の第１のキャッシュＣ０のデータがラッチＬ２の第１のキャッシュＣ０に転送され、さらに並行して第１のキャッシュＣ０のデータがＥＣＣ回路４０に転送される。ＥＣＣ回路４０において、ＥＣＣデコードの演算が行われ、誤りが検出された場合には、ラッチＬ２の第１のキャッシュＣ０のデータが訂正される。
次に、ラッチＬ２の第１のキャッシュＣ０のデータが入出力回路５０へ転送され、入出力回路５０に保持されたデータは、外部から供給される外部クロック信号ＥｘＣＬＫに同期して出力される。この期間中に、ラッチＬ１の第２のキャッシュＣ１のデータがラッチＬ２に転送され、ラッチＬ２に転送された第２のキャッシュＣ１のデータがＥＣＣ回路４０に転送され、そこでＥＣＣデコードの演算が行われ、誤りが検出された場合には第２のキャッシュＣ１のデータが訂正される。さらにこの期間中に、ラッチＬ１の第２のキャッシュＣ１のデータがラッチＬ２に転送されるや否や、メモリアレイのページ１の読出しが行われ、ページ１のデータがラッチＬ１に転送される（Ｐ１Ｃ０、Ｐ１Ｃ１）。
次に、ラッチＬ２の第２のキャッシュＣ１のデータが入出力回路５０に転送され、入出力回路５０に保持されたデータは、外部クロックＥｘＣＬＫに同期して出力される。この期間中に、ラッチＬ１の第１のキャッシュＣ０のデータがラッチＬ２に転送され、ラッチＬ２に転送された第１のキャッシュＣ０のデータがＥＣＣ回路４０に転送され、そこでＥＣＣデコードの演算が行われ、誤りが検出された場合には第１のキャッシュＣ０のデータが訂正される。
こうして、２段のラッチＬ１、Ｌ２を用い、第１のキャッシュＣ０のデータを出力する間に第２のキャッシュＣ１のＥＣＣ処理を行い、第２のキャッシュＣ１のデータを出力する間に第１のキャッシュＣ０のＥＣＣ処理を行うことで、ページの連続読出しの高速化を図っている。
連続読出しの高速化が図られる一方で、フラッシュメモリには、外部クロック信号ＥｘＣＬＫと、内部のクロック発生器で発生される内部クロック信号ＩｎＣＬＫとの電磁干渉（ＥＭＩ）によるノイズの発生が懸念される。内部クロック信号ＩｎＣＬＫは、外部クロック信号ＥｘＣＬＫと周波数が異なり、非同期であるが、ある動作のタイミングまたは期間において両者のクロック信号がオーバーラップすると、大きなピーク電流が流れ、これにより無視することができないノイズが発生するおそれがある。
例えば、入出力回路５０には、約２００ＭＨｚの外部クロック信号ＥｘＣＬＫが供給され、入出力回路５０は、外部クロック信号ＥｘＣＬＫに同期してデータを出力する。入出力回路５０は、例えば、ｍ個のフリップフロップを接続したパラレル／シリアル変換回路を含み、外部クロック信号ＥｘＣＬＫの立ち上がりエッジに応答してｍビットのデータを並列に入力し、これをシリアルデータに変換し、外部に出力する。
連続読出しでは、入出力回路５０の動作中に、ラッチＬ１、Ｌ２へのデータの取り込みが行われる。つまり、メモリセルアレイからのページの読出し、読出したデータの転送、パス電圧やプリチャージ電圧を生成するためのチャージポンプ回路の駆動等の内部動作が並行して行われる。ステートマシンやマイクロコントローラ、チャージポンプ回路等は、内蔵のクロック発生器で発生される、例えば４０ＭＨｚの内部クロック信号ＩｎＣＬＫの立ち上がりエッジに応答して内部動作を制御しあるいは実行する。
外部クロック信号ＥｘＣＬＫの立ち上がりエッジと内部クロック信号ＩｎＣＬＫの立ち上がりエッジが時間的にオーバーラップまたは接近したとき、クロックに同期した動作により大きなピーク電流が発生し、ＥＭＩによるノイズが生じる。ＥＭＩによるノイズが最大化される状況として、入出力回路５０に保持されたデータが外部クロック信号ＥｘＣＬＫに応答して連続的に出力され、他方、選択ページの読出しや読出しデータの転送が内部クロック信号ＩｎＣＬＫに応答して行われるとき、非選択ワード線がパス電圧に昇圧されたとき、あるいはビット線にプリチャージ電圧が印加されたときなどである。ＥＭＩによるノイズは、連続読出し動作を不安定にし、誤動作を生じさせるおそれがあり、性能や信頼性の劣化につながる。
本発明は、このような従来の課題を解決するのであり、ＥＭＩによるノイズの発生を抑制することができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、複数のメモリセルを含むメモリセルアレイと、内部クロック信号を生成する生成手段と、前記内部クロック信号を用いて前記メモリセルアレイの選択メモリセルからデータを読み出す読出し手段と、外部から供給される外部クロック信号を用いて前記読出し手段によって読み出されたデータを出力可能な出力手段と、前記内部クロック信号と前記外部クロック信号とがオーバーラップする期間を検出する検出手段と、前記検出手段により検出されたオーバーラップする期間に応答して前記生成手段による内部クロック信号の生成のタイミングを制御するクロック制御手段とを有する。
ある実施態様では、前記クロック制御手段は、オーバーラップする期間に応答して前記内部クロック信号の周波数をシフトさせる。ある実施態様では、前記クロック制御手段は、オーバーラップする期間に応答して前記内部クロック信号の位相をシフトさせる。ある実施態様では、前記検出手段は、前記内部クロック信号の立ち上がりエッジを検出する第１の検出回路と、前記外部クロック信号の立ち上がりエッジを検出する第２の検出回路と、第１の検出回路の検出結果および第２の検出回路の検出結果に基づき内部クロック信号の立ち上がりエッジと外部クロック信号の立ち上がりエッジとがオーバーラップする期間を検出する第３の検出回路とを含む。ある実施態様では、前記クロック制御手段は、複数の選択ページのデータを連続的に読み出す動作中にイネーブルされる。ある実施態様では、前記クロック制御手段は、前記出力手段がデータを出力している期間に、予め決められた特定の動作を実行するときにイネーブルされる。ある実施態様では、前記クロック制御手段は、検出されたオーバーラップする期間中、前記生成手段に供給される動作電圧を低下させる。ある実施態様では、前記クロック制御手段は、検出されたオーバーラップする期間中、前記内部クロック信号の立ち上がりエッジを抑制する。ある実施態様では、前記読出し手段は、前記メモリセルアレイの選択ページから読み出されたデータを受け取る第１の保持回路と、第１の保持回路に保持されたデータを受け取る第２の保持回路とを含み、前記読出し手段は、第１の保持回路に次の選択ページの読出しデータを保持させている間に、第２の保持回路に保持された前の選択ページの読出しデータを前記出力手段に転送させる。
本発明によれば、外部クロック信号と内部クロック信号とがオーバーラップする期間に応答して内部クロック信号のタイミングを制御するようにしたことにより、内部クロック信号に伴うＥＭＩノイズと、外部クロック信号に伴うＥＭＩノイズが加算されることを防止できる。その結果、半導体装置の性能や信頼性の劣化を防止することができる。
従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリにおいて連続読出しを行うときの動作を説明するタイミングチャートである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 ＮＡＮＤ型フラッシュメモリの動作時に印加されるバイアス電圧の一例を示すテーブルである。 本発明の実施例に係るクロック制御部の構成を示す図である。 図６（Ａ）は、本発明の実施例に係る外部クロックエッジ検出部の構成を示し、図６（Ｂ）は、本発明の実施例に係る内部クロックエッジ検出部の構成を示す。 本発明の実施例に係るオーバーラップ検出部の構成を示す図である。 本発明の実施例に係るクロック制御部の動作を説明するためのタイミングチャートである。 本発明の実施例に係るクロック制御部の第１のタイミング制御方法を説明する図である。 本発明の実施例に係るクロック制御部の第２のタイミング制御方法を説明する図である。 本発明の他の実施例に係るクロック制御部の動作を説明するためのタイミングチャートである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリやＮＯＲ型フラッシュメモリであることができ、あるいは、このようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどであることができる。
図３は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子に接続され、かつ外部クロック信号ＥｘＣＬＫに応答して読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータや読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０と、内部クロック信号ＩｎＣＬＫを発生するクロック発生器２００と、クロック発生器２００を制御するクロック制御部２１０とを含んで構成される。
メモリアレイ１１０は、列方向に配置されたｍ個のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m-1)を有する。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。１つのＮＡＮＤストリングは、複数のメモリセル(例えば、６４個)と、ビット線側選択トランジスタと、ソース線側選択トランジスタとを直列に接続して構成される。ビット線側選択トランジスタのドレインは、対応する１つのビット線GBLに接続され、ソース線側選択トランジスタのソースは、共通のソース線SLに接続される。
図４は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ＮＡＮＤストリングのビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
ページバッファ／センス回路１７０は、例えば図１に示したようにラッチＬ１、Ｌ２を含み、ラッチＬ１、Ｌ２は、それぞれが独立して動作可能な第１のキャッシュＣ１と第２のキャッシュＣ２とを含んで構成される。コントローラ１５０は、入出力回路１２０を介して連続読出し動作のコマンドを受け取ると、開始アドレスから終了アドレスまでの複数のページの連続読出し動作を制御する。連続読出し動作が行われるとき、２段のパイプライン処理により一方のラッチでデータを出力している間に他方のラッチでメモリセルアレイから読み出されたデータを受け取る動作等を行う。
また、連続読出し動作では、入出力回路１２０は、外部から供給される外部クロック信号ＥｘＣＬＫに応答して読み出したデータを外部に出力する。その間、コントローラ１５０は、クロック発生器２００で発生された内部クロック信号ＩｎＣＬＫに応答して各部を制御し、また、内部電圧発生回路１９０のチャージポンプ回路は、ある動作期間、内部クロック信号ＩｎＣＬＫに応答して必要な電圧を生成する。クロック制御部２１０は、連続読出し動作中、外部クロック信号ＥｘＣＬＫと内部クロック信号ＩｎＣＬＫとを監視し、両者がオーバーラップしそうになると、内部クロック信号ＩｎＣＬＫの発生のタイミングを制御することで、内部クロック信号ＩｎＣＬＫと外部クロック信号ＥｘＣＬＫとのオーバーラップを抑制する。
図５に、本実施例のクロック制御部２１０の詳細を示す。クロック制御部２１０は、外部クロック信号ＥｘＣＬＫの立ち上がりエッジを検出する外部クロックエッジ検出部３００と、複製クロック発生器３２０で発生された内部クロック信号ＩｎＣＬＫの立ち上がりエッジを検出する内部クロックエッジ検出部３１０と、クロック発生器２００を複製した複製クロック発生器３２０と、外部クロックエッジ検出部３００の検出結果および内部クロックエッジ検出部３１０の検出結果に基づき外部クロック信号ＥｘＣＬＫの立ち上がりエッジと内部クロック信号ＩｎＣＬＫの立ち上がりエッジとがオーバーラップする期間を検出するオーバーラップ検出部３３０と、オーバーラップ検出部３３０の検出結果とイネーブル信号ＥＮとの論理積を出力するＡＮＤ回路３４０と、ＡＮＤ回路３４０の出力に基づきクロック発生器２００による内部クロック信号ＩｎＣＬＫの発生のタイミングを制御するタイミング制御部３５０とを有する。
外部クロックエッジ検出部３００は、例えば、図６（Ａ）に示すように、ＡＮＤ回路３０２と、複数のインバータ３０４とを含み、ＡＮＤ回路３０２の一方の入力には、外部クロック信号ＥｘＣＬＫが供給され、他方の入力には、複数のインバータ３０４により外部クロック信号ＥｘＣＬＫを遅延しかつ反転した外部クロック信号／ＥｘＤ＿ＣＬＫが供給される。ＡＮＤ回路３０２は、外部クロック信号ＥｘＣＬＫの立ち上がりエッジを表す検出信号ＥｘＰ＿ＣＬＫを出力する。外部クロックエッジ検出部３００の動作を図８に例示する。同図に示すように、複数のインバータ３０４による遅延時間は、外部クロック信号ＥｘＣＬＫの立ち上がりエッジを表す検出信号ＥｘＰ＿ＣＬＫのパルス幅Ｗ１を規定する。インバータ３０４の遅延時間により、外部クロック信号ＥｘＣＬＫの立ち上がりエッジを含む時間期間Ｗ１を設定し、後述する内部クロック信号ＩｎＣＬＫの立ち上がりエッジとのオーバーラップ期間に一定のマージンを与え、オーバーラップするタイミングを事前に予測する。
内部クロックエッジ検出部３１０も上記と同様に構成され、図６（Ｂ）に示すように、ＡＮＤ回路３１２と、複数のインバータ３１４とを含み、ＡＮＤ回路３１２の一方の入力には、複製クロック発生器３２０で発生された内部クロック信号ＩｎＣＬＫが供給され、他方の入力には、複数のインバータ３１４により内部クロック信号ＩｎＣＬＫを遅延しかつ反転した外部クロック信号／ＩｎＤ＿ＣＬＫが供給される。ＡＮＤ回路３１２は、内部クロック信号ＩｎＣＬＫの立ち上がりエッジを表す検出信号ＩｎＰ＿ＣＬＫを出力する。内部クロックエッジ検出部３１０の動作を図８に例示する。同図に示すように、複数のインバータ３１４による遅延時間は、内部クロック信号ＩｎＣＬＫの立ち上がりエッジを表す検出信号ＩｎＰ＿ＣＬＫのパルス幅Ｗ２を規定する。このパルス幅Ｗ２を適宜設定することで、外部クロック信号ＥｘＣＬＫと内部クロック信号ＩｎＣＬＫの立ち上がりエッジがオーバーラップするタイミングにマージンを持たせ、オーバーラップするタイミングを事前に予測する。
オーバーラップ検出部３３０の構成を図７に示す。オーバーラップ検出部３３０は、電源電圧Ｖｄｄと検出ノードＶｄｅｔとの間に接続されたＰＭＯＳトランジスタＱ１と、検出ノードＶｄｅｔに並列に接続されたＮＭＯＳトランジスタＱ２、Ｑ３と、検出ノードＶｄｅｔの論理レベルを反転し、オーバーラップする期間を表す検出信号ＣＬＫ＿ＥＭＩを出力するインバータＩＮとを含んで構成される。トランジスタＱ１のゲートには、例えば、コントローラ１５０からプリチャージ信号ＰＲＥが印加される。プリチャージ信号ＰＲＥは、通常、Ｌレベル（ＧＮＤ）であり、それ故、検出ノードＶｄｅｔは常にＨレベルにプリチャージされる。トランジスタＱ２のゲートには、外部クロック信号ＥｘＣＬＫの立ち上がりエッジを表す検出信号ＥｘＰ＿Ｅｄｇｅが入力され、トランジスタＱ３のゲートには、内部クロック信号ＩｎＣＬＫの立ち上がりエッジを表す検出信号ＩｎＰ＿Ｅｄｇｅが入力される。
図８に、オーバーラップ検出部３３０の動作波形を例示する。外部クロック信号ＥｘＣＬＫまたは内部クロック信号ＩｎＣＬＫのいずれかの立ち上がりエッジが検出されると、検出信号ＥｘＰ＿ＥｄｇｅまたはＩｎＰ＿Ｅｄｇｅがパルス幅Ｗ１／Ｗ２の期間だけＨレベルになる。これにより、トランジスタＱ２またはＱ３のいずれかがオンし、検出ノードＶｄｅｔの電位が下がる。このときの検出ノードＶｄｅｔの電位は、インバータＩＮのしきい値Ｔｈを下回らないように、パルス幅Ｗ１／Ｗ２の最大値、つまりインバータ３０４／３１４の遅延時間の最大値が規定される。
例えば、時刻ｔ１で外部クロック信号ＥｘＣＬＫの立ち上がりが検出され、そのパルス幅Ｗ１の期間中の時刻ｔ２で内部クロック信号ＩｎＣＬＫの立ち上がりが検出されると、２つのトランジスタＱ２、Ｑ３が同時にオンし、検出ノードＶｄｅｔの電位がインバータＩＮのしきい値Ｔｈ以下になる。これにより、インバータＩＮの出力が反転し、一定期間、Ｈレベルのオーバーラップする期間を表す検出信号ＣＬＫ＿ＥＭＩが出力される。
ＡＮＤ回路３４０の一方に入力されるイネーブル信号ＥＮは、例えば、コントローラ１５０から供給され、ＡＮＤ回路３４０は、イネーブル信号ＥがＨレベルのとき、オーバーラップ検出部３３０により検出されたオーバーラップする期間を表すＨレベルの検出信号ＣＬＫ＿ＥＭＩをタイミング制御部３５０へ出力する。
コントローラ１５０は、イネーブル信号ＥＮをＨレベルにアサートすることでクロック制御部２００を動作可能な状態にする。コントローラ１５０は、例えば、連続読出しの動作が行われる期間中、イネーブル信号ＥＮをＨレベルにアサートする。連続読出し動作の開始および終了は、例えば、ホスト装置からのコマンドに応答して決定される。また、別の例では、コントローラ１５０は、連続読出し動作中の予め決められた動作に応答してイネーブル信号をＨレベルにアサートするようにしてもよい。予め決められた動作とは、例えば、ＥＭＩによるノイズの最大化が予想される動作である。例えば、入出力回路１２０から読出しデータを出力している期間中に、メモリセルアレイの読出しにおいてビット線をプリチャージする期間、パス電圧を印加する期間およびチャージポンンプ回路を動作させる期間のいずれかの動作が行われるときに、イネーブル信号ＥＮをＨレベルにアサートする。
タイミング制御部３５０は、ＡＮＤ回路３４０からオーバーラップする期間を表す検出信号ＣＬＫ＿ＥＭＩを受け取ると、これに応答してクロック発生器２００による内部クロック信号ＩｎＣＬＫのタイミングを制御する。
第１のタイミング制御方法では、内部クロック信号ＩｎＣＬＫの周波数をシフトさせ、内部クロック信号ＩｎＣＬＫの立ち上がりエッジと外部クロック信号ＥｘＣＬＫの立ち上がりエッジのオーバーラップの発生を抑制する。タイミング制御部３５０は、例えば、図９に示すように、クロック発生器２００を動作させるための動作電圧Ｖｏｓｃを調整する動作電圧調整部３５２を含む。動作電圧調整部３５２は、ＡＮＤ回路３４０から出力されるＨレベルの検出信号ＣＬＫ＿ＥＭＩに応答して抵抗Ｒを予め決められた高抵抗Ｒ１に変化させ、動作電圧Ｖｏｓｃを低下させ、クロック発生器２００の動作速度、すなわち内部クロック信号ＩｎＣＬＫの周波数を低周波数にシフトする。ＡＮＤ回路３４０から出力される検出信号ＣＬＫ＿ＥＭＩがＬレベルに遷移すると、動作電圧調整部３５２は、抵抗Ｒを元の状態に戻し、動作電圧Ｖｏｓｃを元の電圧レベルにし、内部クロック信号ＩｎＣＬＫを元の周波数に戻す。こうして、内部クロック信号ＩｎＣＬＫを低周波数にシフトすることで、外部クロック信号ＥｘＣＬＫとのオーバーラップの発生を抑制することができる。
次に、第２のタイミング制御方法について説明する。第２のタイミング制御方法は、オーバーラップが検出された期間中、すなわち検出信号ＣＬＫ＿ＥＭＩに応答して内部クロック信号ＩｎＣＬＫの立ち上がりエッジをシフトさせる。
クロック制御部２００は、コントローラ１５０からのイネーブル信号ＥＮがＨレベルにアサートされると、図１０（Ａ）に示すように、複製クロック発生器３２０を動作させるための信号Ｒｅｐｌｉｃａ＿ＲｕｎをＡＮＤ回路３２２に提供する。複製クロック発生器３２０は、同図に示すように、ＡＮＤ回路３２２と、複数のインバータ３２４とを含み、ＡＮＤ回路３２２の一方の入力には、信号Ｒｅｐｌｉｃａ＿Ｒｕｎが提供され、他方の入力には、ＡＮＤ回路３２２の出力がインバータ３２４を介してフィードバック接続される。
また、タイミング制御部３５０は、図１０（Ｂ）に示すように、クロック発生器２００に接続された遅延回路３５４と、インバータ３５６と、ＮＯＲ回路３５８とを含む。クロック発生器２００は、複製クロック発生器３２０と同様にＡＮＤ回路２０２と、複数のインバータ２０４とを含み、ＡＮＤ回路２０２の一方の入力には、遅延回路３５４により遅延された信号Ｒｅｐｌｉｃａ＿Ｒｕｎが提供され、他方の入力には、ＡＮＤ回路２０２の出力がインバータ２０４を介してフィードバック接続される。ＮＯＲ回路３５８の一方の入力には、クロック発生器２００により生成された内部クロック信号Ｒｅａｌ＿ＯＳＣがインバータ３５６を介して提供され、他方の入力には、オーバーラップする期間を表す検出信号ＣＬＫ＿ＥＭＩが提供され、ＮＯＲ回路３５８は、内部クロック信号Ｒｅａｌ＿ＣＬＫを出力する。
図１１に、図１０に示す複製クロック発生器３２０およびクロック発生器２００の動作波形を例示する。先ず、時刻ｔ１で、信号Ｒｅｐｌｉｃａ＿ＲｕｎがＨレベルになると、複製クロック発生器３２０は、ＡＮＤ回路３２２から複製内部クロック信号Ｒｅｐｌｉｃａ＿ＣＬＫを出力する。一方、クロック発生器２００は、時刻ｔ１から一定時間ｔＤｅｌａｙだけ遅延した時刻ｔ２で信号Ｒｅａｌ＿ＲｕｎがＨレベルになり、ＡＮＤ回路２０２からクロック信号Ｒｅａｌ＿ＯＳＣが出力される。これにより、クロック信号Ｒｅａｌ＿ＯＳＣは、複製内部クロック信号Ｒｅｐｌｉｃａ＿ＣＬＫから遅延時間ｔＤｅａｌｙだけ位相がシフトされる。
複製内部クロック信号Ｒｅｐｌｉｃａ＿ＣＬＫと外部クロック信号ＥｘＣＬＫとの立ち上がりエッジがオーバーラップしない期間中、検出信号ＣＬＫ＿ＥＭＩはＬレベルであり、ＮＯＲ回路３５８から出力される内部クロック信号Ｒｅａｌ＿ＣＬＫは、クロック信号Ｒｅａｌ＿ＯＳＣと同相であり、つまり位相がシフトされていない。
例えば、時刻ｔ３で、複製内部クロック信号Ｒｅｐｌｉｃａ＿ＣＬＫと外部クロック信号ＥｘＣＬＫとの立ち上がりエッジがオーバーラップすると、オーバーラップ検出部３３０によりオーバーラップが検出され、ＮＯＲ回路３５８には、オーバーラップを表すＨレベルに遷移した検出信号ＣＬＫ＿ＥＭＩが入力される。検出信号ＣＬＫ＿ＥＭＩがＨレベルの間、ＮＯＲ回路３５８の出力はＬレベルに固定されるため、その間、内部クロック信号Ｒｅａｌ＿ＣＬＫの立ち上がりが抑制される。例えば、時刻ｔ４で、もしオーバーラップが検出されていなければ、時刻ｔ４で内部クロック信号Ｒｅａｌ＿ＣＬＫが立ち上がるが、オーバーラップが検出されている場合には、内部クロック信号Ｒｅａｌ＿ＣＬＫの立ち上がりは、検出信号ＣＬＫ＿ＥＭＩがＬレベルになった時刻ｔ５からシフト量Ｓだけシフトされる。
このように本実施例によれば、オーバーラップ検出部３３０によりオーバーラップが検出された期間中、信号Ｒｅｐｌｉｃａ＿Ｒｕｎにより内部クロック信号Ｒｅａｌ＿ＯＳＣをシフトさせ、あるいはＮＯＲ回路３５８により内部クロック信号の立ち上がりをシフトさせることで、ＥＭＩによるノイズを低減することができる。また、上記の第１のタイミング制御方法では、オーバーラップする期間中、内部クロック信号の周波数を低くする例を示したが、これに限らず、反対に内部クロック信号の周波数を高くするようにしてよい。この場合、クロック発生器２００に供給する動作電圧Ｖｏｓｃが高くなるように抵抗Ｒを調整するようにしてもよい。これにより、連続読出し動作において、ＥＭＩによるノイズを自動的に低減し、性能や信頼性の劣化を防止することができる。
また、上記実施例では、ＮＡＮＤ型フラッシュメモリの連続読出し動作を例示したが、本発明は、ＮＯＲ型フラッシュメモリの連続読出し動作にも適用することができる。さらに、本発明は、フラッシュメモリの連続読出し動作に限らず、周波数が異なる外部クロック信号と内部で発生される内部クロック信号とを用いて回路を動作させる半導体装置にも適用することが可能である。
さらに上記した外部クロックエッジ検出部３００、内部クロックエッジ検出部３１０、複製クロック発生器３２０、オーバーラップ検出部３３０、ＡＮＤ回路３４０、タイミング制御部３５０の回路構成は一例であり、これと異なる構成によって等価な回路を生成することが可能であることは言うまでもない。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ
１１０：メモリセルアレイ
１２０：入出力回路
１３０：ＥＣＣ回路
１４０：アドレスレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧は正回路
２００：クロック発生器
２１０：クロック制御部

Claims (10)

  1. 複数のメモリセルを含むメモリセルアレイと、
    内部クロック信号を生成する生成手段と、
    前記内部クロック信号を用いて前記メモリセルアレイの選択メモリセルからデータを読み出す読出し手段と、
    外部から供給される外部クロック信号を用いて前記読出し手段によって読み出されたデータを出力可能な出力手段と、
    前記内部クロック信号と前記外部クロック信号とがオーバーラップする期間を検出する検出手段と、
    前記検出手段により検出されたオーバーラップする期間に応答して前記生成手段による内部クロック信号の生成のタイミングを制御するクロック制御手段と、
    を有する半導体装置。
  2. 前記クロック制御手段は、オーバーラップする期間に応答して前記内部クロック信号の周波数をシフトさせる、請求項１に記載の半導体装置。
  3. 前記クロック制御手段は、オーバーラップする期間に応答して前記内部クロック信号の位相をシフトさせる、請求項１に記載の半導体装置。
  4. 前記検出手段は、前記内部クロック信号の立ち上がりエッジを検出する第１の検出回路と、前記外部クロック信号の立ち上がりエッジを検出する第２の検出回路と、第１の検出回路の検出結果および第２の検出回路の検出結果に基づき内部クロック信号の立ち上がりエッジと外部クロック信号の立ち上がりエッジとがオーバーラップする期間を検出する第３の検出回路とを含む、請求項１に記載の半導体装置。
  5. 前記クロック制御手段は、複数の選択ページのデータを連続的に読み出す動作中にイネーブルされる、請求項１に記載の半導体装置。
  6. 前記クロック制御手段は、前記出力手段がデータを出力している期間に、予め決められた特定の動作を実行するときにイネーブルされる、請求項１または５に記載の半導体装置。
  7. 前記クロック制御手段は、検出されたオーバーラップする期間中、前記生成手段に供給される動作電圧を低下させる、請求項２に記載の半導体装置。
  8. 前記クロック制御手段は、検出されたオーバーラップする期間中、前記内部クロック信号の立ち上がりエッジを抑制する、請求項３に記載の半導体装置。
  9. 前記読出し手段は、前記メモリセルアレイの選択ページから読み出されたデータを受け取る第１の保持回路と、第１の保持回路に保持されたデータを受け取る第２の保持回路とを含み、前記読出し手段は、第１の保持回路に次の選択ページの読出しデータを保持させている間に、第２の保持回路に保持された前の選択ページの読出しデータを前記出力手段に転送させる、請求項１ないし８いずれか１つに記載の半導体装置。
  10. 半導体装置は、ＮＡＮＤ型フラッシュメモリを含む、請求項１ないし９いずれか１つに記載の半導体装置。
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