TW202040581A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW202040581A
TW202040581A TW109105174A TW109105174A TW202040581A TW 202040581 A TW202040581 A TW 202040581A TW 109105174 A TW109105174 A TW 109105174A TW 109105174 A TW109105174 A TW 109105174A TW 202040581 A TW202040581 A TW 202040581A
Authority
TW
Taiwan
Prior art keywords
clock signal
internal clock
semiconductor device
circuit
data
Prior art date
Application number
TW109105174A
Other languages
English (en)
Other versions
TWI726622B (zh
Inventor
葛西央倫
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW202040581A publication Critical patent/TW202040581A/zh
Application granted granted Critical
Publication of TWI726622B publication Critical patent/TWI726622B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
    • G06F11/108—Parity data distribution in semiconductor storages, e.g. in SSD
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Toxicology (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Quality & Reliability (AREA)
  • General Engineering & Computer Science (AREA)
  • Read Only Memory (AREA)

Abstract

本發明提供一種可抑制由EMI引起的雜訊的產生的半導體裝置。快閃記憶體（100）包括：儲存單元陣列（110）；時脈產生器（200），產生內部時脈信號（InCLK）；讀出部件，使用內部時脈信號（InCLK）從儲存單元陣列（110）的選擇儲存單元讀出資料；輸入輸出電路（120），使用從外部供給的外部時脈信號（ExCLK）而輸出所讀出的資料；重疊檢測部（330），檢測內部時脈信號（InCLK）與外部時脈信號（ExCLK）的上升沿重疊的期間；以及時脈控制部（210），回應檢測出的重疊的期間而控制內部時脈信號（InCLK）的時序。

Description

半導體裝置
本發明涉及一種反及（NAND）型或反或（NOR）型的快閃記憶體（flash memory）等半導體裝置，尤其涉及由電磁干擾（Electro-Magnetic Interference，EMI）引起的雜訊的抑制。
在NAND型的快閃記憶體中，搭載有響應來自外部的命令連續地讀出多個頁面的連續讀出功能（突發讀出功能（burst read function））。頁面緩衝器/讀出電路例如包含兩個資料暫存器，在進行連續讀出動作時，在將從陣列讀出的資料保持於其中一個資料暫存器的期間，能夠輸出另一個資料暫存器所保持的資料（例如，專利文獻1）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利5323170號公報 [發明所要解決的問題]
圖1表示搭載了晶片級錯誤檢測糾正（Error Checking and Correction，ECC）功能的NAND型快閃記憶體的概略構成。快閃記憶體包括：包含NAND串的儲存單元陣列（memory cell array）10、頁面緩衝器/讀出電路20、資料傳送電路30、資料傳送電路32、ECC電路40、以及輸入輸出電路50。頁面緩衝器/讀出電路20包含保持讀出資料或應編程的輸入資料的兩個鎖存器L1、鎖存器L2（一個鎖存器例如4KB），鎖存器L1、鎖存器L2分別包含第一快取記憶體（cache）C0及第二快取記憶體C1（一個快取記憶體例如2KB）。
圖2表示進行多個頁面連續讀出時的時序圖。首先，進行頁面0的陣列讀出，頁面0的資料被保持於鎖存器L1的第一快取記憶體C0及第二快取記憶體C1（P0C0，P0C1）。在連續讀出中，列位址計數器自動遞增，並進行下一個頁面1的讀出。鎖存器L1的第一快取記憶體C0的資料被傳送至鎖存器L2的第一快取記憶體C0，進而同時第一快取記憶體C0的資料被傳送至ECC電路40。在ECC電路40進行ECC解碼的運算，當檢測出錯誤時，對鎖存器L2的第一快取記憶體C0的資料進行糾正。
接下來，鎖存器L2的第一快取記憶體C0的資料被傳送至輸入輸出電路50，輸入輸出電路50所保持的資料與從外部供給的外部時脈信號ExCLK同步地輸出。在此期間中，鎖存器L1的第二快取記憶體C1的資料被傳送至鎖存器L2，傳送至鎖存器L2的第二快取記憶體C1的資料被傳送至ECC電路40，在此進行ECC解碼的運算，當檢測出錯誤時，對第二快取記憶體C1的資料進行糾正。進而，在此期間中，當鎖存器L1的第二快取記憶體C1的資料被傳送至鎖存器L2時，進行記憶體陣列（memory array）的頁面1的讀出，並將頁面1的資料傳送至鎖存器L1（P1C0，P1C1）。
接下來，鎖存器L2的第二快取記憶體C1的資料被傳送至輸入輸出電路50，輸入輸出電路50所保持的資料與外部時脈信號ExCLK同步地輸出。在此期間中，鎖存器L1的第一快取記憶體C0的資料被傳送至鎖存器L2，傳送至鎖存器L2的第一快取記憶體C0的資料被傳送至ECC電路40，在此進行ECC解碼的運算，當檢測出錯誤時，對第一快取記憶體C0的資料進行糾正。
如此，使用2級的鎖存器L1、鎖存器L2，在輸出第一快取記憶體C0的資料的期間進行第二快取記憶體C1的ECC處理，在輸出第二快取記憶體C1的資料的期間進行第一快取記憶體C0的ECC處理，由此實現頁面的連續讀出的高速化。
一方面實現連續讀出的高速化，另一方面，在快閃記憶體可能會產生由外部時脈信號ExCLK與內部的時脈產生器所產生的內部時脈信號InCLK的電磁干擾（EMI）引起的雜訊。內部時脈信號InCLK與外部時脈信號ExCLK頻率不同，非同步，若在某個動作的時序或期間兩者的時脈信號重疊，則會流動大的峰值電流，由此可能產生無法忽視的雜訊。
例如，對輸入輸出電路50供給約200MHz的外部時脈信號ExCLK，輸入輸出電路50與外部時脈信號ExCLK同步地輸出資料。輸入輸出電路50例如包含連接了m個觸發器（flip-flop）的並行/串列轉換電路，響應外部時脈信號ExCLK的上升沿，並行地輸入m位元的資料，將其轉換為串列資料，並輸出至外部。
在連續讀出中，在輸入輸出電路50的動作中，進行對鎖存器L1、鎖存器L2的資料的取入。也就是說，同時進行從儲存單元陣列的頁面的讀出、讀出的資料的傳送、用於生成通過電壓或預充電電壓的充電泵電路的驅動等內部動作。狀態機、微控制器、充電泵電路等響應由內置的時脈產生器產生的、例如40MHz的內部時脈信號InCLK的上升沿，控制或執行內部動作。
在外部時脈信號ExCLK的上升沿與內部時脈信號InCLK的上升沿時間上重疊或接近時，由於與時脈同步的動作產生大的峰值電流，產生由EMI引起的雜訊。作為由EMI引起的雜訊最大化的狀況，為在輸入輸出電路50所保持的資料回應外部時脈信號ExCLK而連續地輸出，另一方面，選擇頁面的讀出或讀出資料的傳送回應內部時脈信號InCLK而進行時；在非選擇字元線被升壓為通過電壓時；或者在對位元線（bit line）施加預充電電壓時等。由EMI引起的雜訊可能會使連續讀出動作不穩定，導致產生誤動作，從而導致性能或可靠性的劣化。
本發明的目的在於解決此種現有的問題，提供一種能夠抑制由EMI引起的雜訊產生的半導體裝置。 [解決問題的技術手段]
本發明的半導體裝置包括：儲存單元陣列，包含多個儲存單元；生成部件，生成內部時脈信號；讀出部件，使用所述內部時脈信號從所述儲存單元陣列的選擇儲存單元中讀出資料；輸出部件，能夠使用從外部供給的外部時脈信號輸出由所述讀出部件讀出的資料；檢測部件，檢測所述內部時脈信號與所述外部時脈信號重疊的期間；以及時脈控制部件，回應由所述檢測部件檢測出的重疊的期間，控制由所述生成部件生成內部時脈信號的時序。
在本發明的半導體裝置的一實施形態中，所述時脈控制部件回應重疊的期間，使所述內部時脈信號的頻率偏移。在本發明的半導體裝置的一實施形態中，所述時脈控制部件回應重疊的期間，使所述內部時脈信號的相位偏移。在本發明的半導體裝置的一實施形態中，所述檢測部件包括：第一檢測電路，檢測所述內部時脈信號的上升沿；第二檢測電路，檢測所述外部時脈信號的上升沿；以及第三檢測電路，基於第一檢測電路的檢測結果及第二檢測電路的檢測結果，檢測內部時脈信號的上升沿與外部時脈信號的上升沿重疊的期間。在本發明的半導體裝置的一實施形態中，所述時脈控制部件在連續地讀出多個選擇頁面的資料的動作中被致能（enable）。在本發明的半導體裝置的一實施形態中，所述時脈控制部件在所述輸出部件輸出資料的期間，在執行預先決定的特定動作時被致能。在本發明的半導體裝置的一實施形態中，所述時脈控制部件在檢測出的重疊的期間中，降低供給至所述生成部件的動作電壓。在本發明的半導體裝置的一實施形態中，所述時脈控制部件在檢測出的重疊的期間中，抑制所述內部時脈信號的上升沿。在本發明的半導體裝置的一實施形態中，所述讀出部件包括：第一保持電路，接收從所述儲存單元陣列的選擇頁面讀出的資料；以及第二保持電路，接收保持在第一保持電路的資料，所述讀出部件在使第一保持電路保持下一個選擇頁面的讀出資料的期間，使第二保持電路所保持的前一個選擇頁面的讀出資料傳送至所述輸出部件。 [發明的效果]
根據本發明，回應外部時脈信號與內部時脈信號重疊的期間來控制內部時脈信號的時序，由此能夠防止將伴隨內部時脈信號的EMI雜訊與伴隨外部時脈信號的EMI雜訊相加。其結果能夠防止半導體裝置的性能或可靠性的劣化。
[實施例]
圖3是表示本發明實施例的NAND型快閃記憶體的構成的圖。本實施例的快閃記憶體100包括：記憶體陣列110，呈矩陣狀地排列有多個儲存單元；輸入輸出電路120，連接於外部輸入輸出端子，且回應外部時脈信號ExCLK，並將讀出資料輸出至外部，或取入從外部輸入的資料；ECC電路130，進行應編程的資料或讀出的資料的錯誤檢測/糾正；位址暫存器（address register）140，經由輸入輸出電路120接收位址資料（address data）；控制器（controller）150，基於經由輸入輸出電路120接收的命令資料或施加至端子的控制信號來控制各部；字元線（word line）選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持從由字元線選擇電路160所選擇的頁面讀出的資料，或者保持要編程至所選擇的頁面的資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來進行頁面緩衝器/讀出電路170內的行的選擇等；內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）；時脈產生器200，產生內部時脈信號InCLK；以及時脈控制部210，對時脈產生器200進行控制。
記憶體陣列110具有沿行方向配置的m個儲存區塊BLK（0）、BLK（1）、...、BLK（m-1）。在一個儲存區塊形成有多個NAND串，所述NAND串是將多個儲存單元串聯連接而成。NAND串既可二維地形成在基板表面上，也可三維地形成在基板表面上。而且，儲存單元既可為儲存一個位元（二值資料）的單層單元（Single Level Cell，SLC）型，也可為儲存多個位元的多層單元（Multi Level Cell，MLC）型。一個NAND串是將多個儲存單元（例如64個）、位元線側選擇電晶體、以及源極線（source line）側選擇電晶體串聯連接而構成。位元線側選擇電晶體的汲極連接於對應的一條位元線BL，源極線側選擇電晶體的源極連接於共用的源極線SL。
表1是表示在快閃記憶體的各動作時施加的偏壓的一例的表。在讀出動作時，對位元線施加某正電壓，對所選擇的字元線施加某電壓（例如0V），對非選擇字元線施加通過電壓Vpass（例如4.5V），對選擇閘極線SGD、選擇閘極線SGS施加正電壓（例如4.5V），使NAND串的位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在編程（寫入）動作時，對所選擇的字元線施加高電壓的編程電壓Vpgm（15V～20V），對非選擇的字元線施加中間電位（例如10V），使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線。在抹除動作時，對區塊內的所選擇的字元線施加0V，對P阱（well）施加高電壓（例如20V），將浮動閘極（floating gate）的電子抽出至基板，由此以區塊為單位來抹除資料。
Figure 02_image001
表1
頁面緩衝器/讀出電路170例如圖1所示，包含鎖存器L1、鎖存器L2，鎖存器L1、鎖存器L2分別包含能夠獨立地動作的第一快取記憶體C0及第二快取記憶體C1而構成。當控制器150經由輸入輸出電路120接收到連續讀出動作的命令後，控制從開始位址到結束位址的多個頁面的連續讀出動作。在進行連續讀出動作時，進行如下動作等，即利用2級的管線處理，在其中一個鎖存器輸出資料的期間，在另一個鎖存器接收從儲存單元陣列讀出的資料。
另外，在連續讀出動作時，輸入輸出電路120回應從外部供給的外部時脈信號ExCLK將讀出的資料輸出至外部。在此期間，控制器150響應由時脈產生器200產生的內部時脈信號InCLK來控制各部分，並且內部電壓產生電路190的充電泵電路在某動作期間響應內部時脈信號InCLK而生成所需的電壓。時脈控制部210在連續讀出動作中監視外部時脈信號ExCLK與內部時脈信號InCLK，當兩者要重疊時，通過控制內部時脈信號InCLK的產生時序，來抑制內部時脈信號InCLK與外部時脈信號ExCLK的重疊。
圖4表示本實施例的時脈控制部210的詳細情況。時脈控制部210包括：外部時脈邊緣檢測部300，檢測外部時脈信號ExCLK的上升沿；內部時脈邊緣檢測部310，檢測由複製時脈產生器320產生的內部時脈信號InCLK的上升沿；複製時脈產生器320，複製時脈產生器200；重疊檢測部330，基於外部時脈邊緣檢測部300的檢測結果及內部時脈邊緣檢測部310的檢測結果，檢測外部時脈信號ExCLK的上升沿與內部時脈信號InCLK的上升沿重疊的期間；與（AND）電路340，輸出重疊檢測部330的檢測結果與致能信號EN的邏輯與；以及時序控制部350，基於AND電路340的輸出，控制由時脈產生器200產生內部時脈信號InCLK的時序。
外部時脈邊緣檢測部300例如，如圖5（A）所示，包括AND電路302及多個反相器304，對AND電路302的一個輸入端供給外部時脈信號ExCLK，對另一個輸入端供給由多個反相器304將外部時脈信號ExCLK延遲且反轉的外部時脈信號/ExD_CLK。AND電路302輸出表示外部時脈信號ExCLK的上升沿的檢測信號ExP_CLK。圖7例示外部時脈邊緣檢測部300的動作。如圖7所示，由多個反相器304產生的延遲時間對表示外部時脈信號ExCLK的上升沿的檢測信號ExP_CLK的脈衝寬度W1進行規定。利用反相器304的延遲時間，設定包含外部時脈信號ExCLK的上升沿的時間期間W1，對後述的外部時脈信號ExCLK的上升沿與內部時脈信號InCLK的上升沿的重疊期間賦予一定的裕度（margin），事先預測重疊的時序。
內部時脈邊緣檢測部310也與所述同樣地構成，如圖5（B）所示，包括AND電路312及多個反相器314，對AND電路312的一個輸入端供給由複製時脈產生器320產生的內部時脈信號InCLK，對另一個輸入端供給由多個反相器314將內部時脈信號InCLK延遲且反轉的內部時脈信號/InD_CLK。AND電路312輸出表示內部時脈信號InCLK的上升沿的檢測信號InP_CLK。圖7例示內部時脈邊緣檢測部310的動作。如圖7所示，由多個反相器314產生的延遲時間對表示內部時脈信號InCLK的上升沿的檢測信號InP_CLK的脈衝寬度W2進行規定。通過適宜設定所述脈衝寬度W2，使外部時脈信號ExCLK與內部時脈信號InCLK的上升沿重疊的時序具有裕度，事先預測重疊的時序。
圖6表示重疊檢測部330的構成。重疊檢測部330包括：P溝道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）電晶體Q1，連接於電源電壓Vdd與檢測節點Vdet之間；N溝道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）電晶體Q2、NMOS電晶體Q3，與檢測節點Vdet並聯連接；及反相器IN，使檢測節點Vdet的邏輯電位準反轉，輸出表示重疊的期間的檢測信號CLK_EMI。對電晶體Q1的閘極例如從控制器150施加預充電信號PRE。預充電信號PRE通常為L電位準（GND），因此檢測節點Vdet總是被預充電為H電位準。對電晶體Q2的閘極輸入表示外部時脈信號ExCLK的上升沿的檢測信號ExP_Edge，對電晶體Q3的閘極輸入表示內部時脈信號InCLK的上升沿的檢測信號InP_Edge。
圖7例示重疊檢測部330的動作波形。當檢測出外部時脈信號ExCLK或內部時脈信號InCLK中的任何一個的上升沿時，檢測信號ExP_Edge或檢測信號InP_Edge僅在脈衝寬度W1/W2的期間成為H電位準。由此，電晶體Q2或電晶體Q3中的任何一個導通，檢測節點Vdet的電位下降。此時的檢測節點Vdet的電位以不低於反相器IN的閾值Th的方式規定脈衝寬度W1/W2的最大值，即反相器304/314的延遲時間的最大值。
例如，當在時刻t1檢測出外部時脈信號ExCLK的上升，在所述脈衝寬度W1期間中的時刻t2檢測出內部時脈信號InCLK的上升時，兩個電晶體Q2、電晶體Q3同時導通，檢測節點Vdet的電位成為反相器IN的閾值Th以下。由此，反相器IN的輸出反轉，在一定期間內輸出H電位準的表示重疊的期間的檢測信號CLK_EMI。
輸入至AND電路340的一個輸入端的致能信號EN例如由控制器150供給，AND電路340在致能信號EN為H電位準時，將由重疊檢測部330檢測出的表示重疊的期間的H電位準的檢測信號CLK_EMI輸出至時序控制部350。
控制器150通過將致能信號EN確立為H電位準，使時脈控制部210成為能夠動作的狀態。控制器150例如在進行連續讀出的動作的期間中，將致能信號EN確立為H電位準。連續讀出動作的開始及結束例如回應來自主機裝置的命令來決定。另外，在另一個例子中，控制器150也可回應連續讀出動作中的預先決定的動作，將致能信號確立為H電位準。所謂預先決定的動作，例如是預想由EMI引起的雜訊最大化的動作。例如，在從輸入輸出電路120輸出讀出資料的期間中，進行在儲存單元陣列的讀出中對位元線進行預充電的期間、施加通過電壓的期間及使充電泵電路動作的期間中的任一個的動作時，將致能信號EN確立為H電位準。
當時序控制部350從AND電路340接收到表示重疊的期間的檢測信號CLK_EMI後，回應於此，控制由時脈產生器200產生的內部時脈信號InCLK的時序。
在第一時序控制方法中，使內部時脈信號InCLK的頻率偏移，抑制內部時脈信號InCLK的上升沿與外部時脈信號ExCLK的上升沿的重疊的產生。時序控制部350例如，如圖8所示，包括調整用於使時脈產生器200動作的動作電壓Vosc的動作電壓調整部352。動作電壓調整部352回應從AND電路340輸出的H電位準的檢測信號CLK_EMI，使電阻R變化為預先決定的高電阻R1，降低動作電壓Vosc，使時脈產生器200的動作速度，即內部時脈信號InCLK的頻率偏移為低頻率。當從AND電路340輸出的檢測信號CLK_EMI遷移為L電位準時，動作電壓調整部352使電阻R恢復為原來的狀態，使動作電壓Vosc成為原來的電壓電位準，使內部時脈信號InCLK恢復為原來的頻率。如此，通過將內部時脈信號InCLK偏移為低頻率，能夠抑制內部時脈信號InCLK與外部時脈信號ExCLK的重疊的發生。
接下來，對第二時序控制方法進行說明。第二時序控制方法在檢測出重疊的期間中，即響應檢測信號CLK_EMI，使內部時脈信號InCLK的上升沿偏移。
時脈控制部210在來自控制器150的致能信號EN被確立為H電位準時，如圖9（A）所示，對AND電路322提供用於使複製時脈產生器320動作的信號Replica_Run。複製時脈產生器320如圖9（A）所示，包括AND電路322及多個反相器324，對AND電路322的一個輸入端提供信號Replica_Run，在另一個輸入端經由反相器324回饋連接有AND電路322的輸出。
另外，如圖9（B）所示，時序控制部350包括與時脈產生器200連接的延遲電路354、反相器356、及NOR電路358。時脈產生器200與複製時脈產生器320同樣地，包括AND電路202及多個反相器204，對AND電路202的一個輸入端提供由延遲電路354延遲的信號Replica_Run，在另一個輸入端經由反相器204回饋連接有AND電路202的輸出。對NOR電路358的一個輸入端，經由反相器356提供由時脈產生器200生成的內部時脈信號Real_OSC，對另一個輸入端，提供表示重疊的期間的檢測信號CLK_EMI，NOR電路358輸出內部時脈信號Real_CLK。
圖10例示圖9（A）、圖9（B）所示的複製時脈產生器320及時脈產生器200的動作波形。首先，在時刻t1，當信號Replica_Run成為H電位準時，複製時脈產生器320從AND電路322輸出複製內部時脈信號Replica_CLK。另一方面，當在從時刻t1延遲了一定時間tDelay的時刻t2，信號Real_Run成為H電位準時，時脈產生器200從AND電路202輸出時脈信號Real_OSC。由此，時脈信號Real_OSC的相位從複製內部時脈信號Replica_CLK偏移延遲時間tDelay。
在複製內部時脈信號Replica_CLK與外部時脈信號ExCLK的上升沿不重疊的期間中，檢測信號CLK_EMI為L電位準，從NOR電路358輸出的內部時脈信號Real_CLK與時脈信號Real_OSC為相同相位，即相位不偏移。
例如，在時刻t3，當複製內部時脈信號Replica_CLK與外部時脈信號ExCLK的上升沿重疊時，由重疊檢測部330檢測出重疊，對NOR電路358輸入表示重疊而遷移為H電位準的檢測信號CLK_EMI。檢測信號CLK_EMI在H電位準期間，由於NOR電路358的輸出被固定為L電位準，因此在此期間抑制內部時脈信號Real_CLK的上升。例如，在時刻t4，如果沒有檢測出重疊，則在時刻t4內部時脈信號Real_CLK上升，但在檢測出重疊的情況下，內部時脈信號Real_CLK的上升從檢測信號CLK_EMI成為L電位準的時刻t5偏移偏移量S。
如此根據本實施例，在由重疊檢測部330檢測出重疊的期間中，利用信號Replica_Run使內部時脈信號Real_OSC偏移，或者利用NOR電路358使內部時脈信號的上升偏移，由此能夠降低由EMI引起的雜訊。另外，在所述的第一時序控制方法中，表示了在重疊的期間中降低內部時脈信號的頻率的例子，但不限於此，也可相反地提高內部時脈信號的頻率。在這種情況下，可調整電阻R，以使供給至時脈產生器200的動作電壓Vosc變高。由此，在連續讀出動作中，能夠自動降低由EMI引起的雜訊，防止性能或可靠性的劣化。
10:儲存單元陣列 20:頁面緩衝器/讀出電路 30、32:資料傳送電路 40、130:ECC電路 50:輸入輸出電路 100:快閃記憶體 110:儲存單元陣列（記憶體陣列） 120:輸入輸出電路 140:位址暫存器 150:控制器 160:字元線選擇電路 170:頁面緩衝器/讀出電路 180:行選擇電路 190:內部電壓產生電路 200:時脈產生器 202、302、312、322、340:AND電路 204、304、314、324、356、IN:反相器 210:時脈控制部 300:外部時脈邊緣檢測部 310:內部時脈邊緣檢測部 320:複製時脈產生器 330:重疊檢測部 350:時序控制部 352:動作電壓調整部 354:延遲電路 358:NOR電路 Ax:列位址資訊 Ay:行位址資訊 BLK（0）、BLK（1）、…、BLK（m-1）:儲存區塊 C0:第一快取記憶體 C1:第二快取記憶體 CLK_EMI、ExP_Edge、InP_Edge:檢測信號 EN:致能信號 ExCLK、/ExD_CLK:外部時脈信號 InCLK、Real_CLK、Real_OSC、/InD_CLK:內部時脈信號 L1、L2:鎖存器 PRE:預充電信號 Q1:PMOS電晶體 Q2、Q3:NMOS電晶體 R:電阻 Real_Run、Replica_Run:信號 Replica_CLK:複製內部時脈信號 S:偏移量 SGD、SGS:選擇閘極線 SL:共用的源極線 tDelay:延遲時間 t1、t2、t3、t4:時刻 Th:閾值 Vdd:電源電壓 Vdet:檢測節點 Vers:抹除電壓 Vosc:動作電壓 Vpass:通過電壓 Vpgm:寫入電壓（編程電壓） Vread:讀出通過電壓 W1:脈衝寬度（時間期間） W2:脈衝寬度
圖1是表示現有的NAND型快閃記憶體的概略構成的圖。 圖2是說明在現有的NAND型快閃記憶體進行連續讀出時的動作的時序圖。 圖3是表示本發明實施例的NAND型快閃記憶體的構成的框圖。 圖4是表示本發明實施例的時脈控制部的構成的圖。 圖5（A）表示本發明實施例的外部時脈邊緣檢測部的構成，圖5（B）表示本發明實施例的內部時脈邊緣檢測部的構成。 圖6是表示本發明實施例的重疊檢測部的構成的圖。 圖7是用於說明本發明實施例的時脈控制部的動作的時序圖。 圖8是說明本發明實施例的時脈控制部的第一時序控制方法的圖。 圖9（A）、圖9（B）是說明本發明實施例的時脈控制部的第二時序控制方法的圖。 圖10是用於說明本發明另一實施例的時脈控制部的動作的時序圖。
100:快閃記憶體
110:儲存單元陣列(記憶體陣列)
120:輸入輸出電路
130:ECC電路
140:位址暫存器
150:控制器
160:字元線選擇電路
170:頁面緩衝器/讀出電路
180:行選擇電路
190:內部電壓產生電路
200:時脈產生器
210:時脈控制部
Ax:列位址資訊
Ay:行位址資訊
BLK(0)、BLK(1)、...、BLK(m-1):儲存區塊
ExCLK:外部時脈信號
InCLK:內部時脈信號
Vers:抹除電壓
Vpass:通過電壓
Vpgm:寫入電壓(編程電壓)
Vread:讀出通過電壓

Claims (10)

  1. 一種半導體裝置，包括： 儲存單元陣列，包含多個儲存單元； 生成部件，生成內部時脈信號； 讀出部件，使用所述內部時脈信號從所述儲存單元陣列的選擇儲存單元中讀出資料； 輸出部件，能夠使用從外部供給的外部時脈信號輸出由所述讀出部件讀出的資料； 檢測部件，檢測所述內部時脈信號與所述外部時脈信號重疊的期間；以及 時脈控制部件，回應由所述檢測部件檢測出的重疊的期間，控制由所述生成部件生成所述內部時脈信號的時序。
  2. 如申請專利範圍第1項所述的半導體裝置，其中，所述時脈控制部件回應重疊的期間，使所述內部時脈信號的頻率偏移。
  3. 如申請專利範圍第1項所述的半導體裝置，其中，所述時脈控制部件回應重疊的期間，使所述內部時脈信號的相位偏移。
  4. 如申請專利範圍第1項所述的半導體裝置，其中，所述檢測部件包括：第一檢測電路，檢測所述內部時脈信號的上升沿；第二檢測電路，檢測所述外部時脈信號的上升沿；以及第三檢測電路，基於所述第一檢測電路的檢測結果及所述第二檢測電路的檢測結果，檢測所述內部時脈信號的上升沿與所述外部時脈信號的上升沿重疊的期間。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，所述時脈控制部件在連續地讀出多個選擇頁面的資料的動作中被致能。
  6. 如申請專利範圍第1項或第5項所述的半導體裝置，其中，所述時脈控制部件在所述輸出部件輸出資料的期間，在執行預先決定的特定動作時被致能。
  7. 如申請專利範圍第2項所述的半導體裝置，其中，所述時脈控制部件在檢測出的重疊的期間中，降低供給至所述生成部件的動作電壓。
  8. 如申請專利範圍第3項所述的半導體裝置，其中，所述時脈控制部件在檢測出的重疊的期間中，抑制所述內部時脈信號的上升沿。
  9. 如申請專利範圍第1項至第5項中任一項所述的半導體裝置，其中，所述讀出部件包括：第一保持電路，接收從所述儲存單元陣列的選擇頁面讀出的資料；以及第二保持電路，接收保持在第一保持電路的資料，所述讀出部件在使所述第一保持電路保持下一個選擇頁面的讀出資料的期間，使所述第二保持電路所保持的前一個選擇頁面的讀出資料傳送至所述輸出部件。
  10. 如申請專利範圍第1項至第5項中任一項所述的半導體裝置，其中，所述半導體裝置包括反及型快閃記憶體。
TW109105174A 2019-04-17 2020-02-18 半導體裝置 TWI726622B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019078396A JP6734962B1 (ja) 2019-04-17 2019-04-17 半導体装置
JPJP2019-078396 2019-04-17

Publications (2)

Publication Number Publication Date
TW202040581A true TW202040581A (zh) 2020-11-01
TWI726622B TWI726622B (zh) 2021-05-01

Family

ID=71892337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109105174A TWI726622B (zh) 2019-04-17 2020-02-18 半導體裝置

Country Status (5)

Country Link
US (1) US11075174B2 (zh)
JP (1) JP6734962B1 (zh)
KR (1) KR102231970B1 (zh)
CN (1) CN111833944B (zh)
TW (1) TWI726622B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7012174B1 (ja) * 2021-02-03 2022-01-27 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
CN113113073B (zh) * 2021-03-31 2023-05-12 中山大学 一种sram电磁抗扰度的片上测量方法和系统

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5323170B2 (zh) 1973-08-20 1978-07-13
US5842033A (en) * 1992-06-30 1998-11-24 Discovision Associates Padding apparatus for passing an arbitrary number of bits through a buffer in a pipeline system
US5784313A (en) * 1995-08-18 1998-07-21 Xilinx, Inc. Programmable logic device including configuration data or user data memory slices
JP3825862B2 (ja) * 1997-02-27 2006-09-27 株式会社ルネサステクノロジ 同期型ダイナミック型半導体記憶装置
JPH11203864A (ja) 1998-01-14 1999-07-30 Mitsubishi Electric Corp 同期型半導体記憶装置
US6608514B1 (en) * 1999-02-23 2003-08-19 Kabushiki Kaisha Toshiba Clock signal generator circuit and semiconductor integrated circuit with the same circuit
JP3304909B2 (ja) * 1999-03-09 2002-07-22 日本電気株式会社 半導体集積回路装置
JP4397076B2 (ja) * 1999-08-20 2010-01-13 株式会社ルネサステクノロジ 半導体装置
JP3488152B2 (ja) * 1999-10-19 2004-01-19 日本電気株式会社 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置
KR100333708B1 (ko) * 1999-12-24 2002-04-22 박종섭 전력 소모를 감소시킨 지연고정루프
JP4201490B2 (ja) * 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
JP2002304885A (ja) * 2001-04-05 2002-10-18 Fujitsu Ltd 半導体集積回路
US6759885B2 (en) * 2002-07-30 2004-07-06 Faraday Technology Corp. Self-calibrating clock generator for generating process and temperature independent clock signals
JP2005182872A (ja) * 2003-12-17 2005-07-07 Toshiba Corp 不揮発性半導体記憶装置
US7656745B2 (en) * 2007-03-15 2010-02-02 Micron Technology, Inc. Circuit, system and method for controlling read latency
TWI345693B (en) 2007-11-06 2011-07-21 Novatek Microelectronics Corp Circuit device and related method for mitigating emi
CN101441857B (zh) 2007-11-20 2011-02-02 联咏科技股份有限公司 可改善电磁干扰的电路装置及其相关方法
US7696798B2 (en) * 2008-02-08 2010-04-13 Sun Microsystems, Inc. Method and apparatus to generate system clock synchronization pulses using a PLL lock detect signal
WO2012142703A1 (en) 2011-04-19 2012-10-26 Queen's University At Kingston Digital emi filter
JP5323170B2 (ja) 2011-12-05 2013-10-23 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリおよびそのデータの読出し方法
WO2013100976A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Data transfer between asynchronous clock domains
KR101836510B1 (ko) * 2012-05-31 2018-04-19 에스케이하이닉스 주식회사 반도체 장치
US9417685B2 (en) * 2013-01-07 2016-08-16 Micron Technology, Inc. Power management
KR102256556B1 (ko) * 2014-03-05 2021-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그를 포함하는 반도체 시스템
US9531363B2 (en) * 2015-04-28 2016-12-27 Micron Technology, Inc. Methods and apparatuses including command latency control circuit
JP6164713B1 (ja) * 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10205454B2 (en) * 2016-11-22 2019-02-12 The United States Of America As Represented By The Secretary Of The Air Force Glitch free asynchronous clock multiplexer
US10840918B2 (en) * 2019-03-28 2020-11-17 Micron Technology, Inc. Phase lock circuitry using frequency detection

Also Published As

Publication number Publication date
CN111833944B (zh) 2022-07-05
TWI726622B (zh) 2021-05-01
CN111833944A (zh) 2020-10-27
KR102231970B1 (ko) 2021-03-25
US20200335457A1 (en) 2020-10-22
JP2020177719A (ja) 2020-10-29
JP6734962B1 (ja) 2020-08-05
US11075174B2 (en) 2021-07-27
KR20200122995A (ko) 2020-10-28

Similar Documents

Publication Publication Date Title
TWI643195B (zh) 半導體儲存裝置及其讀出方法
JP5667143B2 (ja) 不揮発性半導体メモリ
US9837131B2 (en) Semiconductor device and output circuit thereof
JP6588116B2 (ja) レベルシフタ
TWI726622B (zh) 半導體裝置
US11315612B2 (en) Semiconductor storing apparatus and pre-charge method
US7613070B2 (en) Interleaved input signal path for multiplexed input
KR102277111B1 (ko) 반도체 기억 장치
JP7025472B2 (ja) 半導体装置
US8861303B2 (en) Circuit and method for address transition detection
TWI727809B (zh) 半導體存儲裝置及預充電方法
TWI744915B (zh) 半導體裝置及讀出方法
CN113782083B (zh) 半导体存储装置及预充电方法
KR102328355B1 (ko) 반도체 기억장치 및 프리차지 방법
JP7012174B1 (ja) 半導体装置および連続読出し方法
JP2022029734A (ja) 半導体装置および読出し方法