JP4472839B2 - フラッシュメモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、具体的には、メモリ装置の動作状態を示すための手段を具備したフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
図１は、一般的な形態の電気的に消去及びプログラム可能なフラッシュメモリのブロック図である。このメモリは、１９９８年３月“フラッシュメモリ”と言う題目で三星電子株式会社が発刊したデータブックに記載されている。図１に図示されたように、このフラッシュメモリは、電気的に消去及びプログラム可能なメモリセルのアレー（１０）を含む。このアレー（１０）を構成する複数のメモリセルは、複数のワードライン及び複数のビットラインの交差領域に各々配列される。これらのメモリセルの一つが図２に概略的に示されている。
【０００３】
電気的に消去及びプログラム可能なフラッシュメモリのメモリセルは、セルトランジスター又はフローティングゲートトランジスター（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）を含む。セルトランジスターは、Ｐ形半導体基板又はバルクに形成されたソース及びドレーン、絶縁体を隔ててソース及びドレーンの間のチャネル領域上に形成されたフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）、並びに他の絶縁体を隔ててフローティングゲート上に形成された制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を含む。
【０００４】
フラッシュメモリは、行アドレスバッファ及びラッチ回路（２０）、列アドレスバッファ及びラッチ回路（３０）、プレデコーダ回路（４０）、行選択回路（５０）、及び、列選択回路（６０）を更に含む。
【０００５】
アレー（１０）内のメモリセルの行（即ち、メモリセルが連結されたワードライン）は、プレデコーダ回路（４０）を通じて行アドレスバッファ及びラッチ回路（２０）から提供されるアドレス信号に従って行選択回路（５０）によって選択される。
【０００６】
メモリセルの列は、プレデコーダ回路（４０）を通じて列アドレスバッファ及びラッチ回路（３０）から提供されるアドレス信号に従って列選択回路（６０）によって選択される。
【０００７】
選択された行及び列に従って指定されたメモリセルの各々は、接地電圧がソース及び基板に印加され、高電圧（例えば、プログラム電圧発生器（９０）からの＋１０Ｖ）が制御ゲートに印加され、ホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎｓ）を生成するために適当な大きさの電圧（例えば、＋５Ｖ〜＋６Ｖ）がドレーンに印加されるバイアス条件下でプログラムされる。このようなバイアス条件によると、十分な量の（−）電荷がフローティングゲートに蓄積又は捕獲され、その結果、フローティングゲートは（−）の電位を有するに至る。これは、プログラムされたセルトランジスターのスレショルド電圧が増加することを意味する。
【０００８】
読み出し動作の際、プログラムされたメモリセルの状態は感知増幅器（１１０）によって“ＯＦＦ”状態として判別される。図３に図示されたように、“ＯＦＦ”状態を有するセルトランジスターのスレショルド電圧は＋７Ｖ〜＋９Ｖの範囲内に分布する。上記のプログラム動作は、制御ロジック及びコマンドレジスター回路（７０）の制御下で実行される。
【０００９】
フラッシュメモリのアレー（１０）は、複数個のセクターに分割される。セクターのバルク領域は、互いに電気的に隔離或いは絶縁され、各セクターに集積されたメモリセルは消去動作時に同時に消去される。
【００１０】
任意の選択されたセクター内のメモリセルの各々は、Ｆ−Ｎトンネルリングメカニズム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｒｎｎｅｌｉｎｇ ｍｅｃｈａｎｉｓｍ）によって消去される。Ｆ−Ｎトンネルリングメカニズムによると、（−）の高電荷（例えば、消去電圧発生器（１００）からの−１０Ｖ）が制御ゲートに印加され、Ｆ−Ｎトンネルリングを発生するために適当な大きさの電圧（例えば、＋５Ｖ〜＋６Ｖ）が基板又はバルク領域に印加され、ソース及びドレーンはフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。そのようなバイアス条件の消去動作は“ＮＢＧＥ動作”（Ｎｅｇａｔｉｖｅ Ｂｕｌｋ ａｎｄ Ｇａｔｅ Ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）と言われる。
【００１１】
このようなバイアス条件によると、６〜７ＭＶ／ｃｍの強い電界が制御ゲートと半導体基板の間に形成される。その結果、フローティングゲートに蓄積された（−）の電荷が約１００Åの厚さを有する絶縁体を通じて放出される。これは、当該セルトランジスターのスレショルド電圧を低くすることを意味する。
【００１２】
読み出し動作の際、消去されたメモリセルの状態は感知増幅器（１１０）によって“ＯＮ”状態として判別される。図３に示されたように、“ＯＮ”状態を有するセルトランジスターのスレショルド電圧は＋１Ｖ〜＋３Ｖの範囲内に分布する。以上の消去動作は、制御ロジック及びコマンドレジスター回路（７０）の制御下で実行される。
【００１３】
当業者に周知のように、セクター内のメモリセルの消去やメモリセルのプログラムのために必要な時間は、メモリセルからデータを読み出すために必要な時間よりも長い。例えば、消去時間は約１秒であり、読み出し時間は約１００ｎｓ、そしてプログラム時間は約１０μｓである。
【００１４】
フラッシュメモリは、サスペンド動作モード（ｓｕｓｐｅｎｄ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）を有する。サスペンド動作モードでは、任意のセクターに対する消去動作が中断される一方で、他のセクターに対する読み出し又はプログラム動作が実行され得る。即ち、サスペンド動作モードは、システムインタラプト機能としてフラッシュメモリに提供される。中断された消去動作は、他のセクターに対する読み出し又はプログラム動作が完了した後に再開される。
【００１５】
フラッシュメモリの状態を確認するために、フラッシュメモリ状態読み出し動作（ｓｔａｔｕｓ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）が提供される。フラッシュメモリの動作状態は、データ入出力ピン（ＤＱ２、ＤＱ３，ＤＱ５，ＤＱ６，ＤＱ７）の値又はＲ／Ｂ＃ピンの値を利用して判別することができる。ここで、記号‘＃’はアクティブロー信号であることを示す。データ入出力ピンの値は、状態読み出し動作の間に、出力イネーブル信号（ＯＥ＃）が読み出しタイミングに同期してトグルされることによって変化する。各動作状態によるピンの値は次のようである。
【００１６】
【表１】
【００１７】
この表において、記号‘Ｎ／Ａ’は“ｎｏｔ ａｖａｉｌａｂｌｅ”を示す。表に示すように、ピン（Ｒ／Ｂ＃、ＤＱ２、ＤＱ３，ＤＱ５，ＤＱ６，ＤＱ７）の値は、動作モードに応じてトグルされたり、以前の値に維持されたりする。図４に示されたように、例えば、消去動作が実行される時、ピン（ＤＱ２，ＤＱ６）の値は出力イネーブル信号（ＯＥ＃）がトグルされることに応じてトグルされる。消去動作が中止され読み出し動作が実行される時、ピン（ＤＱ２）の値はトグルされ、ピン（ＤＱ６）の値は以前の状態に維持される。上記の説明から分かるように、状態読み出し動作は消去／プログラム動作のための命令の入力後に出力イネーブル信号（ＯＥ＃）をトグルさせることで実行される。
【００１８】
図５は、図１に示された出力イネーブルバッファを示す回路図である。出力イネーブルバッファ（１３０）は、図面に示されたように連結されたＮＯＲゲート（Ｇ１）と二つのインバータ（ＩＮＶ１、ＩＮＶ２）で構成される。出力イネーブル信号（ＯＥ＃）が非活性化状態（ハイレベル）である時、２つの出力信号（ＰＯＥ、ＯＥ）は各々ローレベルを有する。一方、出力イネーブル信号（ＯＥ＃）が活性化状態（ローレベル）である時、２つの出力信号（ＰＯＥ、ＯＥ）は各々ハイレベルを有する。
【００１９】
図６には、従来技術によるデータ出力回路が示されており、このデータ出力回路（１２２）は、状態読み出し動作の間に出力イネーブル信号（ＯＥ＃）に同期して値がトグルされるデータ出力ピンに接続される回路であり、図１の出力バッファ及びラッチ回路（１２０）に含まれる。
【００２０】
上記の表から分かるように、消去動作の間に出力イネーブル信号（ＯＥ＃）がトグルされることによってピン（ＤＱ２，ＤＱ６）の値がトグルされる。プログラム動作時に、ピン（ＤＱ２）の値はトグルされる一方で、ピン（ＤＱ６）の値はそのままに維持される。
【００２１】
図６には、ピン（ＤＱ２）についてのデータ出力回路が示されているが、出力イネーブル信号（ＯＥ＃）によって値がトグルされるピン（ＤＱ６）についての回路も図６に示す回路と同一の構成を有する。
【００２２】
データ出力回路（１２２）は、正常な読み出し動作時は、信号（ＰＯＥ）に同期して図１の感知増幅器（１１０）からのセルデータ信号（ＣＤＳ）を出力し、状態読み出し動作時は、信号（ＯＥ）及びフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応答して信号（ＰＯＥ）に同期した状態データ信号を出力する。
【００２３】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）は、読み出し動作以外の動作、即ち、プログラム／消去動作と関連した命令がフラッシュメモリに提供される時にハイに活性化される。
【００２４】
データ出力回路（１２２）は、二つのインバータ（ＩＮＶ３、ＩＮＶ４）とＳ−Ｒフリップフロップで構成された状態データ信号発生器（１２４）、二つの伝送ゲート（ＴＧ１，ＴＧ２）で構成された選択器或いはマルチプレクサ（１２６）、プルアップトランジスターとして動作するＰＭＯＳトランジスター（ＭＰ１）、プルダウントランジスターとして動作するＮＭＯＳトランジスター（ＭＮ１）、インバータ（ＩＮＶ５）、プルアップトランジスターを駆動するためのＮＡＮＤゲート（Ｇ２）、及び、プルダウントランジスターを駆動するためのＮＯＲゲート（Ｇ３）を含み、図６に示されたように連結されている。Ｓ−Ｒフリップフロップは、３個の入力端子（Ｓ，Ｒ，ＣＬＫ）と２個の出力端子（Ｑ，Ｑ＃）を有する。フリップフロップの入力端子（Ｓ）は、出力端子（Ｑ＃）と直接連結されており、その結果、Ｓ−ＲフリップフロップはＤフリップフロップとして動作する。
【００２５】
図７は、フラッシュメモリの状態読み出し動作を説明するためのタイミング図である。
【００２６】
回路動作において、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がローレベルである時、即ち、正常な読み出し動作時は、伝送ゲート（ＴＧ１）は活性化され、伝送ゲート（ＴＧ２）は非活性化される。セルデータ信号（ＣＤＳ）は、伝達ゲート（ＴＧ１）を通じてＮＯＲゲート（Ｇ２，Ｇ３）の一入力端子に各々伝達される。セルデータ信号（ＣＤＳ）がローレベルであると、プルダウントランジスター（ＭＮ１）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。セルデータ信号（ＣＤＳ）がハイレベルであると、プルアップトランジスター（ＭＰ１）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。
【００２７】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルの状態で、メモリ動作の状態を読み出すために出力イネーブル信号（ＯＥ＃）がトグルされる時、状態データ信号発生器（１２４）からの状態データ信号（ＳＤＳ）は、ＯＥバッファ（１３０）から提供される信号（ＯＥ）の上昇エッジに同期してハイレベルとローレベルの間でトグルされる。具体的には、信号（ＯＥ）がローレベルからハイレベルに遷移する都度、状態データ信号（ＳＤＳ）はローレベルからハイレベルに又はハイレベルからローレベルにトグルされる。
【００２８】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルであると、伝送ゲート（ＴＧ１）は非活性化され、伝送ゲート（ＴＧ２）は活性化される。この場合、状態データ信号発生器（１２４）から出力される状態データ信号（ＳＤＳ）は、伝送ゲート（ＴＧ２）を通じてゲート（Ｇ２，Ｇ３）の一入力端子に各々伝達される。
【００２９】
信号（ＰＯＥ）がローレベルである場合、データ入出力ピン（ＤＱ２、ＤＱ６）は、選択器（１２６）から提供される信号のロジックレベルに関係なく高インピーダンス（Ｈｉ−Ｚ）に維持される。一方、信号（ＰＯＥ）がハイレベルである場合、データ入出力ピン（ＤＱ２、ＤＱ６）の値は選択器（１２６）から出力される信号、即ち、状態データ信号（ＳＤＳ）のロジックレベルに応じてハイレベルにプルアップされたり、ローレベルにプルダウンされたりする。
【００３０】
図７から分かるように、状態データ信号（ＳＤＳ）は、信号（ＯＥ）がローからハイへ遷移してから遅延信号（ｔＤ）が経過した後に遷移する。遅延時間（ｔＤ）は約５ｎｓであり、出力イネーブルバッファ（１３０）の出力からドライバー（Ｇ２／Ｇ３）の入力までの経路によって決定される。遅延時間（ｔＤ）は、信号（ＰＯＥ）と状態データ信号（ＳＤＳ）との間のレーシング問題を生じさせる。図７で点線に示されたように、２つの信号（ＰＯＥ、ＳＤＳ）の間のレーシングによって出力信号（ＤＱ２／６）に非正常な区間が生ずる。これはパワーノイズ及び不必要な電力消耗の原因になる。そのようなパワーノイズは内部消去／プログラム動作に影響を及ぼす。
【００３１】
一般的に、データ入出力ピンの外部ローディングが相当に大きいので（例えば、３０ｐＦ〜１００ｐＦ）、データ入出力ピンの値がトグルされる時にパワーノイズ（電源電圧又は接地電圧ノイズ）が発生し得る。前述のように、そのようなパワーノイズは、内部消去／プログラム動作に影響を及ぼす。したがって、状態読み出し動作の間にトグルされるデータ出力ピンの数を最少化することが好ましい。
【００３２】
図８には、状態読み出し動作と関連しないピン（“ｒｅｓｅｖｅｄ ｐｉｎ”）についてのデータ出力回路が示されている。データ出力回路（１２８）は、プルアップトランジスターとして作用するＰＭＯＳトランジスター（ＭＰ２）、プルダウントランジスターとして作用するＮＭＯＳトランジスター（ＭＮ２）、インバータ（ＩＮＶ６）、プルアップトランジスターを駆動するためのＮＡＮＤゲート（Ｇ４）、及び、プル−ダウントランジスターを駆動するためのＮＯＲゲート（Ｇ５）で構成され、図面に示されたように連結される。
【００３３】
データ出力回路（１２８）は、信号（ＰＯＥ）に応答してセルデータ信号（ＣＤＳ）を出力する。状態読み出し動作が実行される時、即ち、消去／プログラム動作中に出力イネーブル信号（ＯＥ＃）がトグルされる時、回路（１２８）に連結されたピンの値はセルデータ信号（ＣＤＳ）及び信号（ＰＯＥ）に従ってトグルされ得る。これもまたパワーノイズ及び不必要な電力消耗の原因になる。
【００３４】
【発明が解決しようとする課題】
本発明の目的は、状態読み出し動作中に生じ得るパワーノイズ及び不必要な電力消耗を減らすことができるフラッシュメモリを提供することである。
【００３５】
【課題を解決するための手段】
上述したような目的を達成するための本発明の特徴によると、動作状態を示すのための状態読み出し動作を実行する機能を有するフラッシュメモリ装置は、データ情報を貯蔵するメモリセルアレーと、第１及び第２グループに分けられた複数個のデータ入出力ピンと、第１グループのデータ入出力ピンに各々対応する第１グループのデータ出力回路と、第２グループのデータ入出力ピンに各々対応する第２グループのデータ出力回路とが備える。ここで、状態読み出し動作に関連する状態データ信号は、第１グループのデータ入出力ピンを通じて出力され、第２グループのデータ入出力ピンは、状態読み出し動作の間は利用されない。第１グループのデータ入出力ピンのうち少なくとも一つに連結されたデータ出力回路は、トグルされる状態データ信号を出力し、状態読み出し動作の間に、出力イネーブル信号のＮ番目のサイクルで少なくとも一つのデータ入出力ピンを通じて出力される状態データ信号は、出力可能信号の（Ｎ−１）番目のサイクルで生成される。そして、第２グループのデータ入出力ピンの各々は、状態読み出し動作の間、対応するデータ出力回路によって所定の状態（例えば、０，１又はＨｉ−Ｚ）に維持される。
【００３６】
このような装置によると、状態読み出し動作に関連する状態データ信号は、それが出力されるサイクルより前に予め生成される。
【００３７】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態について説明する。
【００３８】
図９には、本発明の好適な実施の形態に係るデータ出力回路が示されている。このデータ出力回路（２００）は、上記のデータ入出力ピン（ＤＱ２／ＤＱ６）に連結され、データ入出力ピンは、状態読み出し動作時に、トグルされるデータ状態信号を出力する。このデータ出力回路（２００）は、状態データ信号発生器（２２０）、マルチプレクサ或いは選択器（２４０）、インバータ（ＩＮＶ１０）、プルアップトランジスターとして作用するＰＭＯＳトランジスター（ＭＰ３）、プルダウントランジスターとして作用するＮＭＯＳトランジスター（ＭＮ３）、ＰＭＯＳトランジスター（ＭＰ３）を駆動するためのＮＡＮＤゲート（Ｇ６）、及びＮＭＯＳトランジスター（ＭＮ３）を駆動するためのＮＯＲゲート（Ｇ７）を含む。
【００３９】
状態データ信号発生器（２２０）は、三つのインバータ（ＩＮＶ７、ＩＮＶ８、ＩＮＶ９）とＳ−Ｒフリップフロップとで構成される。Ｓ−Ｒフリップフロップは、三つの入力端子（Ｓ，Ｒ，ＣＬＫ）と２個の出力端子（Ｑ，Ｑ＃）（ここで、＃は相補信号を意味する）を有する。Ｓ−Ｒフリップフロップは、入力端子（Ｓ）と出力端子（Ｑ＃）を直接連結することでＤ−フリップフロップとして機能する。
【００４０】
このような構成によると、状態データ信号（ＳＤＳ）のロジックレベルが信号（ＯＥ）の下降エッジで予め決定されるから（即ち、信号（ＯＥ＃）のＮ番目のサイクルで出力される状態データ信号（ＳＤＳ）が信号（ＯＥ＃）の（Ｎ−１）番目のサイクルで生成されるから）、前述のような２つの信号（ＳＤＳ、ＰＯＥ）の間のレーシング問題は生じない。これを以下で詳細に説明する。
【００４１】
選択器或いはマルチプレクサ（２４０）は、２個の伝送ゲート（ＴＧ３，ＴＧ４）で構成され、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応答して、セルデータ信号（ＣＤＳ）と状態データ信号（ＳＤＳ）の一方を選択する。ＮＡＮＤゲート（Ｇ６）は、信号（ＰＯＥ）と選択器（２４０）の出力信号に応答してＰＭＯＳトランジスター（ＭＰ３）を駆動し、ＮＯＲゲート（Ｇ７）は、反転された信号（ＰＯＥ）と選択器（２４０）の出力信号に応答してＮＭＯＳトランジスター（ＭＮ３）を駆動する。
【００４２】
図１０は、フラッシュメモリの状態読み出し動作を説明するためのタイミング図である。
【００４３】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がローレベルである時、即ち、正常な読み出し動作時は、伝送ゲート（ＴＧ３）は活性化され、伝送ゲート（ＴＧ４）は非活性化される。この場合、伝送ゲート（ＴＧ３）によってゲート（Ｇ６，Ｇ７）の一入力端子にセルデータ信号（ＣＤＳ）が各々伝達される。セルデータ信号（ＣＤＳ）がローレベルであると、プルダウントランジスター（ＭＮ３）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。セルデータ信号（ＣＤＳ）がハイレベルであると、プルアップトランジスター（ＭＰ３）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。
【００４４】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がローレベルからハイレベルに遷移した後、即ち、消去／プログラム動作に対応する命令がフラッシュメモリに供給された後、フラッシュメモリの動作状態を判別するために出力イネーブル信号（ＯＥ＃）がトグルされる。状態データ信号発生器（２２０）は、信号（ＯＥ）の下降エッジ又は信号（ＯＥ＃）の上昇エッジに同期してハイレベルとローレベルの間でトグルされる状態データ信号（ＳＤＳ）を発生する。具体的には、信号（ＯＥ）がハイレベルでローレベルに遷移する都度（又は信号（ＯＥ＃）がローレベルでハイレベルに遷移する都度）、状態データ信号（ＳＤＳ）は、図１０に図されたようにトグルされる。
【００４５】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルである場合、伝送ゲート（ＴＧ３）は非活性化され、伝送ゲート（ＴＧ４）は活性化される。この場合は、状態データ信号発生器（２２０）から出力される状態データ信号（ＳＤＳ）は、伝送ゲート（ＴＧ４）を通じてゲート（Ｇ６，Ｇ７）の一入力端子に各々伝達される。信号（ＰＯＥ）がハイレベルである場合、出力（ＤＱ２、ＤＱ６）は、選択器（２４０）から出力される信号、即ち、状態データ信号（ＳＤＳ）のロジックレベルに応じてハイレベルにプルアップされたりローレベルにプルダウンされたりする。一方、信号（ＰＯＥ）がローレベルである場合、出力（ＤＱ２、ＤＱ６）は、選択器（２４０）から出力される信号のロジックレベルに関係なく高インピーダンス（Ｈｉ−Ｚ）に維持される。
【００４６】
この実施の形態では、２つの信号（ＳＤＳ、ＰＯＥ）の間のレーシング問題を解決するために、状態データ信号（ＳＤＳ）のロジックレベルが予め決定される。即ち、信号（ＯＥ＃）のＮ番目のサイクルで出力される状態データ信号（ＳＤＳ）は、従来技術と違って信号（ＯＥ＃）の（Ｎ−１）番目のサイクルで予め生成される。したがって、パワーノイズ及び不必要な電力消耗を防止することができる。
【００４７】
図１１には、本発明の好適な実施の形態に係るデータ出力回路が示されている。このデータ出力回路（３００）は、状態読み出し動作の際に利用されないデータ出力ピン（例えば、ＤＱ４）に連結される。状態読み動作のために利用されないデータ出力ピンは“ｒｅｓｅｒｖｅｄ ｐｉｎ”と言われる。“ｒｅｓｅｒｖｅｄ ｐｉｎ”と関連するデータ出力回路（３００）は、状態データ信号発生器（３２０）、選択器或いはマルチプレクサを構成する２個の伝送ゲート（ＴＧ５，ＴＧ６）、インバータ（ＩＮＶ１０）、ＮＡＮＤゲート（Ｇ８）、ＮＯＲゲート（Ｇ９）、ＰＭＯＳトランジスター（ＭＰ４）、及び、ＮＭＯＳトランジスター（ＭＮ４）を含む。
【００４８】
状態データ信号発生器（３２０）は、トグルされるのではなく、ロジックレベル‘１’又は‘０’を有する状態データ信号（ＳＤＳ）を生成する。
【００４９】
伝送ゲート（ＴＧ５）は、例えば、‘１’の状態データ信号を出力するように、反転されたフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応じてターンオン／オフされるＰＭＯＳトランジスター、及び、‘０’の状態データ信号を出力するように、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応じてターンオン／オフされるＮＭＯＳトランジスターで構成され得る。
【００５０】
信号（ＲＥＡＤ＿ＥＮ）は、フラッシュメモリが正常な読み出し動作を実行することを示す。従って、信号（ＲＥＡＤ＿ＥＮ）は正常な読み出し動作中はハイレベルを有し、プログラム／消去動作中はローレベルを有する。即ち、読み出し動作が実行される時は、信号（ＲＥＡＤ＿ＥＮ）はハイに活性化され、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）はローに非活性化される。読み出し動作以外の他の動作（例えば、消去及びプログラミング）が実行される時、信号（ＲＥＡＤ＿ＥＮ）はローに非活性化され、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）はハイに活性化される。
【００５１】
回路動作において、フラッシュメモリの現在の動作状態を読み出すためには、出力イネーブル信号（ＯＥ＃）がトグルされる。フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルである場合、伝送ゲート（ＴＧ６）は活性化され、伝送ゲート（ＴＧ５）は非活性化される。状態データ信号発生器（３２０）の出力信号（ＳＤＳ）がローに設定される場合、ＰＭＯＳトランジスター（ＭＰ４）は信号（ＰＯＥ）に関係なくターンオフされ、ＮＭＯＳトランジスター（ＭＮ４）は信号（ＰＯＥ）のハイ区間においてターンオンされる。その結果、状態読み出し動作のために利用されないピン（ＤＱ４）は、信号（ＰＯＥ）のロー区間において高インピーダンスに維持され、ハイ区間においてローレベルに維持される。
【００５２】
以上のように、データ入出力ピンのうち状態読み出し動作のために利用されないピンは、状態読み出し動作中に‘１’又は‘０’に設定される。
【００５３】
これに代えて、状態読み出し動作のために利用されないピンを高インピーダンス状態に設定することで、前述の問題点（信号間レーシング問題）を解決することができる。
【００５４】
図１２に示されたように、本発明の他の好適な実施の形態に係るデータ出力回路では、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイに活性化される時、ＰＭＯＳ及びＮＭＯＳトランジスター（ＭＰ５、ＭＮ５）は、状態読み出し動作の間、信号（ＰＯＥ）に関係なくターンオフされる。これは、状態読み出し動作のために利用されないピン（ＤＱ４）が状態読み動作の間、高インピーダンスに維持されることを意味する。その結果、状態読み出し動作時に不必要なセルデータ信号によるパワーノイズ及び電力消耗を防止することができる。
【００５５】
【発明の効果】
上述したように、状態読み出し動作に関連する状態データ信号は、それが出力されるサイクルより前に予め生成される。これにより、状態読み出し動作に関連するデータ出力回路による不必要な電力消耗及びパワーノイズを低減することができる。
【００５６】
また、状態読み出し動作の間に利用されないデータ入出力ピンを‘１’若しくは‘０’又は高インピーダンスに設定することで当該ピンに連結されたデータ出力回路による不必要な電力消耗及びパワーノイズを低減することができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリを示すブロック図である。
【図２】電気的に消去及びプログラム可能なメモリセルトランジスターの断面図である。
【図３】オン及びオフセルトランジスターのスレショルド電圧分布を示す図である。
【図４】フラッシュメモリの各動作状態によるデータ入出力ピンの値を示す図である。
【図５】図１に図示された出力イネーブルバッファの回路図である。
【図６】従来技術による、状態読み出し動作の間にトグルされるデータ出力ピンと関連するデータ出力回路を示す回路図である。
【図７】状態読み出し動作を説明するためのタイミング図である。
【図８】従来技術による、状態読み出し動作の間にトグルされないデータ出力ピンと関連するデータ出力回路を示す回路図である。
【図９】本発明の好適な実施の形態による、状態読み出し動作の間にトグルされるデータ出力ピンと関連するデータ出力回路の回路図である。
【図１０】状態読み出し動作を説明するためのタイミング図である。
【図１１】本発明の好適な実施の形態による、状態読み出し動作時に利用されないピンと関連するデータ出力回路の回路図である。
【図１２】本発明の他の好適な実施の形態による、状態読み出し動作時に利用されないピンと関連するデータ出力回路の回路図である。
【符号の説明】
１０：メモリセルアレー
２０：行アドレスバッファ及びラッチ回路
３０：列アドレスバッファ及びラッチ回路
４０：プレデコーダ回路
５０：行選択回路
６０：列選択回路
７０：制御ロジック及びコマンドレジスター
９０：プログラム電圧発生器
１００：消去電圧発生器
１１０：Ｓ／Ａ及び書きドライバー回路
１２０：入出力バッファ及びラッチ回路
１３０：出力可能バッファ
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、具体的には、メモリ装置の動作状態を示すための手段を具備したフラッシュメモリ装置に関する。
【０００２】
【従来の技術】
図１は、一般的な形態の電気的に消去及びプログラム可能なフラッシュメモリのブロック図である。このメモリは、１９９８年３月“フラッシュメモリ”と言う題目で三星電子株式会社が発刊したデータブックに記載されている。図１に図示されたように、このフラッシュメモリは、電気的に消去及びプログラム可能なメモリセルのアレー（１０）を含む。このアレー（１０）を構成する複数のメモリセルは、複数のワードライン及び複数のビットラインの交差領域に各々配列される。これらのメモリセルの一つが図２に概略的に示されている。
【０００３】
電気的に消去及びプログラム可能なフラッシュメモリのメモリセルは、セルトランジスター又はフローティングゲートトランジスター（ｆｌｏａｔｉｎｇ ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ）を含む。セルトランジスターは、Ｐ形半導体基板又はバルクに形成されたソース及びドレーン、絶縁体を隔ててソース及びドレーンの間のチャネル領域上に形成されたフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）、並びに他の絶縁体を隔ててフローティングゲート上に形成された制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を含む。
【０００４】
フラッシュメモリは、行アドレスバッファ及びラッチ回路（２０）、列アドレスバッファ及びラッチ回路（３０）、プレデコーダ回路（４０）、行選択回路（５０）、及び、列選択回路（６０）を更に含む。
【０００５】
アレー（１０）内のメモリセルの行（即ち、メモリセルが連結されたワードライン）は、プレデコーダ回路（４０）を通じて行アドレスバッファ及びラッチ回路（２０）から提供されるアドレス信号に従って行選択回路（５０）によって選択される。
【０００６】
メモリセルの列は、プレデコーダ回路（４０）を通じて列アドレスバッファ及びラッチ回路（３０）から提供されるアドレス信号に従って列選択回路（６０）によって選択される。
【０００７】
選択された行及び列に従って指定されたメモリセルの各々は、接地電圧がソース及び基板に印加され、高電圧（例えば、プログラム電圧発生器（９０）からの＋１０Ｖ）が制御ゲートに印加され、ホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎｓ）を生成するために適当な大きさの電圧（例えば、＋５Ｖ〜＋６Ｖ）がドレーンに印加されるバイアス条件下でプログラムされる。このようなバイアス条件によると、十分な量の（−）電荷がフローティングゲートに蓄積又は捕獲され、その結果、フローティングゲートは（−）の電位を有するに至る。これは、プログラムされたセルトランジスターのスレショルド電圧が増加することを意味する。
【０００８】
読み出し動作の際、プログラムされたメモリセルの状態は感知増幅器（１１０）によって“ＯＦＦ”状態として判別される。図３に図示されたように、“ＯＦＦ”状態を有するセルトランジスターのスレショルド電圧は＋７Ｖ〜＋９Ｖの範囲内に分布する。上記のプログラム動作は、制御ロジック及びコマンドレジスター回路（７０）の制御下で実行される。
【０００９】
フラッシュメモリのアレー（１０）は、複数個のセクターに分割される。セクターのバルク領域は、互いに電気的に隔離或いは絶縁され、各セクターに集積されたメモリセルは消去動作時に同時に消去される。
【００１０】
任意の選択されたセクター内のメモリセルの各々は、Ｆ−Ｎトンネルリングメカニズム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｒｎｎｅｌｉｎｇ ｍｅｃｈａｎｉｓｍ）によって消去される。Ｆ−Ｎトンネルリングメカニズムによると、（−）の高電荷（例えば、消去電圧発生器（１００）からの−１０Ｖ）が制御ゲートに印加され、Ｆ−Ｎトンネルリングを発生するために適当な大きさの電圧（例えば、＋５Ｖ〜＋６Ｖ）が基板又はバルク領域に印加され、ソース及びドレーンはフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。そのようなバイアス条件の消去動作は“ＮＢＧＥ動作”（Ｎｅｇａｔｉｖｅ Ｂｕｌｋ ａｎｄ Ｇａｔｅ Ｅｒａｓｅ ｏｐｅｒａｔｉｏｎ）と言われる。
【００１１】
このようなバイアス条件によると、６〜７ＭＶ／ｃｍの強い電界が制御ゲートと半導体基板の間に形成される。その結果、フローティングゲートに蓄積された（−）の電荷が約１００Åの厚さを有する絶縁体を通じて放出される。これは、当該セルトランジスターのスレショルド電圧を低くすることを意味する。
【００１２】
読み出し動作の際、消去されたメモリセルの状態は感知増幅器（１１０）によって“ＯＮ”状態として判別される。図３に示されたように、“ＯＮ”状態を有するセルトランジスターのスレショルド電圧は＋１Ｖ〜＋３Ｖの範囲内に分布する。以上の消去動作は、制御ロジック及びコマンドレジスター回路（７０）の制御下で実行される。
【００１３】
当業者に周知のように、セクター内のメモリセルの消去やメモリセルのプログラムのために必要な時間は、メモリセルからデータを読み出すために必要な時間よりも長い。例えば、消去時間は約１秒であり、読み出し時間は約１００ｎｓ、そしてプログラム時間は約１０μｓである。
【００１４】
フラッシュメモリは、サスペンド動作モード（ｓｕｓｐｅｎｄ ｍｏｄｅ ｏｆ ｏｐｅｒａｔｉｏｎ）を有する。サスペンド動作モードでは、任意のセクターに対する消去動作が中断される一方で、他のセクターに対する読み出し又はプログラム動作が実行され得る。即ち、サスペンド動作モードは、システムインタラプト機能としてフラッシュメモリに提供される。中断された消去動作は、他のセクターに対する読み出し又はプログラム動作が完了した後に再開される。
【００１５】
フラッシュメモリの状態を確認するために、フラッシュメモリ状態読み出し動作（ｓｔａｔｕｓ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）が提供される。フラッシュメモリの動作状態は、データ入出力ピン（ＤＱ２、ＤＱ３，ＤＱ５，ＤＱ６，ＤＱ７）の値又はＲ／Ｂ＃ピンの値を利用して判別することができる。ここで、記号‘＃’はアクティブロー信号であることを示す。データ入出力ピンの値は、状態読み出し動作の間に、出力イネーブル信号（ＯＥ＃）が読み出しタイミングに同期してトグルされることによって変化する。各動作状態によるピンの値は次のようである。
【００１６】
【表１】
この表において、記号‘Ｎ／Ａ’は“ｎｏｔ ａｖａｉｌａｂｌｅ”を示す。表に示すように、ピン（Ｒ／Ｂ＃、ＤＱ２、ＤＱ３，ＤＱ５，ＤＱ６，ＤＱ７）の値は、動作モードに応じてトグルされたり、以前の値に維持されたりする。図４に示されたように、例えば、消去動作が実行される時、ピン（ＤＱ２，ＤＱ６）の値は出力イネーブル信号（ＯＥ＃）がトグルされることに応じてトグルされる。消去動作が中止され読み出し動作が実行される時、ピン（ＤＱ２）の値はトグルされ、ピン（ＤＱ６）の値は以前の状態に維持される。上記の説明から分かるように、状態読み出し動作は消去／プログラム動作のための命令の入力後に出力イネーブル信号（ＯＥ＃）をトグルさせることで実行される。
【００１８】
図５は、図１に示された出力イネーブルバッファを示す回路図である。出力イネーブルバッファ（１３０）は、図面に示されたように連結されたＮＯＲゲート（Ｇ１）と二つのインバータ（ＩＮＶ１、ＩＮＶ２）で構成される。出力イネーブル信号（ＯＥ＃）が非活性化状態（ハイレベル）である時、２つの出力信号（ＰＯＥ、ＯＥ）は各々ローレベルを有する。一方、出力イネーブル信号（ＯＥ＃）が活性化状態（ローレベル）である時、２つの出力信号（ＰＯＥ、ＯＥ）は各々ハイレベルを有する。
【００１９】
図６には、従来技術によるデータ出力回路が示されており、このデータ出力回路（１２２）は、状態読み出し動作の間に出力イネーブル信号（ＯＥ＃）に同期して値がトグルされるデータ出力ピンに接続される回路であり、図１の出力バッファ及びラッチ回路（１２０）に含まれる。
【００２０】
上記の表から分かるように、消去動作の間に出力イネーブル信号（ＯＥ＃）がトグルされることによってピン（ＤＱ２，ＤＱ６）の値がトグルされる。プログラム動作時に、ピン（ＤＱ２）の値はトグルされる一方で、ピン（ＤＱ６）の値はそのままに維持される。
【００２１】
図６には、ピン（ＤＱ２）についてのデータ出力回路が示されているが、出力イネーブル信号（ＯＥ＃）によって値がトグルされるピン（ＤＱ６）についての回路も図６に示す回路と同一の構成を有する。
【００２２】
データ出力回路（１２２）は、正常な読み出し動作時は、信号（ＰＯＥ）に同期して図１の感知増幅器（１１０）からのセルデータ信号（ＣＤＳ）を出力し、状態読み出し動作時は、信号（ＯＥ）及びフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応答して信号（ＰＯＥ）に同期した状態データ信号を出力する。
【００２３】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）は、読み出し動作以外の動作、即ち、プログラム／消去動作と関連した命令がフラッシュメモリに提供される時にハイに活性化される。
【００２４】
データ出力回路（１２２）は、二つのインバータ（ＩＮＶ３、ＩＮＶ４）とＳ−Ｒフリップフロップで構成された状態データ信号発生器（１２４）、二つの伝送ゲート（ＴＧ１，ＴＧ２）で構成された選択器或いはマルチプレクサ（１２６）、プルアップトランジスターとして動作するＰＭＯＳトランジスター（ＭＰ１）、プルダウントランジスターとして動作するＮＭＯＳトランジスター（ＭＮ１）、インバータ（ＩＮＶ５）、プルアップトランジスターを駆動するためのＮＡＮＤゲート（Ｇ２）、及び、プルダウントランジスターを駆動するためのＮＯＲゲート（Ｇ３）を含み、図６に示されたように連結されている。Ｓ−Ｒフリップフロップは、３個の入力端子（Ｓ，Ｒ，ＣＬＫ）と２個の出力端子（Ｑ，Ｑ＃）を有する。フリップフロップの入力端子（Ｓ）は、出力端子（Ｑ＃）と直接連結されており、その結果、Ｓ−ＲフリップフロップはＤフリップフロップとして動作する。
【００２５】
図７は、フラッシュメモリの状態読み出し動作を説明するためのタイミング図である。
【００２６】
回路動作において、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がローレベルである時、即ち、正常な読み出し動作時は、伝送ゲート（ＴＧ１）は活性化され、伝送ゲート（ＴＧ２）は非活性化される。セルデータ信号（ＣＤＳ）は、伝達ゲート（ＴＧ１）を通じてＮＯＲゲート（Ｇ２，Ｇ３）の一入力端子に各々伝達される。セルデータ信号（ＣＤＳ）がローレベルであると、プルダウントランジスター（ＭＮ１）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。セルデータ信号（ＣＤＳ）がハイレベルであると、プルアップトランジスター（ＭＰ１）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。
【００２７】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルの状態で、メモリ動作の状態を読み出すために出力イネーブル信号（ＯＥ＃）がトグルされる時、状態データ信号発生器（１２４）からの状態データ信号（ＳＤＳ）は、ＯＥバッファ（１３０）から提供される信号（ＯＥ）の上昇エッジに同期してハイレベルとローレベルの間でトグルされる。具体的には、信号（ＯＥ）がローレベルからハイレベルに遷移する都度、状態データ信号（ＳＤＳ）はローレベルからハイレベルに又はハイレベルからローレベルにトグルされる。
【００２８】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルであると、伝送ゲート（ＴＧ１）は非活性化され、伝送ゲート（ＴＧ２）は活性化される。この場合、状態データ信号発生器（１２４）から出力される状態データ信号（ＳＤＳ）は、伝送ゲート（ＴＧ２）を通じてゲート（Ｇ２，Ｇ３）の一入力端子に各々伝達される。
【００２９】
信号（ＰＯＥ）がローレベルである場合、データ入出力ピン（ＤＱ２、ＤＱ６）は、選択器（１２６）から提供される信号のロジックレベルに関係なく高インピーダンス（Ｈｉ−Ｚ）に維持される。一方、信号（ＰＯＥ）がハイレベルである場合、データ入出力ピン（ＤＱ２、ＤＱ６）の値は選択器（１２６）から出力される信号、即ち、状態データ信号（ＳＤＳ）のロジックレベルに応じてハイレベルにプルアップされたり、ローレベルにプルダウンされたりする。
【００３０】
図７から分かるように、状態データ信号（ＳＤＳ）は、信号（ＯＥ）がローからハイへ遷移してから遅延信号（ｔＤ）が経過した後に遷移する。遅延時間（ｔＤ）は約５ｎｓであり、出力イネーブルバッファ（１３０）の出力からドライバー（Ｇ２／Ｇ３）の入力までの経路によって決定される。遅延時間（ｔＤ）は、信号（ＰＯＥ）と状態データ信号（ＳＤＳ）との間のレーシング問題を生じさせる。図７で点線に示されたように、２つの信号（ＰＯＥ、ＳＤＳ）の間のレーシングによって出力信号（ＤＱ２／６）に非正常な区間が生ずる。これはパワーノイズ及び不必要な電力消耗の原因になる。そのようなパワーノイズは内部消去／プログラム動作に影響を及ぼす。
【００３１】
一般的に、データ入出力ピンの外部ローディングが相当に大きいので（例えば、３０ｐＦ〜１００ｐＦ）、データ入出力ピンの値がトグルされる時にパワーノイズ（電源電圧又は接地電圧ノイズ）が発生し得る。前述のように、そのようなパワーノイズは、内部消去／プログラム動作に影響を及ぼす。したがって、状態読み出し動作の間にトグルされるデータ出力ピンの数を最少化することが好ましい。
【００３２】
図８には、状態読み出し動作と関連しないピン（“ｒｅｓｅｖｅｄ ｐｉｎ”）についてのデータ出力回路が示されている。データ出力回路（１２８）は、プルアップトランジスターとして作用するＰＭＯＳトランジスター（ＭＰ２）、プルダウントランジスターとして作用するＮＭＯＳトランジスター（ＭＮ２）、インバータ（ＩＮＶ６）、プルアップトランジスターを駆動するためのＮＡＮＤゲート（Ｇ４）、及び、プル−ダウントランジスターを駆動するためのＮＯＲゲート（Ｇ５）で構成され、図面に示されたように連結される。
【００３３】
データ出力回路（１２８）は、信号（ＰＯＥ）に応答してセルデータ信号（ＣＤＳ）を出力する。状態読み出し動作が実行される時、即ち、消去／プログラム動作中に出力イネーブル信号（ＯＥ＃）がトグルされる時、回路（１２８）に連結されたピンの値はセルデータ信号（ＣＤＳ）及び信号（ＰＯＥ）に従ってトグルされ得る。これもまたパワーノイズ及び不必要な電力消耗の原因になる。
【００３４】
【発明が解決しようとする課題】
本発明の目的は、状態読み出し動作中に生じ得るパワーノイズ及び不必要な電力消耗を減らすことができるフラッシュメモリを提供することである。
【００３５】
【課題を解決するための手段】
上述したような目的を達成するための本発明の特徴によると、動作状態を示すのための状態読み出し動作を実行する機能を有するフラッシュメモリ装置は、データ情報を貯蔵するメモリセルアレーと、第１及び第２グループに分けられた複数個のデータ入出力ピンと、第１グループのデータ入出力ピンに各々対応する第１グループのデータ出力回路と、第２グループのデータ入出力ピンに各々対応する第２グループのデータ出力回路とが備える。ここで、状態読み出し動作に関連する状態データ信号は、第１グループのデータ入出力ピンを通じて出力され、第２グループのデータ入出力ピンは、状態読み出し動作の間は利用されない。第１グループのデータ入出力ピンのうち少なくとも一つに連結されたデータ出力回路は、トグルされる状態データ信号を出力し、状態読み出し動作の間に、出力イネーブル信号のＮ番目のサイクルで少なくとも一つのデータ入出力ピンを通じて出力される状態データ信号は、出力可能信号の（Ｎ−１）番目のサイクルで生成される。そして、第２グループのデータ入出力ピンの各々は、状態読み出し動作の間、対応するデータ出力回路によって所定の状態（例えば、０，１又はＨｉ−Ｚ）に維持される。
【００３６】
このような装置によると、状態読み出し動作に関連する状態データ信号は、それが出力されるサイクルより前に予め生成される。
【００３７】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態について説明する。
【００３８】
図９には、本発明の好適な実施の形態に係るデータ出力回路が示されている。このデータ出力回路（２００）は、上記のデータ入出力ピン（ＤＱ２／ＤＱ６）に連結され、データ入出力ピンは、状態読み出し動作時に、トグルされるデータ状態信号を出力する。このデータ出力回路（２００）は、状態データ信号発生器（２２０）、マルチプレクサ或いは選択器（２４０）、インバータ（ＩＮＶ１０）、プルアップトランジスターとして作用するＰＭＯＳトランジスター（ＭＰ３）、プルダウントランジスターとして作用するＮＭＯＳトランジスター（ＭＮ３）、ＰＭＯＳトランジスター（ＭＰ３）を駆動するためのＮＡＮＤゲート（Ｇ６）、及びＮＭＯＳトランジスター（ＭＮ３）を駆動するためのＮＯＲゲート（Ｇ７）を含む。
【００３９】
状態データ信号発生器（２２０）は、三つのインバータ（ＩＮＶ７、ＩＮＶ８、ＩＮＶ９）とＳ−Ｒフリップフロップとで構成される。Ｓ−Ｒフリップフロップは、三つの入力端子（Ｓ，Ｒ，ＣＬＫ）と２個の出力端子（Ｑ，Ｑ＃）（ここで、＃は相補信号を意味する）を有する。Ｓ−Ｒフリップフロップは、入力端子（Ｓ）と出力端子（Ｑ＃）を直接連結することでＤ−フリップフロップとして機能する。
【００４０】
このような構成によると、状態データ信号（ＳＤＳ）のロジックレベルが信号（ＯＥ）の下降エッジで予め決定されるから（即ち、信号（ＯＥ＃）のＮ番目のサイクルで出力される状態データ信号（ＳＤＳ）が信号（ＯＥ＃）の（Ｎ−１）番目のサイクルで生成されるから）、前述のような２つの信号（ＳＤＳ、ＰＯＥ）の間のレーシング問題は生じない。これを以下で詳細に説明する。
【００４１】
選択器或いはマルチプレクサ（２４０）は、２個の伝送ゲート（ＴＧ３，ＴＧ４）で構成され、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応答して、セルデータ信号（ＣＤＳ）と状態データ信号（ＳＤＳ）の一方を選択する。ＮＡＮＤゲート（Ｇ６）は、信号（ＰＯＥ）と選択器（２４０）の出力信号に応答してＰＭＯＳトランジスター（ＭＰ３）を駆動し、ＮＯＲゲート（Ｇ７）は、反転された信号（ＰＯＥ）と選択器（２４０）の出力信号に応答してＮＭＯＳトランジスター（ＭＮ３）を駆動する。
【００４２】
図１０は、フラッシュメモリの状態読み出し動作を説明するためのタイミング図である。
【００４３】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がローレベルである時、即ち、正常な読み出し動作時は、伝送ゲート（ＴＧ３）は活性化され、伝送ゲート（ＴＧ４）は非活性化される。この場合、伝送ゲート（ＴＧ３）によってゲート（Ｇ６，Ｇ７）の一入力端子にセルデータ信号（ＣＤＳ）が各々伝達される。セルデータ信号（ＣＤＳ）がローレベルであると、プルダウントランジスター（ＭＮ３）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。セルデータ信号（ＣＤＳ）がハイレベルであると、プルアップトランジスター（ＭＰ３）は、信号（ＰＯＥ）のローからハイへの遷移に同期してターンオンされる。
【００４４】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がローレベルからハイレベルに遷移した後、即ち、消去／プログラム動作に対応する命令がフラッシュメモリに供給された後、フラッシュメモリの動作状態を判別するために出力イネーブル信号（ＯＥ＃）がトグルされる。状態データ信号発生器（２２０）は、信号（ＯＥ）の下降エッジ又は信号（ＯＥ＃）の上昇エッジに同期してハイレベルとローレベルの間でトグルされる状態データ信号（ＳＤＳ）を発生する。具体的には、信号（ＯＥ）がハイレベルでローレベルに遷移する都度（又は信号（ＯＥ＃）がローレベルでハイレベルに遷移する都度）、状態データ信号（ＳＤＳ）は、図１０に図されたようにトグルされる。
【００４５】
フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルである場合、伝送ゲート（ＴＧ３）は非活性化され、伝送ゲート（ＴＧ４）は活性化される。この場合は、状態データ信号発生器（２２０）から出力される状態データ信号（ＳＤＳ）は、伝送ゲート（ＴＧ４）を通じてゲート（Ｇ６，Ｇ７）の一入力端子に各々伝達される。信号（ＰＯＥ）がハイレベルである場合、出力（ＤＱ２、ＤＱ６）は、選択器（２４０）から出力される信号、即ち、状態データ信号（ＳＤＳ）のロジックレベルに応じてハイレベルにプルアップされたりローレベルにプルダウンされたりする。一方、信号（ＰＯＥ）がローレベルである場合、出力（ＤＱ２、ＤＱ６）は、選択器（２４０）から出力される信号のロジックレベルに関係なく高インピーダンス（Ｈｉ−Ｚ）に維持される。
【００４６】
この実施の形態では、２つの信号（ＳＤＳ、ＰＯＥ）の間のレーシング問題を解決するために、状態データ信号（ＳＤＳ）のロジックレベルが予め決定される。即ち、信号（ＯＥ＃）のＮ番目のサイクルで出力される状態データ信号（ＳＤＳ）は、従来技術と違って信号（ＯＥ＃）の（Ｎ−１）番目のサイクルで予め生成される。したがって、パワーノイズ及び不必要な電力消耗を防止することができる。
【００４７】
図１１には、本発明の好適な実施の形態に係るデータ出力回路が示されている。このデータ出力回路（３００）は、状態読み出し動作の際に利用されないデータ出力ピン（例えば、ＤＱ４）に連結される。状態読み動作のために利用されないデータ出力ピンは“ｒｅｓｅｒｖｅｄ ｐｉｎ”と言われる。“ｒｅｓｅｒｖｅｄ ｐｉｎ”と関連するデータ出力回路（３００）は、状態データ信号発生器（３２０）、選択器或いはマルチプレクサを構成する２個の伝送ゲート（ＴＧ５，ＴＧ６）、インバータ（ＩＮＶ１０）、ＮＡＮＤゲート（Ｇ８）、ＮＯＲゲート（Ｇ９）、ＰＭＯＳトランジスター（ＭＰ４）、及び、ＮＭＯＳトランジスター（ＭＮ４）を含む。
【００４８】
状態データ信号発生器（３２０）は、トグルされるのではなく、ロジックレベル‘１’又は‘０’を有する状態データ信号（ＳＤＳ）を生成する。
【００４９】
伝送ゲート（ＴＧ５）は、例えば、‘１’の状態データ信号を出力するように、反転されたフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応じてターンオン／オフされるＰＭＯＳトランジスター、及び、‘０’の状態データ信号を出力するように、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応じてターンオン／オフされるＮＭＯＳトランジスターで構成され得る。
【００５０】
信号（ＲＥＡＤ＿ＥＮ）は、フラッシュメモリが正常な読み出し動作を実行することを示す。従って、信号（ＲＥＡＤ＿ＥＮ）は正常な読み出し動作中はハイレベルを有し、プログラム／消去動作中はローレベルを有する。即ち、読み出し動作が実行される時は、信号（ＲＥＡＤ＿ＥＮ）はハイに活性化され、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）はローに非活性化される。読み出し動作以外の他の動作（例えば、消去及びプログラミング）が実行される時、信号（ＲＥＡＤ＿ＥＮ）はローに非活性化され、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）はハイに活性化される。
【００５１】
回路動作において、フラッシュメモリの現在の動作状態を読み出すためには、出力イネーブル信号（ＯＥ＃）がトグルされる。フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイレベルである場合、伝送ゲート（ＴＧ６）は活性化され、伝送ゲート（ＴＧ５）は非活性化される。状態データ信号発生器（３２０）の出力信号（ＳＤＳ）がローに設定される場合、ＰＭＯＳトランジスター（ＭＰ４）は信号（ＰＯＥ）に関係なくターンオフされ、ＮＭＯＳトランジスター（ＭＮ４）は信号（ＰＯＥ）のハイ区間においてターンオンされる。その結果、状態読み出し動作のために利用されないピン（ＤＱ４）は、信号（ＰＯＥ）のロー区間において高インピーダンスに維持され、ハイ区間においてローレベルに維持される。
【００５２】
以上のように、データ入出力ピンのうち状態読み出し動作のために利用されないピンは、状態読み出し動作中に‘１’又は‘０’に設定される。
【００５３】
これに代えて、状態読み出し動作のために利用されないピンを高インピーダンス状態に設定することで、前述の問題点（信号間レーシング問題）を解決することができる。
【００５４】
図１２に示されたように、本発明の他の好適な実施の形態に係るデータ出力回路では、フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）がハイに活性化される時、ＰＭＯＳ及びＮＭＯＳトランジスター（ＭＰ５、ＭＮ５）は、状態読み出し動作の間、信号（ＰＯＥ）に関係なくターンオフされる。これは、状態読み出し動作のために利用されないピン（ＤＱ４）が状態読み動作の間、高インピーダンスに維持されることを意味する。その結果、状態読み出し動作時に不必要なセルデータ信号によるパワーノイズ及び電力消耗を防止することができる。
【００５５】
【発明の効果】
上述したように、状態読み出し動作に関連する状態データ信号は、それが出力されるサイクルより前に予め生成される。これにより、状態読み出し動作に関連するデータ出力回路による不必要な電力消耗及びパワーノイズを低減することができる。
【００５６】
また、状態読み出し動作の間に利用されないデータ入出力ピンを‘１’若しくは‘０’又は高インピーダンスに設定することで当該ピンに連結されたデータ出力回路による不必要な電力消耗及びパワーノイズを低減することができる。
【図面の簡単な説明】
【図１】一般的なフラッシュメモリを示すブロック図である。
【図２】電気的に消去及びプログラム可能なメモリセルトランジスターの断面図である。
【図３】オン及びオフセルトランジスターのスレショルド電圧分布を示す図である。
【図４】フラッシュメモリの各動作状態によるデータ入出力ピンの値を示す図である。
【図５】図１に図示された出力イネーブルバッファの回路図である。
【図６】従来技術による、状態読み出し動作の間にトグルされるデータ出力ピンと関連するデータ出力回路を示す回路図である。
【図７】状態読み出し動作を説明するためのタイミング図である。
【図８】従来技術による、状態読み出し動作の間にトグルされないデータ出力ピンと関連するデータ出力回路を示す回路図である。
【図９】本発明の好適な実施の形態による、状態読み出し動作の間にトグルされるデータ出力ピンと関連するデータ出力回路の回路図である。
【図１０】状態読み出し動作を説明するためのタイミング図である。
【図１１】本発明の好適な実施の形態による、状態読み出し動作時に利用されないピンと関連するデータ出力回路の回路図である。
【図１２】本発明の他の好適な実施の形態による、状態読み出し動作時に利用されないピンと関連するデータ出力回路の回路図である。
【符号の説明】
１０：メモリセルアレー
２０：行アドレスバッファ及びラッチ回路
３０：列アドレスバッファ及びラッチ回路
４０：プレデコーダ回路
５０：行選択回路
６０：列選択回路
７０：制御ロジック及びコマンドレジスター
９０：プログラム電圧発生器
１００：消去電圧発生器
１１０：Ｓ／Ａ及び書きドライバー回路
１２０：入出力バッファ及びラッチ回路
１３０：出力可能バッファ
Claims (7)
- 動作状態を示すための状態読み出し動作を実行する機能を有するフラッシュメモリ装置において、
データ情報を貯蔵するメモリセルアレーと、第１及び第２グループに分けられた複数個のデータ入出力ピンと、
前記第１グループのデータ入出力ピンに各々対応する第１グループのデータ出力回路と、
前記第２グループのデータ入出力ピンに各々対応する第２グループのデータ出力回路とを含み、
前記状態読み出し動作に関連する状態データ信号は、前記第１グループのデータ入出力ピンを通じて出力され、前記第２グループのデータ入出力ピンは、前記状態読み出し動作の間は利用されず、前記第１グループのデータ入出力ピンのうち少なくとも一つに連結されたデータ出力回路は、トグルされる状態データ信号を出力し、前記状態読み出し動作の間に、出力イネーブル信号（ＯＥ＃）のＮ番目のサイクルで前記少なくとも一つのデータ入出力ピンを通じて出力される状態データ信号は、前記出力イネーブル信号（ＯＥ＃）の（Ｎ−１）番目のサイクルの出力イネーブル信号（ＯＥ＃）の立ち上がりで生成され、そして前記第２グループのデータ入出力ピンの各々は、前記状態読み出し動作の間、対応するデータ出力回路によって所定の状態に維持されるとともに、
前記出力イネーブル信号（ＯＥ＃）がローレベルでハイレベルに遷移する都度、前記状態データ信号がトグルされる
ことを特徴とするフラッシュメモリ装置。 - 前記出力イネーブル信号（ＯＥ＃）に応答して第１及び第２出力イネーブル信号（ＯＥ、ＰＯＥ）を発生する出力イネーブルバッファ回路を更に含み、前記第１及び第２出力イネーブル信号は、同一の位相を有することを特徴とする請求項１に記載のフラッシュメモリ装置。
- 前記少なくとも一つのデータ入出力ピンに連結された前記データ出力回路は、前記状態読み出し動作を示すフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）によって活性化され、前記第１出力イネーブル信号（ＯＥ）がハイレベルからローレベルへ遷移する時にトグルされる状態データ信号を発生する状態データ信号発生器と、前記フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応答して前記メモリセルアレーからのセルデータ信号と前記状態データ信号のうち一方を選択するマルチプレクサと、前記第２出力イネーブル信号（ＰＯＥ）がローレベルからハイレベルへ遷移する時に前記マルチプレクサによって選択された信号に従って対応するデータ入出力ピンを駆動する出力バッファとを含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
- 前記状態データ信号発生器は、第１乃至第３の入力端子（Ｓ、Ｒ、ＣＬＫ）と第１及び第２の出力端子（Ｑ、Ｑ＃）を有し、前記第１の入力端子（Ｓ）と前記第１の出力端子（Ｑ＃）とが連結されることでＤ−フリップフロップとして動作するＳ−Ｒフリップフロップと、前記第１出力イネーブル信号（ＯＥ）を受け入れる入力端子及び前記フリップフロップの入力端子（ＣＬＫ）に連結された出力端子を有する第１インバータと、前記フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）を受け入れる入力端子及び前記フリップフロップの第２の入力端子（Ｒ）に連結された出力端子を有する第２インバータと、前記フリップフロップの第２の出力端子（Ｑ）に連結された入力端子及び前記状態データ信号を出力する出力端子を有する第３インバータとを含むことを特徴とする請求項３に記載のフラッシュメモリ装置。
- 前記状態読み出し動作の間に利用されないデータ出力ピンに対応するデータ出力回路の各々は、前記状態読み出し動作を示すフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に従って活性化され、ロジックハイレベル又はロジックローレベルを有する状態データ信号を発生する状態データ信号発生器と、前記フラグ信号（ＳＴＡＴＵＳ＿ＥＮ）に応答して前記メモリセルアレーからのセルデータ信号と前記状態データ信号のうち一方を選択するマルチプレクサと、前記第２出力イネーブル信号（ＰＯＥ）がローレベルからハイレベルに遷移する時に前記マルチプレクサによって選択された信号に従って対応するデータ入出力ピンを駆動する出力バッファとを含むことを特徴とする請求項２に記載のフラッシュメモリ装置。
- 前記状態読み出し動作の間に利用されないデータ出力ピンに対応するデータ出力回路の各々は、高インピ−ダンス状態に維持されることを特徴とする請求項２に記載のフラッシュメモリ装置。
- 前記状態読み出し動作の間に利用されないデータ出力ピンに対応するデータ出力回路の各々は、前記第１出力イネーブル信号（ＰＯＥ）の反転信号を受け入れる第１入力端子と前記状態読み出し動作を示すフラグ信号（ＳＴＡＴＵＳ＿ＥＮ）を受け入れる第２入力端子を有するＮＯＲゲートと、電源電圧と対応するデータ入出力ピンとの間に連結されたプルアップトランジスターと、前記対応するデータ入出力ピンと接地電圧との間に連結されたプルダウントランジスターと、前記ＮＯＲゲートの出力信号に応答して前記プルアップトランジスターを駆動する第１ドライバーと、前記ＮＯＲゲートの出力信号の反転信号に応答して前記プルダウントランジスターを駆動する第２ドライバーとを含むことを特徴とする請求項６に記載のフラッシュメモリ装置。
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