KR20230049921A - 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치 - Google Patents

래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치 Download PDF

Info

Publication number
KR20230049921A
KR20230049921A KR1020210133018A KR20210133018A KR20230049921A KR 20230049921 A KR20230049921 A KR 20230049921A KR 1020210133018 A KR1020210133018 A KR 1020210133018A KR 20210133018 A KR20210133018 A KR 20210133018A KR 20230049921 A KR20230049921 A KR 20230049921A
Authority
KR
South Korea
Prior art keywords
output
latch
level
input
signals
Prior art date
Application number
KR1020210133018A
Other languages
English (en)
Inventor
최은지
안근선
손관수
정요한
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210133018A priority Critical patent/KR20230049921A/ko
Priority to US17/703,646 priority patent/US11908543B2/en
Priority to CN202210973222.6A priority patent/CN115954022A/zh
Priority to TW111135319A priority patent/TW202316422A/zh
Priority to DE102022209911.7A priority patent/DE102022209911A1/de
Publication of KR20230049921A publication Critical patent/KR20230049921A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356182—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes
    • H03K3/356191—Bistable circuits using complementary field-effect transistors with additional means for controlling the main nodes with synchronous operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03343—Arrangements at the transmitter end
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization

Abstract

본 기술은 노멀 리드 동작 시 제어 클럭 신호의 천이에 응답하여 입력단의 레벨을 검출하여 출력 신호를 생성하도록 구성된 제 1 검출부; 및 상태 정보 리드 동작 시 상기 제어 클럭 신호의 천이와 무관하게 상기 입력단의 레벨을 검출하여 상기 출력 신호를 생성하도록 구성된 제 2 검출부를 포함할 수 있다.

Description

래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치{LATCH CIRCUIT, TRANSMISSION CIRCUIT INCLUDING THE TRANSMISSION CIRCUIT AND SEMICONDUCTOR APPARATUS INCLUDING THE TRANSMISSION CIRCUIT}
본 발명은 반도체 회로에 관한 것으로서, 특히 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치에 관한 것이다.
반도체 장치 예를 들어, 반도체 메모리 장치는 외부에서 제공된 데이터를 메모리 영역에 저장하고, 상기 메모리 영역에 저장된 데이터를 반도체 메모리 장치 외부로 출력할 수 있다. 반도체 메모리 장치는 동작 속도가 증가함에 따라 즉, 동작 주파수가 증가함에 따라 데이터 출력과 관련된 회로 구성의 레이아웃 마진이 감소하고 소비 전류가 증가하는 문제가 발생하고 있다.
본 발명의 실시예는 레이아웃 마진 증가 및 소비 전류 감소가 가능한 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치를 제공한다.
본 발명의 실시예는 노멀 리드 동작 시 제어 클럭 신호의 천이에 응답하여 입력단의 레벨을 검출하여 출력 신호를 생성하도록 구성된 제 1 검출부; 및 상태 정보 리드 동작 시 상기 제어 클럭 신호의 천이와 무관하게 상기 입력단의 레벨을 검출하여 상기 출력 신호를 생성하도록 구성된 제 2 검출부를 포함할 수 있다.
본 발명의 실시예는 제어 클럭 신호의 천이에 응답하여 입력단의 레벨을 래치하고, 래치된 데이터를 출력단을 통해 출력하도록 구성된 크로스 커플드 래치; 및 상기 출력단과 상기 입력단 사이에 연결되며, 상기 입력단을 통해 입력된 상태 정보를 상기 제어 클럭 신호의 천이와 무관하게 상태 정보 리드 신호에 응답하여 상기 출력단을 통해 출력하도록 구성된 스위칭부를 포함할 수 있다.
본 발명의 실시예는 노멀 리드 동작 시 복수의 차동 입력단들을 통해 입력된 데이터의 레벨을 제어 클럭 신호들의 천이에 따라 검출하여 출력 신호들을 생성하고, 상태 정보 리드 동작 시 상기 복수의 차동 입력단들을 통해 입력된 상태 정보의 레벨을 상기 제어 클럭 신호들의 천이와 무관하게 검출하여 상기 출력 신호들을 생성하도록 구성된 래치 회로; 및 상기 출력 신호들을 직렬화하여 출력하도록 구성된 직렬화기를 포함할 수 있다.
본 발명의 실시예는 노멀 데이터 및 상태 정보를 저장하도록 구성된 메모리 셀 어레이; 외부 클럭 신호 및 커맨드에 응답하여 다중 위상 클럭 신호를 포함하는 제어 신호들을 생성하도록 구성된 제어 회로; 입출력 패드부; 및 노멀 리드 동작 시 복수의 차동 입력단들을 통해 입력된 상기 노멀 데이터의 레벨을 제어 클럭 신호들의 천이에 따라 검출하여 출력 신호들을 생성하고, 상태 정보 리드 동작 시 상기 복수의 차동 입력단들을 통해 입력된 상기 상태 정보의 레벨을 상기 제어 클럭 신호들의 천이와 무관하게 검출하여 상기 출력 신호들을 생성하며, 상기 출력 신호들을 상기 입출력 패드부를 통해 외부로 출력하도록 구성된 송신 회로를 포함할 수 있다.
본 발명의 실시예에서 상기 래치 회로는 노멀 리드 동작 시 엣지 트리거 회로로서 동작하고, 상태 정보 리드 동작 시 레벨 트리거 회로로서 동작할 수 있다.
본 기술은 반도체 장치의 레이아웃 마진 증가 및 소비 전류 감소가 가능하다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(10)의 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 송신 회로(200)의 구성을 나타낸 도면이다.
도 4는 도 3의 제 1 래치 회로(210)의 구성을 나타낸 도면이다.
도 5는 도 3의 제 2 래치 회로(220)의 구성을 나타낸 도면이다.
도 6은 도 3의 클럭 제어 회로(230)의 구성을 나타낸 도면이다.
도 7은 본 발명의 다른 실시예에 따른 송신 회로(300)의 구성을 나타낸 도면이다.
도 8은 도 7의 래치 회로(310)의 구성을 나타낸 도면이다.
도 9는 도 7의 클럭 제어 회로(330)의 구성을 나타낸 도면이다.
도 10은 도 9의 클럭 제어 회로(330)의 동작 타이밍도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 시스템(10)의 구성을 나타낸 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 시스템(10)은 반도체 장치(100) 및 컨트롤러(101)를 포함할 수 있다. 반도체 장치(100)는 컨트롤러(101)의 제어에 따라 동작할 수 있다. 반도체 장치(100)는 컨트롤러(101)에서 제공되는 명령(CMD)에 따라 동작할 수 있다. 명령(CMD)은 라이트 명령, 리드 명령 및 상태 정보 리드 명령을 포함할 수 있다. 반도체 장치(100)는 컨트롤러(101)에서 제공되는 라이트 명령에 응답하여 메모리 셀 어레이에 데이터를 기입할 수 있다. 반도체 장치(100)는 컨트롤러(101)에서 제공되는 리드 명령에 응답하여 읽기 동작을 수행할 수 있다. 반도체 장치(100)는 컨트롤러(101)로부터 리드 명령 및 어드레스가 수신되면, 어드레스에 상응하는 데이터를 메모리 셀 어레이로부터 읽어 컨트롤러(101)로 출력할 수 있다. 반도체 장치(100)는 컨트롤러(101)에서 제공되는 상태 정보 리드 명령에 응답하여 상태 정보 리드 동작을 수행할 수 있다. 반도체 장치(100)는 컨트롤러(101)로부터 상태 정보 리드 명령이 입력되면 메모리 셀 어레이와 별도로 구성된 레지스터(이하, 상태 정보 레지스터)로부터 상태 정보를 읽어 컨트롤러(101)로 출력할 수 있다.
반도체 장치(100)는 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND, 이하, 'VNAND'라고 함), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등 중에서 적어도 하나를 포함할 수 있다. 본 발명의 반도체 장치(100)는 3차원 어레이 구조(three-dimensional array structure)로 구현될 수도 있다. 본 발명은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(charge trap flash; CTF)에도 적용될 수 있다.
컨트롤러(101)는 반도체 장치(100)와 호스트 사이에 연결될 수 있다. 호스트는 CPU, GPU 등을 포함할 수 있다. 컨트롤러(101)는 호스트와 반도체 장치(100)를 인터페이싱하도록 구성된다. 컨트롤러(101)는 호스트의 제어에 따라 반도체 장치(100)에 라이트 명령과 리드 명령을 전송할 수 있다.
컨트롤러(101)와 반도체 장치(100) 사이에는 데이터(DQ)의 전송을 위한 신호 라인들, 데이터 스트로브 신호(DQS)의 전송을 위한 신호 라인 및 외부 클럭 신호(이하, 클럭 신호)(CLK) 의 전송을 위한 신호 라인이 연결될 수 있다. 데이터 스트로브 신호(DQS)는 양방향 신호일 수 있다. 반도체 장치(100)의 데이터 출력 동작 동안에는 반도체 장치(100)에서 데이터 스트로브 신호(DQS)를 컨트롤러(101)에 제공할 수 있다. 반도체 장치(100)의 리드 동작 동안에는 컨트롤러(101)가 데이터 스트로브 신호(DQS)를 반도체 장치(100)에 제공할 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 장치(100)의 구성을 나타낸 도면이다.
도 2를 참조하면, 반도체 장치(100)는 메모리 셀 어레이(110), 주변 회로(120), 제어 회로(130) 및 입출력 패드부(140)를 포함할 수 있다. 주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123) 및 데이터 입출력 회로(124)를 포함할 수 있다.
입출력 패드부(140)는 커맨드(CMD), 어드레스(ADD) 및 클럭 신호(CLK)를 수신하고, 데이터(DQ)를 입출력하기 위한 복수의 패드들(141)을 포함할 수 있다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결되고, 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 메모리 셀 어레이(110)에 포함되는 각각의 메모리 블록들은 다수의 페이지를 포함할 수 있다. 복수의 메모리 셀들 중에서 동일 워드 라인에 연결된 메모리 셀들이 하나의 페이지로 정의될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)에는 노멀 데이터 즉, 노멀 리드 동작과 노멀 라이트 동작에 의해 송신 및 수신되는 데이터가 저장될 수 있다.
반도체 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 프로그램 동작, 읽기 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 어드레스 디코더(121)는 제어 회로(130)의 제어에 응답하여 동작하도록 구성될 수 있다. 어드레스 디코더(121)는 제어 회로(130)로부터 어드레스(ADD)를 제공받을 수 있다.
어드레스 디코더(121)는 어드레스(ADD) 중에서 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 수신된 어드레스(ADD) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드 라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
어드레스 디코더(121)는 선택된 워드 라인에 프로그램 전압(Vpgm)을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 패스 전압(Vpass)을 인가함으로써 프로그램 동작을 수행할 수 있다.
어드레스 디코더(121)는 선택된 워드 라인에 읽기 전압(Vread)을 인가하고, 비선택된 워드 라인들에 읽기 전압(Vread)보다 높은 패스 전압(Vpass)을 인가함으로써 읽기 동작을 수행할 수 있다.
반도체 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드 라인에 접지 전압을 인가하고, 선택된 메모리 블록이 형성된 벌크 영역에 소거 전압(Vers)을 인가함으로써 소거 동작을 수행할 수 있다.
전압 생성부(122)는 반도체 장치(100)의 동작에 필요한 다양한 전압들을 생성할 수 있다. 전압 생성부(122)는 리드 전압(Vread), 패스 전압(Vpass), 프로그램 전압(Vpgm) 및 소거 전압(Vers) 등을 생성하여 어드레스 디코더(121)에 제공할 수 있다. 예를 들면, 전압 생성부(122)는 복수의 펌핑 커패시터들을 포함하고, 제어 회로(130)의 제어에 따라 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 수 있다.
읽기 및 쓰기 회로(123)는 복수의 페이지 버퍼들 예를 들어, 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 각각 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 제어 회로(130)로부터 수신되는 제어 신호들(CTRL)에 응답하여 동작할 수 있다.
복수의 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터 통신을 수행할 수 있다. 복수의 페이지 버퍼들(PB1~PBm)은 저장될 데이터를 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 수신하여 메모리 셀 어레이(110)로 전달함으로써 프로그램 동작을 수행할 수 있다. 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터를 읽고, 읽어진 데이터를 데이터 입출력 회로(124)로 출력함으로써 읽기 동작을 수행할 수 있다. 읽기 및 쓰기 회로(123)는 비트 라인들(BL)을 플로팅(floating) 시킴으로써 소거 동작을 수행할 수 있다.
데이터 입출력 회로(124)는 복수의 페이지 버퍼들(PB1~PBm)과 입출력 패드부(140) 사이에 연결될 수 있다. 데이터 입출력 회로(124)는 제어 회로(130)로부터 수신되는 제어 신호들(CTRL)에 응답하여 데이터 입력 및 출력 동작을 수행할 수 있다. 데이터 입출력 회로(124)는 리드 동작 시 복수의 메모리 블록들(BLK1~BLKz)에서 복수의 페이지 버퍼들(PB1~PBm)을 경유하여 전달된 데이터를 입출력 패드부(140)를 통해 컨트롤러(101)로 출력할 수 있다. 데이터 입출력 회로(124)는 라이트 동작 시 컨트롤러(101)에서 입출력 패드부(140)를 통해 입력된 데이터를 복수의 페이지 버퍼들(PB1~PBm)로 전달할 수 있다. 데이터 입출력 회로(124)는 상태 정보 리드 동작 시 제어 회로(130)에서 전달된 상태 정보를 입출력 패드부(140)를 통해 컨트롤러(101)로 출력할 수 있다.
제어 회로(130)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 입출력 패드부(140)와 연결될 수 있다. 제어 회로(130)는 입출력 패드부(140)를 통해 커맨드(CMD), 어드레스(ADD) 및 클럭 신호(CLK)를 전달받을 수 있다. 제어 회로(130)는 분주 회로를 포함할 수 있으며, 분주 회로가 클럭 신호(CLK)를 위상 분리 및 분주함으로써 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 예를 들어, 클럭 신호(CLK)의 1/2에 해당하는 주파수를 가질 수 있다. 제어 회로(130)는 커맨드(CMD)에 따라 반도체 장치(100)의 제반 동작을 제어하기 위한 제어 신호들(CTRL)을 생성할 수 있다. 제어 신호들(CTRL)은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 적어도 하나를 포함할 수 있다. 커맨드(CMD)는 리드 명령, 라이트 명령 및 상태 정보 리드 명령을 포함할 수 있다. 제어 회로(130)는 상태 정보 레지스터(131)를 포함할 수 있다. 제어 회로(130)는 컨트롤러(101)로부터 제공된 상태 정보 리드 명령에 응답하여 상태 정보 레지스터(131)에 저장된 상태 정보(SR)를 읽어 데이터 입출력 회로(124)로 출력할 수 있다. 제어 회로(130)에서 출력된 상태 정보(SR)는 데이터 입출력 회로(124) 및 입출력 패드부(140)를 경유하여 컨트롤러(101)에 제공될 수 있다. 상태 정보(SR)는 복수의 데이터 비트들을 포함할 수 있다. 복수의 데이터 비트들은 각각 가장 최근 입력된 커맨드의 정상 수행 여부, 이전 입력된 커맨드의 정상 수행 여부, 현재 진행중인 동작의 유무 및 현재 대기중인 동작의 유무 등을 정의함으로써 상태 정보(SR)를 수신한 컨트롤러(101)가 반도체 장치(100)의 동작 상태를 파악할 수 있도록 한다.
도 3은 본 발명의 실시예에 따른 송신 회로(200)의 구성을 나타낸 도면이다.
본 발명의 실시예에 따른 송신 회로(200)는 도 2의 데이터 입출력 회로(124)에 포함될 수 있다.
도 3을 참조하면, 송신 회로(200)는 데이터를 정해진 타이밍에 맞도록 래치 및 직렬화하고, 직렬화된 신호에 맞도록 입출력 패드부(140)의 패드를 구동함으로써 데이터 송신을 수행할 수 있다.
송신 회로(200)는 제 1 래치 회로(210), 제 2 래치 회로(220), 클럭 제어 회로(230), 직렬화기(240), 버퍼(250) 및 드라이버(260)를 포함할 수 있다.
제 1 래치 회로(210)는 제 1 제어 클럭 신호들(CLKCA<0:N-1>, CLKCAb<0:N-1>)에 따라 데이터들(D<0:N-1>)을 래치하여 제 1 출력 신호들(DLT1<0:N-1>)을 생성할 수 있다. 제 1 래치 회로(210)는 상태 변수 즉, 입력 신호 또는/및 클럭 신호의 현재 레벨에 따라 출력 변화를 발생시키는 레벨 트리거 방식의 회로로 구현될 수 있다.
제 2 래치 회로(220)는 제 2 제어 클럭 신호들(CLKCB<0:N-1>) 및 제 3 제어 클럭 신호들(CLKCC<0:N-1>)에 따라 제 1 출력 신호들(DLT1<0:N-1>)을 이용하여 제 2 출력 신호들(DLT2<0:N-1>, DLT2B<0:N-1>)을 생성할 수 있다. 제 2 래치 회로(220)는 레벨 트리거 방식의 회로로 구현될 수 있다.
클럭 제어 회로(230)는 복수의 클럭 인에이블 신호들(CLKEN<0:N-1>), 상태 정보 리드 인에이블 신호(SRENB) 및 바이패스 신호(BYPS)에 따라 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 이용하여 제 1 제어 클럭 신호들(CLKCA<0:N-1>, CLKCAb<0:N-1>), 제 2 제어 클럭 신호들(CLKCB<0:N-1>) 및 제 3 제어 클럭 신호들(CLKCC<0:N-1>)을 생성할 수 있다. 상태 정보 리드 인에이블 신호(SRENB) 및 바이패스 신호(BYPS)는 상태 정보 리드 명령에 따라 생성될 수 있다.
직렬화기(240)는 제 2 출력 신호들(DLT2<0:N-1>, DLT2B<0:N-1>)을 직렬화하여 출력할 수 있다.
버퍼(250)는 직렬화기(240)의 출력을 전치 드라이빙하여 출력할 수 있다.
드라이버(260)는 버퍼(250)의 출력에 따라 입출력 패드부(140)의 패드를 구동할 수 있다.
도 4는 도 3의 제 1 래치 회로(210)의 구성을 나타낸 도면이다.
도 4를 참조하면, 제 1 래치 회로(210)는 데이터들(D<0:N-1>) 각각을 래치하여 제 1 출력 신호들(DLT1<0:N-1>)을 생성하기 위한 복수의 래치 유닛들(210-1 ~ 210-N)을 포함할 수 있다. 복수의 래치 유닛들(210-1 ~ 210-N)은 서로 동일하게 구성될 수 있으므로 래치 유닛(210-1)의 구성 만을 도시하였으며, 그 구성을 설명하기로 한다.
래치 유닛(210-1)은 제 1 내지 제 3 로직 게이트(211 ~ 213)를 포함할 수 있다. 제 1 로직 게이트(211)는 데이터(D<0>)를 제 1 제어 클럭 신호들(CLKCA<0>, CLKCAb<0>)에 따라 반전시켜 출력할 수 있다. 제 1 로직 게이트(211)는 제 1 제어 클럭 신호들(CLKCA<0>, CLKCAb<0>)이 각각 로우 레벨과 하이 레벨인 경우 데이터(D<0>)를 반전시켜 출력할 수 있다. 제 2 로직 게이트(212)는 제 1 로직 게이트(211)의 출력을 반전시켜 제 1 출력 신호(DLT1<0>)를 생성할 수 있다. 제 3 로직 게이트(213)는 제 2 로직 게이트(212)의 출력을 제 1 제어 클럭 신호들(CLKCA<0>, CLKCAb<0>)에 따라 래치할 수 있다. 제 3 로직 게이트(213)는 제 1 제어 클럭 신호들(CLKCA<0>, CLKCAb<0>)이 각각 하이 레벨과 로우 레벨인 경우 제 2 로직 게이트(212)의 출력을 래치할 수 있다.
래치 유닛(210-1)은 제 1 제어 클럭 신호들(CLKCA<0>, CLKCAb<0>)이 각각 로우 레벨과 하이 레벨로 유지되는 경우 데이터(D<0>)를 래치하지 않고 바이패스시킬 수 있다.
도 4에 도시하지 않았으나, 나머지 래치 유닛들(210-2 ~ 210-N)은 제 1 제어 클럭 신호들(CLKCA<1:N-1>, CLKCAb<1:N-1>) 중에서 자신에 해당하는 신호들이 천이를 반복하면 데이터(D<1:N-1>) 중에서 자신에 해당하는 데이터 비트를 각각 래치할 수 있다. 나머지 래치 유닛들(210-2 ~ 210-N)은 제 1 제어 클럭 신호들(CLKCA<1:N-1>, CLKCAb<1:N-1>) 중에서 자신에 해당하는 신호들이 정해진 레벨로 유지되면 데이터(D<1:N-1>) 중에서 자신에 해당하는 데이터 비트를 래치하지 않고 바이패스시킬 수 있다. 예를 들어, 래치 유닛(210-N)은 제 1 제어 클럭 신호들(CLKCA<N-1>, CLKCAb<N-1>)이 천이를 반복하면 데이터(D<N-1>)를 래치할 수 있고, 제 1 제어 클럭 신호들(CLKCA<N-1>, CLKCAb<N-1>)이 정해진 레벨로 유지되면 데이터(D<N-1>)를 래치하지 않고 바이패스시킬 수 있다. 상술한 바와 같이, 제 1 래치 회로(210)는 클럭 신호의 천이가 아닌 클럭 신호의 레벨에 따라 출력 레벨을 변화시키는 레벨 트리거 방식으로 동작하므로 레벨 트리거 회로라 칭할 수 있다.
도 5는 도 3의 제 2 래치 회로(220)의 구성을 나타낸 도면이다.
도 5를 참조하면, 제 2 래치 회로(220)는 제 1 출력 신호들(DLT1<0:N-1>) 각각을 래치하여 제 2 출력 신호들(DLT2<0:N-1>, DLT2B<0:N-1>)을 생성하기 위한 복수의 래치 유닛들(220-1 ~ 220-N)을 포함할 수 있다. 복수의 래치 유닛들(220-1 ~ 220-N)은 서로 동일하게 구성될 수 있으므로 래치 유닛(220-1)의 구성 만을 도시하였으며, 그 구성을 설명하기로 한다.
래치 유닛(220-1)은 복수의 트랜지스터들(221-1 ~ 221-9, 222-1 ~ 222-3) 및 인버터(223)를 포함할 수 있다. 제 1 트랜지스터(221-1)는 제 1 전극이 제 2 노드(N2)와 연결되고, 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 1 노드(N1)와 연결될 수 있다. 제 1 전극, 제 2 전극 및 제 3 전극은 각각 게이트 단, 소오스 단, 드레인 단 중에서 하나일 수 있으며, 이하, 본 발명의 실시예로서 제 1 전극은 게이트 단, 제 2 전극은 소오스 단 그리고 제 3 전극은 드레인 단인 것으로 가정하기로 한다. 제 2 트랜지스터(221-2)는 제 1 전극에 제 2 제어 클럭 신호(CLKCB<0>)를 입력 받고, 제 3 전극이 제 1 노드(N1)와 연결될 수 있다. 제 2 트랜지스터(221-2)의 제 3 전극의 전압 레벨이 제 2 출력 신호(DLT2<0>)로서 출력될 수 있다. 인버터(223)는 제 1 출력 신호(DLT1<0>)를 반전시켜 출력할 수 있다. 제 3 트랜지스터(221-3)는 제 1 전극에 인버터(223)의 출력을 입력 받고, 제 3 전극이 제 2 트랜지스터(221-2)의 제 2 전극과 연결될 수 있다. 제 4 트랜지스터(221-4)는 제 1 전극에 제 2 제어 클럭 신호(CLKCB<0>)를 입력 받고 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 1 노드(N1)와 연결될 수 있다. 제 5 트랜지스터(221-5)는 제 1 전극이 제 1 노드(N1)와 연결되고, 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 2 노드(N2)와 연결될 수 있다. 제 6 트랜지스터(221-6)는 제 1 전극에 제 2 제어 클럭 신호(CLKCB<0>)를 입력 받고, 제 3 전극이 제 2 노드(N2)와 연결될 수 있다. 제 6 트랜지스터(221-6)의 제 3 전극의 전압 레벨이 제 2 출력 신호(DLT2B<0>)로서 출력될 수 있다. 제 7 트랜지스터(221-7)는 제 1 전극에 제 1 출력 신호(DLT1<0>)를 입력 받고, 제 3 전극이 제 6 트랜지스터(221-6)의 제 2 전극과 연결될 수 있다. 제 8 트랜지스터(221-8)는 제 1 전극에 제 2 제어 클럭 신호(CLKCB<0>)를 입력 받고 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 2 노드(N2)와 연결될 수 있다. 제 9 트랜지스터(221-9)는 제 1 전극에 제 2 제어 클럭 신호(CLKCB<0>)를 입력 받고, 제 2 전극(또는 제 3 전극)이 제 1 노드(N1)와 연결되며 제 3 전극(또는 제 2 전극)이 제 2 노드(N2)와 연결될 수 있다. 제 10 트랜지스터(222-1)는 제 1 전극에 제 3 제어 클럭 신호(CLKCC<0>)를 입력 받고, 제 2 전극이 접지 단과 연결되며, 제 3 전극이 제 3 트랜지스터(221-3)의 제 2 전극 및 제 7 트랜지스터(221-7)의 제 2 전극과 공통 연결될 수 있다. 제 11 트랜지스터(222-2)는 제 1 전극에 제 3 제어 클럭 신호(CLKCC<0>)를 입력 받고, 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 1 노드(N1)와 연결될 수 있다. 제 12 트랜지스터(222-3)는 제 1 전극에 제 3 제어 클럭 신호(CLKCC<0>)를 입력 받고, 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 2 노드(N2)와 연결될 수 있다.
래치 유닛(220-1)은 제 2 제어 클럭 신호(CLKCB<0>)가 로우 레벨인 경우 제 1 노드(N1) 및 제 2 노드(N2)를 전원 전압(VCCQ) 레벨로 프리차지 시키고, 제 2 제어 클럭 신호(CLKCB<0>) 및 제 3 제어 클럭 신호(CLKCC<0>)가 하이 레벨인 구간 동안 제 1 출력 신호(DLT1<0>)의 레벨에 따라 제 2 출력 신호(DLT2<0>, DLT2B<0>)의 레벨을 변화시킬 수 있다. 나머지 래치 유닛들(220-2 ~ 220-N)은 래치 유닛(220-1)과 동일한 방식으로 동작할 수 있다. 예를 들어, 래치 유닛(220-N)은 제 2 제어 클럭 신호(CLKCB<N-1>)가 로우 레벨인 경우 제 1 노드(N1) 및 제 2 노드(N2)를 전원 전압(VCCQ) 레벨로 프리차지 시키고, 제 2 제어 클럭 신호(CLKCB<N-1>) 및 제 3 제어 클럭 신호(CLKCC<N-1>)가 하이 레벨인 구간 동안 제 1 출력 신호(DLT1<N-1>)의 레벨에 따라 제 2 출력 신호(DLT2<N-1>, DLT2B<0:N-1>)의 레벨을 변화시킬 수 있다. 상술한 바와 같이, 제 2 래치 회로(220)는 클럭 신호의 천이가 아닌 클럭 신호의 레벨에 따라 출력 레벨을 변화시키는 레벨 트리거 방식으로 동작하므로 레벨 트리거 회로라 칭할 수 있다.
도 6은 도 3의 클럭 제어 회로(230)의 구성을 나타낸 도면이다.
도 6을 참조하면, 클럭 제어 회로(230)는 복수의 클럭 인에이블 신호들(CLKEN<0:N-1>), 상태 정보 리드 인에이블 신호(SRENB) 및 바이패스 신호(BYPS)에 따라 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 이용하여 제 1 제어 클럭 신호들(CLKCA<0:N-1>, CLKCAb<0:N-1>), 제 2 제어 클럭 신호들(CLKCB<0:N-1>) 및 제 3 제어 클럭 신호들(CLKCC<0:N-1>)을 생성하기 위한 복수의 클럭 제어 유닛들(230-1 ~ 230-N)을 포함할 수 있다. 복수의 클럭 제어 유닛들(230-1 ~ 230-N)은 서로 동일하게 구성될 수 있으므로 클럭 제어 유닛(230-1)의 구성 만을 도시하였으며, 그 구성을 설명하기로 한다.
복수의 클럭 인에이블 신호들(CLKEN<0:N-1>)은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 활성화를 제어하기 위한 신호로서, 복수의 클럭 인에이블 신호들(CLKEN<0:N-1>) 각각은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 각각에 대응될 수 있다. 예를 들어, N=4인 경우, CLKEN<0>은 ICLK에 대응되고, CLKEN<1>은 QCLK에 대응되며, CLKEN<2>는 ICLKB에 대응되고, CLKEN<3>은 QCLKB에 대응될 수 있다. 상태 정보 리드 인에이블 신호(SRENB)는 상태 정보 리드 동작에 따라 생성되는 신호로서, 상태 정보 리드 동작 시 로우 레벨로 생성될 수 있다. 바이패스 신호(BYPS)는 상태 정보 리드 동작에 따라 생성되는 신호로서, 상태 정보 리드 동작 시 하이 레벨로 생성될 수 있다.
클럭 제어 유닛(230-1)은 복수의 로직 게이트들(231-1 ~ 231-9)을 포함할 수 있다. 제 1 로직 게이트(231-1)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 어느 하나(예를 들어, ICLK)와 클럭 인에이블 신호(CLKEN<0>)를 부정 논리곱하여 출력할 수 있다. 제 2 로직 게이트(231-2)는 상태 정보 리드 인에이블 신호(SRENB) 및 제 1 로직 게이트(231-1)의 출력을 부정 논리곱하여 출력할 수 있다. 제 3 로직 게이트(231-3)는 바이패스 신호(BYPS)를 반전시켜 출력할 수 있다. 제 4 로직 게이트(231-4)는 제 2 로직 게이트(231-2)의 출력과 제 3 로직 게이트(231-3)의 출력을 부정 논리곱하여 제 1 제어 클럭 신호(CLKCAb<0>)를 생성할 수 있다. 제 5 로직 게이트(231-5)는 제 4 로직 게이트(231-4)의 출력을 반전시켜 제 1 제어 클럭 신호(CLKCA<0>)를 생성할 수 있다. 제 6 로직 게이트(231-6) 및 제 7 로직 게이트(231-7)는 제 2 로직 게이트(231-2)의 출력을 버퍼링하여 제 2 제어 클럭 신호(CLKCB<0>)를 생성할 수 있다. 제 8 로직 게이트(231-8) 및 제 9 로직 게이트(231-9)는 제 1 로직 게이트(231-1)의 출력을 버퍼링하여 제 3 제어 클럭 신호(CLKCC<0>)를 생성할 수 있다.
반도체 장치(100)의 노멀 리드 동작은 복수의 병렬 데이터를 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 기준으로 래치하여 반도체 장치(100) 외부로 출력해야 한다. 노멀 리드 동작 시, 상태 정보 리드 인에이블 신호(SRENB)는 하이 레벨이고 바이패스 신호(BYPS)는 로우 레벨이다. 따라서 클럭 제어 회로(230)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 응답하여 제 1 제어 클럭 신호들(CLKCA<0:N-1>, CLKCAb<0:N-1>), 제 2 제어 클럭 신호들(CLKCB<0:N-1>) 및 제 3 제어 클럭 신호들(CLKCC<0:N-1>)이 천이를 반복하도록 할 수 있다. 따라서 송신 회로(200)는 병렬 형태의 데이터들(D<0:N-1>)을 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 따른 타이밍에 맞도록 래치 및 직렬화하고, 직렬화된 신호에 맞도록 입출력 패드부(140)의 패드를 구동함으로써 데이터 송신을 수행할 수 있다.
한편, 반도체 장치(100)의 상태 정보 리드 동작은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)와 무관하게 직렬 형태의 상태 정보를 순차적으로 출력하는 동작만으로 이루어질 수 있다. 상태 정보 리드 동작 시, 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 정해진 레벨(예를 들어, 하이 레벨)로 고정되고, 상태 정보 리드 인에이블 신호(SRENB)는 로우 레벨이고 바이패스 신호(BYPS)는 하이 레벨이다. 따라서 클럭 제어 회로(230)는 제 1 제어 클럭 신호들(CLKCA<0:N-1>)을 로우 레벨로 유지시키고, 제 1 제어 클럭 신호들(CLKCAb<0:N-1>)을 하이 레벨로 유지시키며, 제 2 제어 클럭 신호들(CLKCB<0:N-1>) 및 제 3 제어 클럭 신호들(CLKCC<0:N-1>)을 하이 레벨로 유지시킬 수 있다. 따라서 제 1 래치 회로(210)는 래치 동작 없이 병렬 형태의 데이터들(D<0:N-1>)을 바이패스시키고, 제 2 래치 회로(220) 또한 래치 동작 없이 제 1 출력 신호들(DLT1<0:N-1>)의 레벨에 따라 제 2 출력 신호들(DLT2<0:N-1>, DLT2B<0:N-1>)을 생성할 수 있다. 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)가 하이 레벨로 고정된 상태이므로 제 2 출력 신호들(DLT2<0:N-1>, DLT2B<0:N-1>)이 직렬화기(240), 버퍼(250) 및 드라이버(260)를 경유하여 입출력 패드부(140)에 구동됨으로써 상태 정보 송신이 수행될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 송신 회로(300)의 구성을 나타낸 도면이다.
본 발명의 다른 실시예에 따른 송신 회로(300)는 도 2의 데이터 입출력 회로(124)에 포함될 수 있다.
도 7을 참조하면, 송신 회로(300)는 데이터를 정해진 타이밍에 맞도록 래치 및 직렬화하고, 직렬화된 신호에 맞도록 입출력 패드부(140)의 패드를 구동함으로써 데이터 송신을 수행할 수 있다.
송신 회로(300)는 래치 회로(310), 클럭 제어 회로(330), 직렬화기(340), 버퍼(350) 및 드라이버(360)를 포함할 수 있다. 송신 회로(300)는 상태 정보 리드 인에이블 신호(SRENB)를 반전시켜 반전된 상태 정보 리드 인에이블 신호(SREN)를 생성하기 위한 로직 게이트(370)를 더 포함할 수 있다.
래치 회로(310)는 상태 정보 리드 인에이블 신호(SRENB) 및 제어 클럭 신호들(CLK_CHOP<0:N-1>)에 따라 데이터(D<0:N-1>)를 래치하여 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성할 수 있다. 래치 회로(310)는 엣지 트리거 동작과 기 언급한 레벨 트리거 동작을 모두 지원하도록 구성될 수 있다. 상태 정보 리드 인에이블 신호(SRENB)에 따라 레벨 트리거 회로 동작과 엣지 트리거 회로 동작 중에서 하나로의 전환이 가능하다. 엣지 트리거 방식은 상태 변수 즉, 클럭 신호의 상승 엣지 또는 하강 엣지에 응답하여 입력 레벨에 따른 출력 레벨의 변화를 발생시키며, 레벨 트리거 방식에 비해 상대적으로 높은 동작 주파수에서 안정적인 신호 처리가 가능하다.
클럭 제어 회로(330)는 복수의 클럭 인에이블 신호들(CLKEN<0:N-1>) 및 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 따라 제어 클럭 신호들(CLK_CHOP<0:N-1>)을 생성할 수 있다.
직렬화기(340)는 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 직렬화하여 출력할 수 있다.
버퍼(350)는 직렬화기(340)의 출력을 전치 드라이빙하여 출력할 수 있다.
드라이버(360)는 버퍼(350)의 출력에 따라 입출력 패드부(140)의 패드를 구동할 수 있다.
도 8은 도 7의 래치 회로(310)의 구성을 나타낸 도면이다.
래치 회로(310)는 노멀 리드 동작 시 제어 클럭 신호들(CLK_CHOP<0:N-1>)의 천이에 응답하여 데이터(D<0:N-1>)의 레벨을 검출하여 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성하고, 상태 정보 리드 동작 시 제어 클럭 신호들(CLK_CHOP<0:N-1>)의 레벨이 설정 레벨로 고정된 상태에서 데이터(D<0:N-1>)의 레벨을 검출하여 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성하도록 구성될 수 있다.
래치 회로(310)는 노멀 리드 동작 시 제어 클럭 신호들(CLK_CHOP<0:N-1>)의 천이에 응답하여 데이터(D<0:N-1>)의 레벨을 검출하여 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성하도록 구성된 제 1 검출부 및 상태 정보 리드 동작 시 제어 클럭 신호들(CLK_CHOP<0:N-1>)의 천이와 무관하게 데이터(D<0:N-1>)의 레벨을 검출하여 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성하도록 구성된 제 2 검출부를 포함할 수 있다.
도 8을 참조하면, 래치 회로(310)는 복수의 래치 유닛들(310-1 ~ 310-N)을 포함할 수 있다. 복수의 래치 유닛들(310-1 ~ 310-N)은 서로 동일하게 구성될 수 있으므로 래치 유닛(310-1)의 구성 만을 도시하였으며, 그 구성을 설명하기로 한다.
래치 유닛(310-1)은 차동 입력단(321 ~ 323), 커런트 싱크(324), 크로스 커플드 래치(311) 및 스위칭부(325, 326)를 포함할 수 있다.
차동 입력단(321 ~ 323)은 제 1 트랜지스터(321), 제 2 트랜지스터(322) 및 로직 게이트(323)를 포함할 수 있다. 로직 게이트(323)는 데이터(D<0>)를 반전시켜 반전된 데이터(DB<0>)를 생성할 수 있다.
커런트 싱크(324)는 트랜지스터로 구성될 수 있으며, 제어 클럭 신호(CLK_CHOP<0>)에 따라 차동 입력단(321 ~ 323)과 접지단을 연결함으로써 래치 유닛(310-1)의 전류 패스를 연결/분리할 수 있다.
크로스 커플드 래치(311)는 제어 클럭 신호(CLK_CHOP<0>)의 천이에 응답하여 차동 입력단(321 ~ 323)의 레벨을 래치하여 출력 신호들(DLT<0>, DLTB<0>)을 생성하고 차동 출력단(N11, N12)을 통해 출력할 수 있다. 크로스 커플드 래치(311)는 복수의 트랜지스터들(312 ~ 317)을 포함할 수 있다. 차동 출력단(N11, N12)은 제 1 노드(N11)와 제 2 노드(N12)를 포함한다. 제 1 트랜지스터(312)는 제 1 전극이 제 2 노드(N12)와 연결되고, 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 1 노드(N11)와 연결될 수 있다. 제 2 트랜지스터(313)는 제 1 전극이 제 2 노드(N12) 및 제 1 트랜지스터(312)의 제 1 전극과 연결되고, 제 3 전극이 제 1 노드(N11)와 연결되며 제 2 전극이 차동 입력단(321 ~ 323)의 제 1 트랜지스터(321)와 연결될 수 있다. 제 3 트랜지스터(314)는 제 1 전극에 제어 클럭 신호(CLK_CHOP<0>)가 입력되고 제 2 전극이 전원단(VCCQ)과 연결되며 제 3 전극이 제 1 노드(N11)와 연결될 수 있다. 제 4 트랜지스터(315)는 제 1 전극이 제 1 노드(N11)와 연결되고, 제 2 전극이 전원단(VCCQ)과 연결되고, 제 3 전극이 제 2 노드(N12) 및 제 1 트랜지스터(312)의 제 1 전극과 연결될 수 있다. 제 5 트랜지스터(316)는 제 1 전극이 제 1 노드(N11) 및 제 4 트랜지스터(315)의 제 1 전극과 연결되고, 제 3 전극이 제 2 노드(N12)와 연결되며 제 2 전극이 차동 입력단(321 ~ 323)의 제 2 트랜지스터(322)와 연결될 수 있다. 제 6 트랜지스터(317)는 제 1 전극에 제어 클럭 신호(CLK_CHOP<0>)가 입력되고 제 2 전극이 전원단(VCCQ)과 연결되며 제 3 전극이 제 2 노드(N12)와 연결될 수 있다.
스위칭부(325, 326)는 차동 입력단(321 ~ 323)과 차동 출력단(N11, N12) 사이에 연결되며, 반전된 상태 정보 리드 인에이블 신호(SREN)가 하이 레벨이면 제어 클럭 신호(CLK_CHOP<0>)의 천이와 무관하게 차동 입력단(321 ~ 323)의 레벨 변화에 따라 차동 출력단(N11, N12)의 레벨을 변화시키도록 구성될 수 있다. 스위칭부(325, 326)는 제 1 노드(N11)와 차동 입력단(321 ~ 323)의 제 1 트랜지스터(321) 사이에 연결된 제 1 스위치(325) 및 제 2 노드(N12)와 차동 입력단(321 ~ 323)의 제 2 트랜지스터(322) 사이에 연결된 제 2 스위치(326)를 포함한다.
나머지 래치 유닛들(310-2 ~ 310-N)은 래치 유닛(310-1)과 동일한 방식으로 동작할 수 있다. 예를 들어, 래치 유닛(310-N)은 반전된 상태 정보 리드 인에이블 신호(SREN)가 로우 레벨이면 제어 클럭 신호(CLK_CHOP<N-1>)의 천이에 응답하여 차동 입력단(321 ~ 323)의 레벨을 래치하여 출력 신호들(DLT<N-1>, DLTB<N-1>)을 생성하고 차동 출력단(N11, N12)을 통해 출력할 수 있다. 래치 유닛(310-N)은 반전된 상태 정보 리드 인에이블 신호(SREN)가 하이 레벨이면 제어 클럭 신호(CLK_CHOP<N-1>)의 천이와 무관하게 차동 입력단(321 ~ 323)의 레벨 변화에 따라 차동 출력단(N11, N12)의 레벨을 변화시킬 수 있다.
도 9는 도 7의 클럭 제어 회로(330)의 구성을 나타낸 도면이고, 도 10은 도 9의 클럭 제어 회로(330)의 동작 타이밍도이다.
도 9를 참조하면, 클럭 제어 회로(330)는 복수의 클럭 인에이블 신호들(CLKEN<0:N-1>)에 따라 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 선택적으로 조합하여 제어 클럭 신호들(CLK_CHOP<0:N-1>)을 생성하기 위한 복수의 클럭 합성 유닛들(330-1 ~ 330-N)을 포함할 수 있다. 복수의 클럭 합성 유닛들(330-1 ~ 330-N)은 서로 동일하게 구성될 수 있으므로 클럭 합성 유닛(330-1)의 구성 만을 도시하였으며, 그 구성을 설명하기로 한다.
클럭 합성 유닛(330-1)은 복수의 로직 게이트들(331 ~ 334)을 포함할 수 있다. 제 1 로직 게이트(331) 및 제 2 로직 게이트(332)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 어느 하나(예를 들어, ICLK)와 클럭 인에이블 신호(CLKEN<0>)를 논리곱하여 출력할 수 있다. 제 3 로직 게이트(333) 및 제 4 로직 게이트(334)는 제 2 로직 게이트(332)의 출력과 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 다른 하나(예를 들어, QCLKB)를 논리곱하고 그 결과를 제어 클럭 신호(CLK_CHOP<0>)로서 출력할 수 있다.
나머지 클럭 합성 유닛들(330-2 ~ 330-N)은 클럭 합성 유닛(330-1)과 동일한 방식으로 동작할 수 있다. 예를 들어, 클럭 합성 유닛(330-N)은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 자신에 해당하는 두 신호를 합성하여 제어 클럭 신호(CLK_CHOP<N-1>)를 생성할 수 있다.
도 10을 참조하면, 클럭 합성 유닛(330-1)은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중에서 정해진 위상차 예를 들어, 라이징 엣지와 폴링 엣지가 1/4 주기의 차를 갖는 클럭 신호들인 ICLK와 QCLKB를 합성하여 제어 클럭 신호(CLK_CHOP<0>)를 생성할 수 있다. 제어 클럭 신호(CLK_CHOP<0>)는 외부 클럭 신호(CLK)와 동일한 주파수를 가지게 된다. 외부 클럭 신호(CLK)와 동일한 주파수를 갖는 제어 클럭 신호(CLK_CHOP<0>) 만으로 래치 회로(310)의 제어가 가능하므로 송신 회로(300)의 고속 동작 및 동작 타이밍 마진 확보가 용이해질 수 있다.
반도체 장치(100)의 노멀 리드 동작은 복수의 병렬 데이터를 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 기준으로 래치하여 반도체 장치(100) 외부로 출력해야 한다. 노멀 리드 동작 시, 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 외부 클럭 신호(CLK)에 응답하여 천이를 반복하며, 반전된 상태 정보 리드 인에이블 신호(SREN)는 로우 레벨이다. 따라서 래치 회로(310)는 제어 클럭 신호들(CLK_CHOP<0:N-1>)의 천이 즉, 라이징 엣지/폴링 엣지에 응답하여 데이터(D<0:N-1>)의 레벨을 검출하여 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성할 수 있다. 따라서 송신 회로(300)는 병렬 형태의 데이터들(D<0:N-1>)을 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 따른 타이밍에 맞도록 래치 및 직렬화하고, 직렬화된 신호에 맞도록 입출력 패드부(140)의 패드를 구동함으로써 데이터 송신을 수행할 수 있다.
한편, 반도체 장치(100)의 상태 정보 리드 동작은 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)와 무관하게 직렬 형태의 상태 정보를 순차적으로 출력하는 동작만으로 이루어질 수 있다. 상태 정보 리드 동작 시, 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 정해진 레벨(예를 들어, 하이 레벨)로 고정되고, 반전된 상태 정보 리드 인에이블 신호(SREN)는 하이 레벨이다. 클럭 제어 회로(330)는 다중 위상 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)가 하이 레벨로 고정된 상태이므로 제어 클럭 신호들(CLK_CHOP<0:N-1>)을 하이 레벨로 유지시킬 수 있다. 따라서 래치 회로(310)는 스위칭부(325, 326)가 제어 클럭 신호들(CLK_CHOP<0:N-1>)의 천이와 무관하게 차동 입력단(321 ~ 323)의 레벨 변화에 따라 차동 출력단(N11, N12)의 레벨을 변화시킴으로써 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 생성할 수 있다. 따라서 송신 회로(300)는 출력 신호들(DLT<0:N-1>, DLTB<0:N-1>)을 직렬화기(340), 버퍼(350) 및 드라이버(360)를 경유하여 입출력 패드부(140)에 구동함으로써 상태 정보 송신을 수행할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 노멀 리드 동작 시 제어 클럭 신호의 천이에 응답하여 입력단의 레벨을 검출하여 출력 신호를 생성하도록 구성된 제 1 검출부; 및
    상태 정보 리드 동작 시 상기 제어 클럭 신호의 천이와 무관하게 상기 입력단의 레벨을 검출하여 상기 출력 신호를 생성하도록 구성된 제 2 검출부를 포함하는 래치 회로.
  2. 제 1 항에 있어서,
    상기 제 1 검출부는
    상기 제어 클럭 신호의 천이시 발생되는 라이징 엣지 또는 폴링 엣지에 응답하여 상기 입력단을 통해 입력되는 데이터의 레벨을 검출하여 상기 출력 신호를 생성하도록 구성되는 래치 회로.
  3. 제 1 항에 있어서,
    상기 상태 정보는
    최근 입력된 커맨드의 정상 수행 여부, 이전 입력된 커맨드의 정상 수행 여부, 현재 진행중인 동작의 유무 및 현재 대기중인 동작의 유무 중에서 적어도 하나를 정의하기 위한 복수의 데이터 비트들을 포함하는 래치 회로.
  4. 제 3 항에 있어서,
    상기 제 1 검출부는 엣지 트리거 회로로서 동작하고, 상기 제 2 검출부는 레벨 트리거 회로로서 동작하도록 구성되는 래치 회로.
  5. 제어 클럭 신호의 천이에 응답하여 입력단의 레벨을 래치하고, 래치된 데이터를 출력단을 통해 출력하도록 구성된 크로스 커플드 래치; 및
    상기 출력단과 상기 입력단 사이에 연결되며, 상기 입력단을 통해 입력된 상태 정보를 상기 제어 클럭 신호의 천이와 무관하게 상태 정보 리드 신호에 응답하여 상기 출력단을 통해 출력하도록 구성된 스위칭부를 포함하는 래치 회로.
  6. 제 5 항에 있어서,
    상기 크로스 커플드 래치는
    상기 제어 클럭 신호의 천이시 발생되는 라이징 엣지 또는 폴링 엣지에 응답하여 상기 입력단의 레벨을 검출하도록 구성되는 래치 회로.
  7. 제 5 항에 있어서,
    상기 상태 정보는
    최근 입력된 커맨드의 정상 수행 여부, 이전 입력된 커맨드의 정상 수행 여부, 현재 진행중인 동작의 유무 및 현재 대기중인 동작의 유무 중에서 적어도 하나를 정의하기 위한 복수의 데이터 비트들을 포함하는 래치 회로.
  8. 제 5 항에 있어서,
    상기 래치 회로는 노멀 리드 동작 시 엣지 트리거 회로로서 동작하고, 상태 정보 리드 동작 시 레벨 트리거 회로로서 동작하도록 구성되는 래치 회로.
  9. 노멀 리드 동작 시 복수의 차동 입력단들을 통해 입력된 데이터의 레벨을 제어 클럭 신호들의 천이에 따라 검출하여 출력 신호들을 생성하고, 상태 정보 리드 동작 시 상기 복수의 차동 입력단들을 통해 입력된 상태 정보의 레벨을 상기 제어 클럭 신호들의 천이와 무관하게 검출하여 상기 출력 신호들을 생성하도록 구성된 래치 회로; 및
    상기 출력 신호들을 직렬화하여 출력하도록 구성된 직렬화기를 포함하는 송신 회로.
  10. 제 9 항에 있어서,
    상기 직렬화기의 출력에 따라 입출력 패드부의 패드를 구동하도록 구성된 드라이버를 더 포함하는 송신 회로.
  11. 제 9 항에 있어서,
    외부 클럭 신호를 분주하여 다중 위상 신호를 생성하도록 구성된 분주 회로, 및
    복수의 클럭 인에이블 신호들에 따라 상기 다중 위상 클럭 신호를 선택적으로 조합하여 상기 외부 클럭 신호와 동일한 주파수를 갖는 상기 제어 클럭 신호들을 생성하도록 구성된 클럭 제어 회로를 더 포함하는 송신 회로.
  12. 제 9 항에 있어서,
    상기 래치 회로는
    복수의 래치 유닛들을 포함하고,
    상기 복수의 래치 유닛들 중에서 적어도 하나의 래치 유닛은
    상기 제어 클럭 신호들 중에서 제 1 제어 클럭 신호의 천이에 응답하여 상기 복수의 차동 입력단들 중에서 제 1 차동 입력단의 레벨을 래치하고, 래치된 데이터를 제 1 출력단을 통해 출력하도록 구성된 크로스 커플드 래치, 및
    상기 제 1 차동 입력단과 상기 제 1 출력단 사이에 연결되며, 상기 제 1 차동 입력단을 통해 입력된 상태 정보를 상태 정보 리드 신호에 응답하여 상기 제 1 제어 클럭 신호의 천이와 무관하게 상기 제 1 출력단을 통해 출력하도록 구성된 스위칭부를 포함하는 송신 회로.
  13. 제 12 항에 있어서,
    상기 크로스 커플드 래치는
    상기 제 1 제어 클럭 신호의 천이시 발생되는 라이징 엣지 또는 폴링 엣지에 응답하여 상기 제 1 차동 입력단의 레벨을 검출하도록 구성되는 송신 회로.
  14. 제 9 항에 있어서,
    상기 상태 정보는
    최근 입력된 커맨드의 정상 수행 여부, 이전 입력된 커맨드의 정상 수행 여부, 현재 진행중인 동작의 유무 및 현재 대기중인 동작의 유무 중에서 적어도 하나를 정의하기 위한 복수의 데이터 비트들을 포함하는 송신 회로.
  15. 제 9 항에 있어서,
    상기 래치 회로는
    상기 노멀 리드 동작 시 엣지 트리거 회로로서 동작하고, 상기 상태 정보 리드 동작 시 레벨 트리거 회로로서 동작하도록 구성되는 송신 회로.
  16. 노멀 데이터를 저장하도록 구성된 메모리 셀 어레이;
    외부 클럭 신호에 응답하여 다중 위상 클럭 신호를 포함하는 제어 신호들을 생성하고, 내부에 저장된 상태 정보를 상태 정보 리드 명령에 응답하여 출력하도록 구성된 제어 회로;
    입출력 패드부; 및
    노멀 리드 동작 시 복수의 차동 입력단들을 통해 입력된 상기 노멀 데이터의 레벨을 제어 클럭 신호들의 천이에 따라 검출하여 출력 신호들을 생성하여 상기 입출력 패드부를 통해 외부로 출력하고, 상태 정보 리드 동작 시 상기 복수의 차동 입력단들을 통해 입력된 상기 상태 정보의 레벨을 상기 제어 클럭 신호들의 천이와 무관하게 검출하여 상기 출력 신호들을 생성하여 상기 입출력 패드부를 통해 상기 외부로 출력하도록 구성된 송신 회로를 포함하는 반도체 장치.
  17. 제 16 항에 있어서,
    상기 제어 회로는
    상기 외부 클럭 신호를 위상 분리 및 분주함으로써 상기 다중 위상 클럭 신호를 생성하도록 구성된 분주 회로를 포함하는 반도체 장치.
  18. 제 16 항에 있어서,
    상기 송신 회로는
    노멀 리드 동작 시 입력된 데이터들의 레벨을 제어 클럭 신호들의 천이에 따라 검출하여 출력 신호들을 생성하고, 상태 정보 리드 동작 시 입력된 상태 정보의 레벨을 상기 제어 클럭 신호들의 천이와 무관하게 검출하여 상기 출력 신호들을 생성하도록 구성된 래치 회로, 및
    복수의 클럭 인에이블 신호들에 따라 상기 다중 위상 클럭 신호를 선택적으로 조합하여 상기 외부 클럭 신호와 동일한 주파수를 갖는 상기 제어 클럭 신호들을 생성하도록 구성된 클럭 제어 회로를 포함하는 반도체 장치.
  19. 제 18 항에 있어서,
    상기 래치 회로는
    복수의 래치 유닛들을 포함하고,
    상기 복수의 래치 유닛들 중에서 적어도 하나의 래치 유닛은
    상기 제어 클럭 신호들 중에서 제 1 제어 클럭 신호의 천이에 응답하여 제 1 차동 입력단의 레벨을 래치하고, 래치된 신호를 제 1 출력단을 통해 출력하도록 구성된 크로스 커플드 래치, 및
    상기 제 1 차동 입력단과 상기 제 1 출력단 사이에 연결되며, 상기 제 1 차동 입력단을 통해 입력된 신호를 상태 정보 리드 신호에 응답하여 상기 제 1 제어 클럭 신호의 천이와 무관하게 상기 제 1 출력단을 통해 출력하도록 구성된 스위칭부를 포함하는 반도체 장치.
  20. 제 16 항에 있어서,
    상기 상태 정보는
    최근 입력된 커맨드의 정상 수행 여부, 이전 입력된 커맨드의 정상 수행 여부, 현재 진행중인 동작의 유무 및 현재 대기중인 동작의 유무 중에서 적어도 하나를 정의하기 위한 복수의 데이터 비트들을 포함하는 반도체 장치.
KR1020210133018A 2021-10-07 2021-10-07 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치 KR20230049921A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210133018A KR20230049921A (ko) 2021-10-07 2021-10-07 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치
US17/703,646 US11908543B2 (en) 2021-10-07 2022-03-24 Latch circuit, transmission circuit including latch circuit, and semiconductor apparatus including transmission circuit
CN202210973222.6A CN115954022A (zh) 2021-10-07 2022-08-15 锁存电路、传输电路和半导体装置
TW111135319A TW202316422A (zh) 2021-10-07 2022-09-19 鎖存電路、包括鎖存電路之傳輸電路、及包括傳輸電路之半導體裝置
DE102022209911.7A DE102022209911A1 (de) 2021-10-07 2022-09-21 Latch-schaltung, übertragungsschaltung mit einer latch-schaltung und halbleitervorrichtung mit einer übertragungsschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210133018A KR20230049921A (ko) 2021-10-07 2021-10-07 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치

Publications (1)

Publication Number Publication Date
KR20230049921A true KR20230049921A (ko) 2023-04-14

Family

ID=85705574

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210133018A KR20230049921A (ko) 2021-10-07 2021-10-07 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치

Country Status (5)

Country Link
US (1) US11908543B2 (ko)
KR (1) KR20230049921A (ko)
CN (1) CN115954022A (ko)
DE (1) DE102022209911A1 (ko)
TW (1) TW202316422A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351934B1 (ko) 1999-06-22 2002-09-12 삼성전자 주식회사 상태 읽기 동작을 갖는 플래시 메모리 장치
KR102087437B1 (ko) 2013-06-17 2020-03-10 에스케이하이닉스 주식회사 수신장치를 포함하는 반도체시스템
KR102078291B1 (ko) * 2014-01-20 2020-02-19 에스케이하이닉스 주식회사 레벨 쉬프터
US10803928B2 (en) * 2018-06-18 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Low voltage memory device

Also Published As

Publication number Publication date
TW202316422A (zh) 2023-04-16
CN115954022A (zh) 2023-04-11
US11908543B2 (en) 2024-02-20
US20230111807A1 (en) 2023-04-13
DE102022209911A1 (de) 2023-04-13

Similar Documents

Publication Publication Date Title
US10090051B2 (en) Memory array with power-efficient read architecture
US10354704B2 (en) Semiconductor memory device and memory system
US7599210B2 (en) Nonvolatile memory cell, storage device and nonvolatile logic circuit
JP4977843B2 (ja) 面積が減少したページバッファ回路とその読み出し及びプログラム動作方法
KR101513735B1 (ko) 비휘발성 메모리 직렬 코어 구조
US10291275B2 (en) Reception interface circuits supporting multiple communication standards and memory systems including the same
EP1776705A1 (en) Memory bit line segment isolation
JP2014086125A (ja) 抵抗式メモリのためのセンスアンプ内の書き込みドライバ及びその動作方法
CN110782923A (zh) 存储器设备和驱动写入电流的方法
CN111833954A (zh) 存储设备
US6717444B2 (en) Low power latch sense amplifier
KR20230049921A (ko) 래치 회로, 래치 회로를 포함하는 송신 회로 및 송신 회로를 포함하는 반도체 장치
US8068383B2 (en) Semiconductor integrated circuit having address control circuit
CN113963728A (zh) 半导体设备和半导体存储器设备
US7978547B2 (en) Data I/O control signal generating circuit in a semiconductor memory apparatus
US11862253B2 (en) Data output control circuit and semiconductor apparatus including the same
US20230081690A1 (en) Data output control circuit and semiconductor device including the same
US11276444B2 (en) Memory device and operating method thereof
US20230213993A1 (en) Semiconductor memory device and memory system
JP2006331564A (ja) 不揮発性半導体メモリ
KR20140089214A (ko) 이이피롬 셀 제어 회로
KR20120087573A (ko) 반도체 메모리 장치