KR20120087573A - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR20120087573A
KR20120087573A KR1020110008849A KR20110008849A KR20120087573A KR 20120087573 A KR20120087573 A KR 20120087573A KR 1020110008849 A KR1020110008849 A KR 1020110008849A KR 20110008849 A KR20110008849 A KR 20110008849A KR 20120087573 A KR20120087573 A KR 20120087573A
Authority
KR
South Korea
Prior art keywords
memory cell
line
cell array
data
word line
Prior art date
Application number
KR1020110008849A
Other languages
English (en)
Inventor
김육희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110008849A priority Critical patent/KR20120087573A/ko
Publication of KR20120087573A publication Critical patent/KR20120087573A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines

Abstract

반도체 메모리 장치는 제1 메모리셀어레이와 제2 메모리셀어레이를 포함하는 메모리셀어레이부; 및 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우 제2 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제1 로컬라인을 구동하는 라이트드라이버를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 구동력을 조절할 수 있는 라이트드라이버를 포함한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 동작은 메모리 셀에 저장된 데이터를 데이터 패드를 통해 출력하는 리드 동작과 데이터 패드를 통해 데이터를 입력하여 메모리 셀에 저장하는 라이트 동작으로 구분된다.
리드 동작은 어드레스를 입력받아 디코딩하여 워드라인(Word Line: WL)을 선택하고, 메모리 셀에 저장된 데이터를 입출력라인(SIO), 로컬라인(LIO), 글로벌라인(GIO)을 통하여 데이터 패드로 출력하는 것이다. 그리고 라이트 동작은 데이터 패드로 입력된 데이터를 글로벌라인(GIO), 로컬라인(LIO), 입출력라인(SIO)을 통해 메모리 셀에 저장하는 것이다.
도 1은 종래의 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 종래의 반도체 메모리 장치는 메모리셀어레이(10) 및 라이트드라이버(14)를 포함한다.
메모리셀어레이(10)는 전체 워드라인(WL<1:M>)과 연결된 다수의 메모리 셀을 포함한다.
라이트드라이버(14)는 글로벌라인(GIO)에 실린 데이터를 입력받아서 뱅크라이트 인에이블신호(BWEN, 미도시)에 응답하여 로컬라인(LIO)을 구동한다.
이상 살펴본 바와 같이 구성된 반도체 메모리 장치의 동작을 첫 번째 워드라인을 선택한 경우와 M 번째 워드라인을 선택한 경우를 나누어 살펴보면 다음과 같다.
외부에서 로우 어드레스를 입력받아 디코딩하여 첫 번째 워드라인(WL<1>)을 선택하면, 라이트드라이버(14)는 글로벌라인(GIO)에 실린 데이터를 입력받아 로컬라인(LIO)을 구동하여 첫 번째 워드라인(WL<1>)과 연결된 메모리 셀에 데이터를 저장한다.
외부에서 로우 어드레스를 입력받아 디코딩하여 M 번째 워드라인(WL<M>)을 선택하면, 라이트드라이버(14)는 글로벌라인(GIO)에 실린 데이터를 입력받아 로컬라인(LIO)을 구동하여 M 번째 워드라인(WL<M>)과 연결된 메모리 셀에 데이터를 저장한다.
그런데, 라이트드라이버(14)가 첫 번째 워드라인(WL<1>)과 M 번째 워드라인(WL<M>)과 연결된 메모리셀어레이로 데이터를 전달하는데 필요한 구동력이 다르다. 첫 번째 워드라인(WL<1>)이 M 번째 워드라인(WL<M>)보다 라이트드라이버(14)와 더 가까이 있기 때문에 M 번째 워드라인(WL<M>) 보다 첫 번째 워드라인(WL<1>)과 연결된 메모리셀어레이로 데이터를 전달하는데 필요한 구동력이 더 작다. 그러나 라이트드라이버(14)는 구동력, 즉, 라이트드라이버의 구동에 필요한 전류의 양을 결정할 때 라이트드라이버(14)에서 가장 멀리 있는 워드라인인 M 번째 워드라인(WL<M>)을 기준으로 한다. 그러므로 라이트드라이버(14)는 상대적으로 라이트드라이버(14)와 가까이 있는 첫 번째 워드라인(WL<1>)에 대해 라이트동작을 수행할 경우 실제로 필요한 전류보다 많은 양의 전류를 소비한다.
이와 같이, 종래 기술에 의한 반도체 메모리 장치는 라이트드라이버와 가까운 워드라인이 선택된 경우와 먼 워드라인이 선택된 경우를 구분하지 않고 동일한 구동력으로 라이트동작을 수행하므로, 라이트드라이버와 가까운 워드라인이 선택된 경우에 실제로 라이트드라이버가 로컬라인의 구동에 필요한 전류보다 많은 양의 전류를 소비하게 된다.
본 발명은 워드라인 선택신호에 응답하여 구동력을 조절하는 라이트드라이버를 포함한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 제1 메모리셀어레이와 제2 메모리셀어레이를 포함하는 메모리셀어레이부; 및 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우 제2 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제1 로컬라인을 구동하는 라이트드라이버를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 제1 내지 제4 메모리셀어레이를 포함하는 메모리셀어레이부; 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우 제2 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제1 로컬라인을 구동하는 제1 라이트드라이버; 및 제3 메모리셀어레이에 대한 라이트동작이 수행되는 경우 제4 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제3 로컬라인을 구동하는 제2 라이트드라이버를 포함하는 반도체 메모리 장치를 제공한다.
도 1은 종래의 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블럭도이다.
도 3은 도 2에 도시된 반도체 메모리 장치에 포함된 라이트드라이버의 회로도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블럭도이다.
도 5는 도 4에 도시된 반도체 메모리 장치에 포함된 제1 라이트 드라이버의 회로도이다.
도 6은 도 4에 도시된 반도체 메모리 장치에 포함된 제2 라이트 드라이버의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 제1 메모리셀어레이(21)와 제2 메모리셀어레이(22)를 포함하는 메모리셀어레이부(20), 워드라인드라이버(40), 라이트드라이버(50) 및 스위칭부(60)를 포함한다.
메모리셀어레이부(20)는 전체 워드라인의 수(WL<1:M>)의 절반에 해당되는 워드라인(WL<1:M/2>)과 연결된 다수의 메모리셀을 포함하는 제1 메모리셀어레이(21) 및 나머지 절반에 해당되는 워드라인(WL<M/2+1:M>)과 연결된 다수의 메모리셀을 포함하는 제2 메모리셀어레이(22)로 구성된다.
워드라인드라이버(40)는 프리 디코더(미도시), 디코더(미도시) 및 서브 디코더(미도시)를 포함한다. 워드라인드라이버(40)는 프리 디코더, 디코더 및 서브 디코더를 통하여 외부에서 입력받은 로우 어드레스(ADD)를 디코딩하여 워드라인(WL<1:M>)을 선택한다.
라이트드라이버(50)는 글로벌라인(GIO)의 데이터를 입력받고 워드라인 선택신호(WLSEL)에 응답하여 구동력을 조절한다. 라이트드라이버(50)의 구동력 조절에 대한 방법은 도 3에서 설명한다.
스위칭부(60)는 NMOS 트랜지스터(N60)로 구성된다. 스위칭부(60)는 제2 로컬라인(LIO<2>)에 구비되고, 워드라인 선택신호(WLSEL)에 응답하여 온-오프된다. 또한, 워드라인 선택신호(WLSEL)는 외부에서 입력받은 어드레스(ADD) 중 특정 어드레스, 예를 들어 11번 어드레스를 사용한다. 즉, 워드라인드라이버(40)에 입력되는 로우 어드레스(ADD) 중 11번 어드레스(ADD<11>)를 워드라인 선택신호(WLSEL)로 한다. 여기서, 11번 어드레스(ADD<11>)는 하나의 예시에 불과하고 이에 한정되는 것은 아니다.
한편, 제1 입출력라인(SIO<1>)은 출력인에이블신호(YI,미도시)에 응답하여 제1 로컬라인(LIO<1>)에 실린 데이터를 제1 메모리셀어레이(21)로 전달하는 라인이고, 제2 입출력라인(SIO<2>)은 출력인에이블신호(YI,미도시)에 응답하여 제2 로컬라인(LIO<2>)에 실린 데이터를 제2 메모리셀어레이(22)로 전달하는 라인이다.
라이트드라이버(50)는, 도 3에 도시된 바와 같이, 2개의 낸드 게이트(ND501,502), 3개의 인버터(IV501~IV503), 버퍼부(501) 및 구동부(502)를 포함한다.
버퍼부(501)는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)를 포함하고, PMOS 트랜지스터(P1)는 외부전원(VDD)과 노드(nd501) 사이에 연결되며, 글로벌라인(GIO)의 데이터는 인버터(IV501)에 의해 반전되고 인버터(IV501)의 출력신호에 응답하여 제1 로컬라인(LIO<1>)의 데이터를 외부전원(VDD)으로 구동한다. NMOS 트랜지스터(N1)는 노드(nd501)와 접지 전압(VSS) 사이에 연결되며, 글로벌라인(GIO)의 데이터는 인버터(IV501)에 의해 반전되고 인버터(IV501)의 출력신호에 응답하여 제1 로컬라인(LIO<1>) 데이터를 접지 전압(VSS)으로 구동한다.
구동부(502)는 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N2)를 포함하고, PMOS 트랜지스터(P2)는 외부전원(VDD)과 노드(nd502) 사이에 연결되며, 글로벌라인(GIO)의 데이터와 워드라인 선택신호(WLSEL)는 낸드 게이트(ND501)에 의해 부정논리곱 연산되고, 낸드 게이트(ND501)의 출력신호에 응답하여 제1 로컬라인(LIO<1>)의 데이터를 외부전원(VDD)으로 구동한다. NMOS 트랜지스터(N1)는 노드(nd502)와 접지 전압(VSS) 사이에 연결되며, 인버터(IV502)에 의해 반전된 글로벌라인(GIO)의 데이터와 워드라인 선택신호(WLSEL)는 낸드 게이트(ND502)에 의해 부정논리곱 연산되고, 낸드 게이트(ND502)의 출력신호는 인버터(IV503)에 의해 반전되며, 인버터(IV503)의 출력신호에 응답하여 로컬라인(LIO<1>)의 데이터를 접지 전압(VSS)으로 구동한다.
이상 살펴본 바와 같이 구성된 반도체 메모리 장치의 동작을 첫 번째 워드라인을 선택한 경우와 M 번째 워드라인을 선택한 경우를 나누어 살펴보면 다음과 같다.
우선, 워드라인드라이버(40)가 외부에서 입력된 로우 어드레스(ADD)를 디코딩한 결과 첫 번째 워드라인(WL<1>)을 선택한 경우를 살펴보면 다음과 같다.
라이트드라이버(50)는 상대적으로 가까운 제1 메모리셀어레이(21)에 데이터를 전달하므로 작은 구동력으로 제1 로컬라인(LIO<1>)을 구동한다. 이 경우에는 워드라인 선택신호(WLSEL)는 논리 로우레벨이 되어 스위칭부(60)는 턴오프된다. 따라서 제2 로컬라인(<LIO<2>)과 제2 입출력라인(SIO<2>)의 저항을 줄일 수 있으므로 라이트드라이버(50)의 버퍼부(501)만 동작하여 제1 로컬라인(LIO<1>)을 구동한다. 즉, 라이트드라이버(50)의 버퍼부(501)만 동작하여 제1 로컬라인(LIO<1>)을 구동하여도 글로벌라인(GIO)의 데이터를 제1 로컬라인(LIO<1>)과 제1 입출력라인(SIO<1>)을 통하여 제1 메모리셀어레이(21)의 첫 번째 워드라인(WL<1>)과 연결된 메모리 셀에 데이터를 저장할 수 있다.
다음으로, 워드라인드라이버(40)가 외부에서 입력된 로우 어드레스(ADD)를 디코딩한 결과 M 번째 워드라인(WL<M>)을 선택한 경우를 살펴보면 다음과 같다.
라이트드라이버(50)는 상대적으로 먼 제2 메모리셀어레이(22)에 데이터를 전달해야 하므로 큰 구동력으로 제1 로컬라인(LIO<1>)을 구동한다. 이 경우에는 워드라인 선택신호(WLSEL)는 논리 하이레벨이 되어 스위칭부(60)는 턴온되다. 따라서 라이트드라이버(50)의 버퍼부(501)와 구동부(502)가 동작하여 제1 로컬라인(LIO<1>)을 구동하여 글로벌라인(GIO)의 데이터를 제1 로컬라인(LIO<1>), 제2 로컬라인(LIO<2>)과 제2 입출력라인(SIO<2>)을 통하여 제2 메모리셀어레이(22)의 M 번째 워드라인(WL<M>)과 연결된 메모리셀에 데이터를 저장한다.
도 4는 본 발명의 다른 실시예에 따른 워드라인 배열을 갖는 반도체 메모리 장치의 블럭도이다.
도 4에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 제1 메모리셀어레이(31), 제2 메모리셀어레이(32), 제3 메모리셀어레이(33)와 제4 메모리셀어레이(34)를 포함하는 메모리셀어레이부(30), 제1 워드라인드라이버(41)와 제2 워드라인드라이버(42), 제1 라이트드라이버(51)와 제2 라이트드라이버952) 및 제1 스위칭부(61)와 제2 스위칭부(62)를 포함한다.
제1 메모리셀어레이(31)는 제1 워드라인드라이버(41)에 의해 선택되는 전체 워드라인(WL<1:M>) 중에서 절반에 해당되는 워드라인(WL<1:M/2>)과 연결된 다수의 메모리셀을 포함하고, 제2 메모리셀어레이(32)는 나머지 절반에 해당되는 워드라인(WL<M/2+1:M>)과 연결된 다수의 메모리셀을 포함한다. 제3 메모리셀어레이(33)는 제2 워드라인드라이버(42)에 의해 선택되는 전체 워드라인(WL<M:1>) 중에서 절반에 해당되는 워드라인(WL<M/2:1>)과 연결된 다수의 메모리셀을 포함하고, 제4 메모리셀어레이(34)는 나머지 절반에 해당되는 워드라인(WL<M:M/2+1>)과 연결된 다수의 메모리셀을 포함한다.
제1 워드라인드라이버(41) 및 제2 워드라인드라이버(42)는 프리 디코더(미도시), 디코더(미도시) 및 서브 디코더(미도시)를 포함한다. 제1 워드라인드라이버(41) 및 제2 워드라인드라이버(42)는 프리 디코더, 디코더 및 서브 디코더를 통하여 외부에서 입력받은 로우 어드레스(ADD)를 디코딩하여 워드라인(WL<1:M>)을 선택한다. 제1 워드라인드라이버(41)와 제2 워드라인드라이버(42)에 입력되는 어드레스는 동일하나, 선택되는 워드라인의 순서는 역방향이다. 즉, 전체 워드라인을 제1 워드라인드라이버(41)에 의해 선택되는 워드라인과 제2 워드라인드라이버(42)에 의해 선택되는 워드라인으로 나누고 이를 역방향으로 배열함으로써 동일한 워드라인이라도 제1 워드라인드라이버(41)에 의해 선택되는 워드라인과 제2 워드라인드라이버(42)에 의해 선택되는 워드라인의 위치를 다르게 설정할 수 있다. 이는 디코딩하는 방법에 따라 선택되는 워드라인을 정할 수 있기 때문에 가능하다.
제1 라이트드라이버(51) 및 제2 라이트드라이버(52)는 글로벌라인(GIO)의 데이터를 입력받고 워드라인 선택신호(WLSEL)에 응답하여 구동력을 조절한다. 제1 라이트드라이버(51)는 제1 로컬라인(LIO<1>)을 구동하고 제2 라이트드라이버(52)는 제3 로컬라인(LIO<3>)을 구동한다. 제1 라이트드라이버(51)의 구동력 조절에 대한 방법은 도 5에서 설명하고, 제2 라이트드라이버(52)의 구동력 조절에 대한 방법은 도 5에서 설명한다.
제1 스위칭부(61)는 NMOS 트랜지스터(N61)로 구성되고, 제2 스위칭부(62)는 NMOS 트랜지스터(N62)와 인버터(IV62)로 구성된다. 제1 스위칭부(61)는 제2 로컬라인(LIO<2>)에 구비되고, 제2 스위칭부(62)는 제4 로컬라인(LIO<4>)에 구비된다. 제1 스위칭부(61) 및 제2 스위칭부(62)는 워드라인 선택신호(WLSEL)에 응답하여 온-오프된다. 또한, 워드라인 선택신호(WLSEL)는 외부에서 입력받은 어드레스(ADD) 중 특정 어드레스, 예를 들어 11번 어드레스를 사용한다. 즉, 워드라인드라이버(40)에 입력되는 로우 어드레스(ADD) 중 11번 어드레스(ADD<11>)를 워드라인 선택신호(WLSEL)로 한다. 여기서, 11번 어드레스(ADD<11>)는 하나의 예시에 불과하고 이에 한정되는 것은 아니다.
한편, 제1 입출력라인(SIO<1>)은 출력인에이블신호(YI,미도시)에 응답하여 제1 로컬라인(LIO<1>)에 실린 데이터를 제1 메모리셀어레이(31)로 전달하는 라인이고, 제2 입출력라인(SIO<2>)은 출력인에이블신호(YI,미도시)에 응답하여 제2 로컬라인(LIO<2>)에 실린 데이터를 제2 메모리셀어레이(32)로 전달하는 라인이며, 제3 입출력라인(SIO<3>)은 출력인에이블신호(YI,미도시)에 응답하여 제3 로컬라인(LIO<3>)에 실린 데이터를 제3 메모리셀어레이(33)로 전달하는 라인이고, 제4 입출력라인(SIO<4>)은 출력인에이블신호(YI,미도시)에 응답하여 제4 로컬라인(LIO<4>)에 실린 데이터를 제4 메모리셀어레이(34)로 전달하는 라인이다.
제1 라이트드라이버(51)는, 도 5에 도시된 바와 같이, 2개의 낸드 게이트(ND511,512), 3개의 인버터(IV511~IV513), 제1 버퍼부(511) 및 제1 구동부(512)를 포함한다.
제1 버퍼부(511)는 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)를 포함하고, PMOS 트랜지스터(P11)는 외부전원(VDD)과 노드(nd511) 사이에 연결되며, 글로벌라인(GIO)의 데이터는 인버터(IV511)에 의해 반전되고 인버터(IV511)의 출력신호에 응답하여 제1 로컬라인(LIO<1>)의 데이터를 외부전원(VDD)으로 구동한다. NMOS 트랜지스터(N11)는 노드(nd511)와 접지 전압(VSS) 사이에 연결되며, 글로벌라인(GIO)의 데이터는 인버터(IV511)에 의해 반전되고 인버터(IV511)에 출력신호에 응답하여 제1 로컬라인(LIO<1>) 데이터를 접지 전압(VSS)으로 구동한다.
제1 구동부(512)는 PMOS 트랜지스터(P12)와 NMOS 트랜지스터(N12)를 포함하고, PMOS 트랜지스터(P12)는 외부전원(VDD)과 노드(nd512) 사이에 연결되며, 글로벌라인(GIO)의 데이터와 워드라인 선택신호(WLSEL)는 낸드 게이트(ND511)에 의해 부정논리곱 연산되고, 낸드 게이트(ND511)의 출력신호에 응답하여 제1 로컬라인(LIO<1>)의 데이터를 외부전원(VDD)으로 구동한다. NMOS 트랜지스터(N11)는 노드(nd511)와 접지 전압(VSS) 사이에 연결되며, 인버터(IV512)에 의해 반전된 글로벌라인(GIO)의 데이터와 워드라인 선택신호(WLSEL)는 낸드 게이트(ND512)에 의해 부정논리곱 연산되고, 낸드 게이터(ND512)의 출력신호는 인버터(IV513)에 의해 반전되며, 인버터(IV513)의 출력신호에 응답하여 로컬라인(LIO<1>)의 데이터를 접지 전압(VSS)으로 구동한다.
제2 라이트 드라이버(52)는, 도 6에 도시된 바와 같이, 2개의 낸드 게이트(ND521,522), 5개의 인버터(IV521~IV525), 제2 버퍼부(521) 및 제2 구동부(522)를 포함한다.
제2 버퍼부(521)는 PMOS 트랜지스터(P21)와 NMOS 트랜지스터(N21)를 포함하고, PMOS 트랜지스터(P21)는 외부전원(VDD)과 노드(nd521) 사이에 연결되며, 글로벌라인(GIO)의 데이터는 인버터(IV522)에 의해 반전되고 인버터(IV522)의 출력신호에 응답하여 제3 로컬라인(LIO<3>)의 데이터를 외부전원(VDD)으로 구동한다. NMOS 트랜지스터(N21)는 노드(nd521)와 접지 전압(VSS) 사이에 연결되며, 글로벌라인(GIO)의 데이터는 인버터(IV522)에 의해 반전되고 인버터(IV522)의 출력신호에 응답하여 제3 로컬라인(LIO<3>) 데이터를 접지 전압(VSS)으로 구동한다.
제2 구동부(522)는 PMOS 트랜지스터(P22)와 NMOS 트랜지스터(N22)를 포함하고, PMOS 트랜지스터(P22)는 외부전원(VDD)과 노드(nd522) 사이에 연결되며, 글로벌라인(GIO)의 데이터와 워드라인 선택신호(WLSEL)는 낸드 게이트(ND521)에 의해 부정논리곱 연산되고, 낸드 게이트(ND521)의 출력신호에 응답하여 제3 로컬라인(LIO<3>)의 데이터를 외부전원(VDD)으로 구동한다. NMOS 트랜지스터(N22)는 노드(nd522)와 접지 전압(VSS) 사이에 연결되며, 인버터(IV523)에 의해 반전된 글로벌라인(GIO)의 데이터와 워드라인 선택신호(WLSEL)는 낸드 게이트(ND522)에 의해 부정논리곱 연산되고, 낸드 게이트(ND522)의 출력신호는 인버터(IV525)에 의해 반전되며, 인버터(IV525)의 출력신호에 응답하여 제3 로컬라인(LIO<3>)의 데이터를 접지 전압(VSS)으로 구동한다.
이상 살펴본 바와 같이 구성된 반도체 메모리 장치의 동작을 첫 번째 워드라인을 선택한 경우와 M 번째 워드라인을 선택한 경우를 나누어 살펴보면 다음과 같다.
우선, 제1 워드라인드라이버(41)와 제2 워드라인드라이버(42)가 외부에서 입력된 로우 어드레스(ADD)를 디코딩한 결과 첫 번째 워드라인(WL<1>)을 선택한 경우를 살펴보면 다음과 같다.
제1 라이트드라이버(51)는 상대적으로 가까운 제1 메모리셀어레이(31)에 데이터를 전달하므로 작은 구동력으로 제1 로컬라인(LIO<1>)을 구동한다. 이 경우에는 워드라인 선택신호(WLSEL)는 논리 로우레벨이 되어 제1 스위칭부(61)는 턴오프된다. 따라서 제2 로컬라인(<LIO<2>)과 제2 입출력라인(SIO<2>)의 저항을 줄일 수 있으므로 제1 라이트드라이버(51)의 버퍼부(511)만 동작하여 제1 로컬라인(LIO<1>)을 구동한다. 즉, 제1 라이트드라이버(51)의 버퍼부(511)만 동작하여 제1 로컬라인(LIO<1>)을 구동하여도 글로벌라인(GIO)의 데이터를 제1 로컬라인(LIO<1>)과 제1 입출력라인(SIO<1>)을 통하여 제1 메모리셀어레이(31)의 첫 번째 워드라인(WL<1>)과 연결된 메모리 셀에 데이터를 저장할 수 있다.
제2 라이트드라이버(52)는 상대적으로 먼 제4 메모리셀어레이(34)에 데이터를 전달해야 하므로 큰 구동력으로 제3 로컬라인(LIO<3>)을 구동한다. 이 경우에는 워드라인 선택신호(WLSEL)는 논리 로우레벨이 되어 제2 스위칭부(62)는 턴온되다. 따라서 제2 라이트드라이버(52)의 버퍼부(521)와 구동부(522)가 동작하여 제3 로컬라인(LIO<3>)을 구동하여 글로벌라인(GIO)의 데이터를 제3 로컬라인(LIO<3>), 제4 로컬라인(LIO<4>)과 제4 입출력라인(SIO<4>)을 통하여 제4 메모리셀어레이(34)의 첫 번째 워드라인(WL<1>)과 연결된 메모리 셀에 데이터를 저장한다.
다음으로, 제1 워드라인드라이버(41)와 제2 워드라인드라이버(42)가 외부에서 입력된 로우 어드레스(ADD)를 디코딩한 결과 M 번째 워드라인(WL<M>)을 선택한 경우를 살펴보면 다음과 같다.
제1 라이트드라이버(51)는 상대적으로 먼 제2 메모리셀어레이(32)에 데이터를 전달해야 하므로 큰 구동력으로 제1 로컬라인(LIO<1>)을 구동한다. 이 경우에는 워드라인 선택신호(WLSEL)는 논리 하이레벨이 되어 제1 스위칭부(61)는 턴온되다. 따라서 제1 라이트드라이버(51)의 버퍼부(511)와 구동부(512)가 동작하여 제1 로컬라인(LIO<1>)을 구동하여 글로벌라인(GIO)의 데이터를 제1 로컬라인(LIO<1>), 제2 로컬라인(LIO<2>)과 제2 입출력라인(SIO<2>)을 통하여 제2 메모리셀어레이(32)의 M 번째 워드라인(WL<M>)과 연결된 메모리셀에 데이터를 저장한다.
제2 라이트드라이버(52)는 상대적으로 가까운 제3 메모리셀어레이(33)에 데이터를 전달하므로 작은 구동력으로 제3 로컬라인(LIO<3>)을 구동한다. 이 경우에는 워드라인 선택신호(WLSEL)는 논리 하이레벨이 되어 제2 스위칭부(61)는 턴오프된다. 따라서 제4 로컬라인(<LIO<4>)과 제4 입출력라인(SIO<4>)의 저항을 줄일 수 있으므로 제2 라이트드라이버(52)의 버퍼부(521)만 동작하여 제3 로컬라인(LIO<3>)을 구동한다. 즉, 제2 라이트드라이버(52)의 버퍼부(521)만 동작하여 제3 로컬라인(LIO<3>)을 구동하여도 글로벌라인(GIO)의 데이터를 제3 로컬라인(LIO<3>)과 제3 입출력라인(SIO<3>)을 통하여 제3 메모리셀어레이(33)의 M 번째 워드라인(WL<M>)과 연결된 메모리셀에 데이터를 저장할 수 있다.
21, 31: 제1 메모리셀어레이 22, 32: 제2 메모리셀어레이
33: 제3 메모리셀어레이 34: 제4 메모리셀어레이
40: 워드라인드라이버
41: 제1 워드라인드라이버 42: 제2 워드라인드라이버
50: 라이트드라이버
51: 제1 라이트드라이버 52: 제2 라이트드라이버
501: 버퍼부 502: 구동부
511: 제1 버퍼부 512: 제1 구동부
521: 제2 버퍼부 522: 제2 구동부

Claims (17)

  1. 제1 메모리셀어레이와 제2 메모리셀어레이를 포함하는 메모리셀어레이부;
    상기 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우 상기 제2 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제1 로컬라인을 구동하는 라이트드라이버; 및
    상기 제2 메모리셀어레이로 데이터가 전송되는 제2 입출력라인과 연결된 제2 로컬라인에 구비되고, 상기 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우 턴오프되는 스위칭부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서, 어드레스를 입력받아 디코딩하여 상기 제1 메모리셀어레이와 제2 메모리셀어레이의 워드라인을 인에이블 시키는 워드라인드라이버를 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서, 상기 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우에는 상기 제2 메모리셀어레이로 데이터가 전송되는 제2 입출력라인과 연결된 제2 로컬라인이 개방되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 스위칭부는 워드라인 선택신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 워드라인 선택신호는 특정 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서, 상기 라이트드라이버는 글로벌라인의 데이터를 입력받고 상기 제1 로컬라인을 구동하되, 상기 워드라인 선택신호에 응답하여 구동력이 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서, 상기 라이트드라이버는 글로벌라인의 데이터를 버퍼링하여 상기 제1 로컬라인으로 전달하는 버퍼부; 및
    상기 버퍼부가 동작하고 상기 워드라인 선택신호가 인에이블 된 경우에 상기 글로벌라인의 데이터를 입력받아서 상기 제1 로컬라인을 구동하는 구동부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 내지 제4 메모리셀어레이를 포함하는 메모리셀어레이부;
    상기 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우 상기 제2 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제1 로컬라인을 구동하는 제1 라이트드라이버; 및
    상기 제3 메모리셀어레이에 대한 라이트동작이 수행되는 경우 상기 제4 메모리셀어레이에 대한 라이트동작이 수행되는 경우보다 작은 구동력으로 제3 로컬라인을 구동하는 제2 라이트드라이버를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서, 어드레스를 입력받아 디코딩하여 상기 제1 및 제2 메모리셀어레이의 워드라인을 인에이블 시키는 제1 워드라인드라이버; 및
    상기 어드레스를 입력받아 디코딩하여 상기 제3 및 제4 메모리셀어레이의 워드라인을 인에이블 시키는 제2 워드라인드라이버를 포함하되,
    상기 제1 워드라인드라이버와 상기 제2 워드라인드라이버가 인에이블 시키는 워드라인의 순서는 역방향인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서, 상기 제1 메모리셀어레이에 대한 라이트동작이 수행되는 경우에는 제2 메모리셀어레이로 데이터가 전송되는 제2 입출력라인과 연결된 제2 로컬라인이 개방되고, 상기 제3 메모리셀어레이에 대한 라이트동작이 수행되는 경우에는 제4 메모리셀어레이로 데이터가 전송되는 제4 입출력라인과 연결된 제4 로컬라인이 개방되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서, 상기 제2 메모리셀어레이로 데이터가 전송되는 제2 입출력라인과 연결된 제2 로컬라인에 구비되고, 상기 제1 메모리셀어레이에 대한 라이트동작 수행시 턴오프되는 제1 스위칭부; 및
    상기 제4 메모리셀어레이로 데이터가 전송되는 제4 입출력라인과 연결된 제4 로컬라인에 구비되고, 상기 제3 메모리셀어레이에 대한 라이트동작 수행시 턴오프되는 제2 스위칭부를 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서, 상기 제1 스위칭부는 워드라인 선택신호에 의해 제어되고, 상기 제2 스위칭부는 상기 워드라인 선택신호의 반전 신호에 의해 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12 항에 있어서, 상기 워드라인 선택신호는 특정 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서, 상기 제1 라이트드라이버는 글로벌라인의 데이터를 입력받고 상기 제1 로컬라인을 구동하되, 상기 워드라인 선택신호에 응답하여 구동력이 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13 항에 있어서, 상기 제2 라이트드라이버는 글로벌라인의 데이터를 입력받고 상기 제4 로컬라인을 구동하되, 상기 워드라인 선택신호에 응답하여 구동력이 조절되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 14 항에 있어서, 상기 제1 라이트드라이버는 글로벌라인의 데이터를 버퍼링하여 상기 제1 로컬라인으로 전달하는 제1 버퍼부; 및
    상기 버퍼부가 동작하고 워드라인 선택신호가 인에이블 된 경우에 상기 글로벌라인의 데이터를 입력받아서 상기 제1 로컬라인을 구동하는 제1 구동부를 포함하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 제2 라이트드라이버는 글로벌라인의 데이터를 버퍼링하여 상기 제3 로컬라인으로 전달하는 제2 버퍼부; 및
    상기 버퍼부가 동작하고 워드라인 선택신호가 인에이블 된 경우에 상기 글로벌라인의 데이터를 입력받아서 상기 제3 로컬라인을 구동하는 제2 구동부를 포함하는 반도체 메모리 장치.
KR1020110008849A 2011-01-28 2011-01-28 반도체 메모리 장치 KR20120087573A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110008849A KR20120087573A (ko) 2011-01-28 2011-01-28 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110008849A KR20120087573A (ko) 2011-01-28 2011-01-28 반도체 메모리 장치

Publications (1)

Publication Number Publication Date
KR20120087573A true KR20120087573A (ko) 2012-08-07

Family

ID=46873096

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110008849A KR20120087573A (ko) 2011-01-28 2011-01-28 반도체 메모리 장치

Country Status (1)

Country Link
KR (1) KR20120087573A (ko)

Similar Documents

Publication Publication Date Title
US10163501B2 (en) Apparatuses, memories, and methods for address decoding and selecting an access line
US7570540B2 (en) Multiport semiconductor memory device
US7675798B2 (en) Sense amplifier control circuit and semiconductor device using the same
US7852694B2 (en) Semiconductor memory device for reducing precharge time
US9449681B2 (en) Pre-charging a data line
CN105513646B (zh) 修复电路及包括修复电路的半导体存储器件
US7324399B2 (en) Refresh control circuit and method for performing a repetition refresh operation and semiconductor memory device having the same
US9257160B2 (en) Precharge circuit and semiconductor memory apparatus using the same
US8913452B2 (en) Semiconductor device and semiconductor memory device
KR20140047151A (ko) 교차점 어레이에서의 커플링 커패시터를 통한 타일 레벨 스냅백 검출
US8023357B2 (en) Address converting circuit and semiconductor memory device using the same
US20080232182A1 (en) Precharge voltage supplying circuit
US9558829B2 (en) System having a semiconductor integrated circuit device
KR100919812B1 (ko) 비트라인 프리차지 회로
KR20140068648A (ko) 반도체 메모리 장치
US9147482B2 (en) Data transmission circuit, memory including the same, and data transmission method
CN109920458B (zh) 地址解码器及包括其的半导体存储器件
KR20120087573A (ko) 반도체 메모리 장치
US8203903B2 (en) Main decoding circuit and semiconductor memory apparatus including the same
US20230111807A1 (en) Latch circuit, transmission circuit including latch circuit, and semiconductor apparatus including transmission circuit
US20120087200A1 (en) Internal column address generating circuit and semiconductor memory device
KR100967106B1 (ko) 반도체 메모리장치의 어드레스 디코딩 장치
JP2010055667A (ja) 半導体記憶装置
KR20080083397A (ko) 라이트 드라이버 및 이를 이용한 반도체 메모리 장치
JP2010027202A (ja) 磁性体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee