CN105513646B - 修复电路及包括修复电路的半导体存储器件 - Google Patents

修复电路及包括修复电路的半导体存储器件 Download PDF

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Abstract

修复电路包括正常解码器，适用于响应于第一控制信号而解码输入地址的部分输入地址；比较单元，适用于响应于第二控制信号而比较所述部分输入地址与修复地址的部分修复地址，并当所述部分输入地址与所述部分修复地址彼此对应时，比较单元产生列修复信号；以及冗余解码器，适用于响应于列修复信号而解码所述修复地址。

Description

修复电路及包括修复电路的半导体存储器件
相关申请的交叉引用
本申请要求2014年10月14日提出的申请号为10-2014-0138225的韩国专利申请的优先权，在此通过引用将其整体并入。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，尤指一种包括修复电路的半导体存储器件，所述修复电路用于修复有缺陷的存储单元。
背景技术
图1为说明传统半导体存储器件的示图。
请参照图1，半导体存储器件包括正常单元阵列110、冗余单元阵列120、比较单元130、控制单元140、正常解码器150和冗余解码器160。
正常单元阵列110包括对应于多个行地址(图未示)和多个列地址CADD而以多个行线(图未示)和多个列线配置的多个存储单元。
冗余单元阵列120包括用于取代有缺陷的存储单元的多个存储单元。
正常单元阵列110包括对应于多个正常列信号的正常列线BL1至BLN，且冗余单元阵列120包括对应于多个冗余列信号的多个冗余列线RBL1至RBLM。
比较单元130接收来自外部(例如器件的外部源)的列地址CADD和修复地址YRA。所述修复地址YRA可以自储存缺陷信息的储存单元(图未示)而被接收。比较单元130可以比较所述列地址CADD和多个修复地址YRA，并输出比较结果作为多个列修复信号SYEB。
控制单元140接收多个列修复信号SYEB。即使当多个列修复信号SYEB之一被激活时，控制单元140激活截止(cut-off)信号YIKILLB，意指自外部施加的列地址CADD为有缺陷的地址。
正常解码器150接收所述列地址CADD、测试信号TDBLEYI和截止信号YIKILLB。通过驱动双列线、而非单列线，测试信号TDBLEYI可以被激活以执行测试操作。当截止信号YIKILLB被去激活且测试信号TDBLEYI被激活时，正常解码器150忽略所述列地址CADD的最高有效位，并解码被接收的列地址CADD，以输出被解码的信号。正常解码器150激活对应于被解码的信号的所述正常列线BL<1:N>。当截止信号YIKILLB被激活时，正常解码器150中断所述列地址CADD的解码操作。
冗余解码器160接收且解码多个列修复信号SYEB，并激活冗余单元阵列120的与被激活的列修复信号SYEB相对应的冗余列线RBL<1:M>。
接着进行操作的描述，通过驱动双列线，被激活的测试信号TDBLEYI输入至正常解码器150以执行测试操作。通过比较所述列地址CADD与所述修复地址YRA，若比较结果被确定为所述列地址CADD和所述修复地址YRA未彼此对应，则列修复信号SYEB被去激活，且因此控制单元140的截止信号YIKILLB被去激活。当所述列地址CADD和测试信号TDBLEYI被使能时，正常解码器150忽略所述列地址CADD的最高有效位，并解码被接收的列地址CADD，以输出被解码的信号。正常解码器150可以激活对应于被解码的信号的所述正常列线BL<1:N>。由于正常解码器150响应于测试信号TDBLEYI而忽略所述列地址CADD的最高有效位，故在所述正常列线BL<1:N>当中的第一正常列线和第二正常列线最后可以被激活。
相反地，若所述列地址CADD和所述修复地址YRA彼此对应，则列修复信号SYEB被激活。冗余解码器160可以接收且解码所述列修复信号SYEB，并激活冗余单元阵列120的与被激活的列修复信号SYEB相对应的冗余列线RBL<1:M>。接收所述列修复信号SYEB的控制单元140产生被激活的截止信号YIKILLB，且正常解码器150响应于截止信号YIKILLB而中断解码操作。亦即，即使当用于双列测试模式的测试信号TDBLEYI被激活时，正常解码器150响应于截止信号YIKILLB而不执行解码操作，且所述正常列线BL<1:N>不被激活。
因此，当在双列测试模式中对应于所述列地址CADD的第一正常列线未被确定为有缺陷时，测试可以通过同时激活第一正常列线和第二正常列线而被执行，其中第一正常列线和第二正常列线具有除了其最高有效位之外与所述列地址CADD相同的地址。然而，当第一正常列线被确定为有缺陷时，冗余列线通过修复操作而被激活，且第二正常列线被去激活。换言之，在双列测试模式中，若第一正常列线被确定为有缺陷、且在第一正常列线和第二正常列线(就最高有效位来说，第一正常列线和第二正常列线具有不同地址)之间被修复时，可以不同时对剩余的第二正常列线执行测试。
发明内容
各种实施例指向一种半导体器件，其能在修复操作之后使用双列线的测试操作。
在一实施例中，一种修复电路可以包括正常解码器，适用于响应于第一控制信号而解码输入地址的部分输入地址；比较单元，适用于响应于第二控制信号而比较所述部分输入地址与修复地址的部分修复地址，且若所述部分输入位置与所述部分修复地址彼此对应，则比较单元产生列修复信号；以及冗余解码器，适用于响应于列修复信号而解码所述修复地址。
当第一控制信号被去激活时，正常解码器可以解码所有的输入地址。当第二控制信号被去激活时，比较单元可以比较所有的输入地址与所有的修复地址，且若所述输入地址与所述修复地址彼此对应，则比较单元产生列修复信号。
修复电路可以还包括复制控制单元，适用于响应于列修复信号而去激活正常解码器，以及可以响应于第二控制信号而被去激活。
第一控制信号可以为双测试模式信号，且第二控制信号为用于在双测试模式信号被激活之后的写入操作的信号。
比较单元可以包括第一子比较部，适用于分别比较所述输入地址和所述修复地址的除了最高有效位之外的所述部分输入地址与所述部分修复地址，并输出比较结果；第二子比较部，适用于比较所述输入地址与所述修复地址的最高有效位，并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址与所述修复地址的最高有效位彼此对应；以及合并部，适用于基于自所述第一子比较部和第二子比较部输出的比较结果而产生列修复信号。
复制控制单元可以响应于列修复信号而产生用于去激活正常解码器的截止信号。
正常解码器可以包括：预解码器，适用于若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及主解码器，适用于选择对应于列解码信号的正常列线。
预解码器响应于第一控制信号而在不关注状态(don’t care state)可以保留所述输入地址的最高有效位。
在一实施例中，一种半导体存储器件可以包括：存储单元阵列，包括正常列线和冗余列线；正常解码器，适用于解码输入地址，以及响应于第一控制信号而在不关注状态中通过保留所述输入地址的预定位而存取所述正常列线；比较单元，适用于比较所述输入地址与修复地址，并产生列修复信号，其中列修复信号用于存取所述冗余列线当中的冗余列线；以及复制控制单元，适用于当列修复信号被激活时产生截止信号，其中截止信号用于中断所述正常列线的存取，其中，响应于第二控制信号，比较单元输入地址和修复地址的预定位排除在比较目标之外，且复制控制单元将截止信号保持在预定电平。
第一控制信号可以为双测试模式信号，且第二控制信号可以为用于在双测试模式信号被激活之后的写入操作的信号
比较单元可以包括第一子比较部，适用于分别比较所述输入地址和所述修复地址的除了最高有效位之外的部分输入地址和部分修复地址，并输出比较结果；第二子比较部，适用于比较所述输入地址和所述修复地址的最高有效位，并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址与所述修复地址的最高有效位彼此对应；以及合并部，适用于基于自所述第一子比较部和第二子比较部输出的比较结果而产生列修复信号。
正常解码器可以包括预解码器，适用于若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及主解码器，适用于选择所述正常列线当中的对应于列解码信号的正常列线。
预解码器可以响应于第一控制信号而解码所述输入地址的除了预定位之外的部分输入地址。
半导体存储器件可以还包括冗余解码器，适用于响应于列修复信号而选择所述冗余列线当中的对应于列修复信号的冗余列线。
在一实施例中，一种用于操作包括正常列线和冗余列线的半导体存储器件的方法可以包括：比较输入地址与修复地址，其中输入地址和修复地址的除了其预定位之外的剩余位在双测试模式下的写入操作中被比较；若比较的比较结果为所述输入地址与所述修复地址彼此对应，则存取冗余列线；以及基于比较结果存取对应于所述输入地址的第一正常列线，其中，不管比较结果如何，第一正常列线和第二正常列线在双测试模式下的写入操作中被存取，其中所述第二正常列线对应于所述输入地址的剩余位而其预定位不同于第一正常列线。
比较输入地址和修复地址的除了所述预定位之外的剩余位可以包括：将所述输入地址与所述修复地址的最高有效位设定为彼此对应。
在双测试模下的写入操作的其他操作中，第一正常列线的存取可以包括：若所述输入地址与所述修复地址彼此对应，则中断第一正常列线的存取；以及若所述输入地址与所述修复地址彼此不同，则存取第一正常列线和第二正常列线。
附图说明
图1为说明传统半导体存储器件的示图。
图2为说明根据一实施例的半导体存储器件的例子的框图。
图3为说明图2中所示的第一比较单元的例子的框图。
图4为说明图3中所示的第一子比较部的例子的电路图。
图5为说明图3中所示的第二子比较部的例子的电路图。
图6为说明图2中所示的复制控制单元的例子的电路图。
具体实施方式
各种实施例将参考附图而详述于下。然而，本发明可以以不同形式体现，且不应被解释为局限于文中所提的实施例。而是，这些实施例被提供以使说明书的公开是充分的且完整的，且将本发明的范围将全部传达给本领域技术人员。整份说明书的公开中，相同的附图标记代表本发明的实施例中所有各种图和实施例中相同的部件。
当提及到一元件被连接或被耦接至其他元件时，应了解到前者可以被直接连接或耦接至后者，或通过其间的中间元件而电性连接或耦接至后者。另外，当描述到一物“包括”(或“包含”)或“具有”某些元件时，若无特定限制的话，应了解到其可以仅包括(或包含)或具有那些元件，或其可以包括(或包含)或具有那些元件及其他元件。除非直接说明，单数形态的词可以包括复数形态。
图2为说明根据一实施例的半导体存储器件的例子的框图。
请参照图2，半导体存储器件可以包括第一比较单元至第N比较单元210A,210B,210C,…,210D、冗余解码器220、复制控制单元230和正常解码器240。在下文中，包括一百二十八个正常列线和N个冗余列线且使用7位的列地址CADD<0:6>的存储单元阵列将作为例子而被描述。
在半导体存储器件中，双测试模式信号TDBLEYI可以通过双列线测式模式而被激活，所述双列线测试操作用于通过驱动所述正常列线当中的两个正常列线而执行测试操作。双测试模式信号TDBLEYI可以通过接收通过模式寄存器设置产生的信号和用于表示是否进入测试模式的特定地址、并选择各种测试模式当中的双列线测试模式而被设定。
第一比较单元210A可以从外部(例如外部源或器件)接收列地址CADD<0:6>、第一修复地址YRA0<0:6>和双测试写入信号TDBLEYI_WT。所述第一修复地址YRA0<0:6>可以自包括于半导体存储器中的储存器(图未示)而被接收，并储存用于修复操作的检测信息。在双测试模式信号TDBLEYI被激活之后，双测试写入信号TDBLEYI_WT在写入模式中可以被激活，且在读取模式中可以被去激活。第一比较单元210A可以比较所述列地址CADD<0:6>和所述第一修复地址YRA0<0:6>，并输出第一列修复信号SYEB<0>。
当响应于双测试写入信号TDBLEYI_WT而比较所述列地址CADD<0:6>和所述第一修复地址YRA0<0:6>时，第一比较单元210A可以对除了最高有效位之外的剩余位执行比较操作。亦即，响应于双测试写入信号TDBLEYI_WT，第一比较单元210A可以将所述列地址CADD<0:6>的最高有效位与所述第一修复地址YRA0<0:6>的最高有效位设定为彼此对应，并当所述列地址CADD<0:6>和所述第一修复地址YRA0<0:6>的除了最高有效位的所有剩余位彼此对应时输出第一列修复信号SYEB<0>。
第二比较单元210B可以从外部接收列地址CADD<0:6>、第二修复地址YRA1<0:6>和双测试写入信号TDBLEYI_WT。第二比较单元210B可以比较所述列地址CADD<0:6>与所述第二修复地址YRA1<0:6>，并输出第二列修复信号SYEB<1>。当响应于双测试写入信号TDBLEYI_WT而比较所述列地址CADD<0:6>与所述第二修复地址YRA1<0:6>时，第二比较单元210B可以对除了最高有效位之外的剩余位执行比较操作。亦即，响应于双测试写入信号TDBLEYI_WT，第二比较单元210B可以将所述列地址CADD<0:6>的最高有效位和所述第二修复地址YRA1<0:6>的最高有效位设定为彼此对应，并当所述列地址CADD<0:6>和所述第二修复地址YRA0<0:6>的除了最高有效位的所有剩余位彼此对应时输出第二列修复信号SYEB<1>。
在下述中，除了输入至相应的第三比较单元210C至第N比较单元210D的第三修复地址YRA2<0:6>至第N修复地址YRAN-1<0:6>是不相同的以外，第三比较单元210C至第N比较单元210D的组成元件和操作可以与第一比较单元210A和第二比较单元210B相同。
冗余解码器220可以解码第一列修复信号至第N列修复信号SYEB<0:N-1>，并输出对应于所述第一列修复信号至第N列修复信号SYEB<0:N-1>的N个冗余列选择信号SYI<0:N-1>。
对应的冗余列线可以响应于自冗余解码器220输出的冗余列选择信号SYI<0:N-1>而被激活。
复制控制单元230可以接收所述第一列修复信号至第N列修复信号SYEB<0:N-1>和双测试写入信号TDBLEYI_WT。响应于双测试写入信号TDBLEYI_WT，不管所述第一列修复信号至第N列修复信号SYEB<0:N-1>是否被激活，复制控制单元230都可以将截止信号YIKILLB保持在预定电平。举例来说，即使所述第一列修复信号至第N列修复信号SYEB<0:N-1>之一被激活时，复制控制单元230可以激活截止信号YIKILLB。然而，若双测试写入信号TDBLEYI_WT被激活，则不管所述第一列修复信号至第N列修复信号SYEB<0:N-1>是否被激活，复制控制单元230可以都将截止信号YIKILLB去激活至预定电平。
正常解码器240可以包括第一预解码器至第三预解码器241,242,243和主解码器244。
第一预解码器241可以响应于截止信号YIKILLB而被施加并解码7位的列地址CADD<0:6>当中的2位的列地址CADD<0:1>，并输出第一列解码信号LAY01<0:3>。
第二预解码器242可以响应于截止信号YIKILLB而被施加并解码7位的列地址CADD<0:6>当中的2位的列地址CADD<2:3>，并输出第二列解码信号LAY23<0:3>。
第三预解码器243可以响应于截止信号YIKILLB和双测试模式信号TDBLEYI而被施加并解码7位的列地址CADD<0:6>当中的3位的列地址CADD<4:6>，并输出第三列解码信号LAY456<0:7>。如上述，当使用双列线而执行测式模式时，双测试模式信号TDBLEYI可以被激活。响应于双测试模式信号TDBLEYI，第三预解码器243在不关注状态中可以保留3位的列地址CADD<4:6>的最高有效位。
主解码器244可以响应于自第一预解码器至第三预解码器241,242,243输出的第一列解码信号至第三列解码信号LAY01<0:3>,LAY23<0:3>,LAY456<0:7>而输出正常列选择信号YI<0:127>。
对应的正常列线可以响应于自主解码器244输出的正常列选择信号YI<0:127>而被激活。由于第三预解码器243不关注最高有效位，故通过主解码器244激活的正常列线可以为两个正常列线，这两个正常列线的地址具有除了最高有效位之外的相同剩余位。
以下，半导体存储器件的操作将被描述。
首先，双测试模式信号TDBLEYI被激活且双测试写入信号TDBLEYI_WT被去激活的情况将被叙述。
当双测试写入信号TDBLEYI_WT被去激活时，所述第一比较单元至第N比较单元201A,210B,210C,210D可以比较自外部而被接收的列地址CADD<0:6>和第一修复地址YRA0<0:6>至第N修复地址YRAN-1<0:6>，并输出比较结果作为第一列修复信号SYEB<0>至第N列修复信号SYEB<N-1>。
举例来说，当所述列地址CADD<0:6>与所述第一修复地址YRA0<0:6>相同时，第一比较单元210A可以输出被激活的第一列修复信号SYEB<0>。响应于第一列修复信号SYEB<0>，冗余解码器220可以解码第一列修复信号SYEB<0>，并输出第一冗余列选择信号SYI<0>。对应于被输出的第一冗余列选择信号SYI<0>的第一冗余列线可以被激活。复制控制单元230可以响应于第一列修复信号SYEB<0>至第N列修复信号SYEB<N-1>当中的被激活的第一列修复信号SYEB<0>而输出被激活的截止信号YIKILLB。所述第一预解码器至第三预解码器241,242,243可以响应于截止信号YIKILLB而被去激活。当所述第一预解码器至第三预解码器241,242,243被去激活时，主解码器241可以接收无效的列解码信号，且所述正常列线可以不被驱动。
相反地，将对双测试模式信号TDBLEYI被激活的情况进行描述，尤其是，双测试写入信号TDBLEYI_WT被激活且写入操作被执行。
当双测试写入信号TDBLEYI_WT被激活时，第一比较单元至第N比较单元210A,210B,210C,…,210D可以分别比较自外部而被接收的7位的列地址CADD<0:6>和7位的第一修复地址YRA0<0:6>至第N修复地址YRAN-1<0:6>的剩余位(除了最高有效位)。亦即，响应于双测试写入信号TDBLEYI_WT，所述第一比较单元至第N比较单元210A,210B,210C,…,210D可以由于比较结果而将最高有效位设定为彼此对应，并比较剩余的6位，且输出比较结果作为所述第一列修复信号至第N修复信号SYEB<0:N-1>。
举例来说，若所述列地址CADD<0:5>(其对应于所述列地址CADD<0:6>的除了最高有效位CADD<6>之外的剩余位)和所述第一修复地址YRA0<0:5>(其对应于所述第一修复地址YRA0<0:6>的除了最高有效位YRA0<6>之外的剩余位)彼此对应，则第一列修复信号SYEB<0>可以响应于双测试写入信号TDBLEYI_WT而被激活。此外，当比较结果为所述列地址CADD<0:5>和第二修复地址YRA1<0:5>至第N修复地址YRAN-1<0:5>不彼此对应时，所述第二比较单元至第N比较单元210B,210C,…,210D可以去激活所述第二列修复信号至第N列修复信号SYEB<1:N-1>。冗余解码器220可以解码第一列修复信号SYEB<0>，并激活对应于被解码的第一列修复信号SYEB<0>的冗余列线。
复制控制单元230可以接收双测试写入信号TDBLEYI_WT和被激活的第一列修复信号SYEB<0>。响应于双测试写入信号TDBLEYI_WT，无论第一列修复信号SYEB<0>如何，复制控制单元230都可以去激活截止信号YIKILLB。第一预解码器至第三预解码器241,242,243可以自外部接收截止信号YIKILLB和列地址CADD<0:6>。第一预解码器241可以接收且解码截止信号YIKILLB和所述列地址CADD<0:6>当中的第一位和第二位的列地址CADD<0:1>。第二预解码器242可以接收且解码截止信号YIKILLB和所述列地址CADD<0:6>当中的第三位和第四位的列地址CADD<2:3>。第三预解码器243可以接收且解码截止信号YIKILLB和所述列地址CADD<0:6>当中的第五位和第七位的列地址CADD<4:6>。
第三预解码器243在不关注状态中可以接收双测试模式信号TDBLEYI，并保留第五位至第七位的列地址CADD<4:6>当中的作为最高有效位的第七位。主解码器244可以自所述第一预解码器至第三预解码器241,242,243接收第一列解码信号至第三列解码信号LAY01<0:3>,LAY23<0:3>,LAY456<0:7>，并激活对应的正常列线。因此，当第三预解码器243不关注最高有效位时，主解码器244可以激活两个正常列线。
因此，根据本发明的半导体存储器件可以最后驱动与第一列修复信号SYEB<0>相对应的冗余列线与依据其最高有效位而言具有不同地址的第一列线和第二列线。换言之，当在双列测试模式中对应于列地址的第一正常列线为有缺陷时，半导体存储器件激活冗余列线，且同时激活具有与第一正常列线的最高有效位不同的最高有效位的地址的第二正常列线，由此有可能甚至在修复被执行之后执行双测试操作。
图3为说明图2中所示的第一比较单元210A的例子的详细框图。
请参照图3，第一比较单元210A可以包括六个第一子比较部211_1,211_2,…,211_6、第二子比较部212和合并部213。所述第一子比较部211_1,211_2,…,211_6和第二子比较部212可以分别比较自外部接收的列地址CADD<0:6>与第一修复地址YRA0<0:6>，并输出比较结果YRHIT<0:6>。亦即，六个第一子比较部211_1,211_2,…,211_6可以分别对第一至第六位列地址CADD<0:5>和第一至第六位第一修复地址RAD<0:5>执行比较，并输出对应的比较结果YRHIT<0:5>。第二子比较部212可以接收双测试写入信号TDBLEYI_WT，第七位列地址CADD<6>，以及第七位第一修复地址YRA0<6>。响应于双测试写入信号TDBLEYI_WT，第二子比较部212可以比较第七位列地址CADD<6>与第七位第一修复地址YRA0<6>、并输出比较结果YRHIT<6>，或可以将第七位列地址CADD<6>和第七位第一修复地址YRA0<6>设定为彼此对应、并输出比较结果YRHIT<6>。合并部213可以接收并合并自六个第一子比较部211_1,211_2,…,211_6输出的比较结果YRHIT<0:5>和自第二子比较部212输出的比较结果YRHIT<6>，并输出第一列修复信号SYEB<0>。
图4为说明图3中所示的第一子比较部211_1的例子的详细电路图。
请参照图4，第一子比较部211_1可以包括传输门T1和反相器INV1。当第一修复地址YRA0<0:6>的第一位YRA0<0>为高电平时，传输门T1无须改变其逻辑电平而按原样传输列地址CADD<0:6>的第一位CADD<0>来作为比较结果YRHIT<0>。当第一位第一修复地址YRA0<0>为低电平时，反相器INV1反相第一位列地址CADD<0>的逻辑电平，并传输被反相的第一位列地址CADD<0>作为比较结果YRHIT<0>。第一子比较部211_1可以还包括第一晶体管至第四晶体管MP1,MP2,MN1和MN2，其响应于第一位列地址CADD<0>、第一位第一修复地址YRA0<0>和自反相器INV1输出的信号而被驱动。
进行操作的描述，若第一位第一修复地址YRA0<0>为高电平，则传输门T1可以被激活，并按原样输出第一位列地址CADD<0>的逻辑电平。相反地，若第一位第一修复地址YRA<0>为低电平，则传输门T1被去激活。当第一位列地址CADD<0>为高电平时，第三晶体管MN1和第四晶体管MN2可以被驱动，并输出为低电平的比较结果YRHIT<0>。当第一位列地址CADD<0>为低电平时，第一晶体管MP1和第二晶体管MP2可以被驱动，并输出为高电平的比较结果YRHIT<0>。
亦即，当第一位列地址CADD<0>和第一位第一修复地址YRA0<0>为相同时，高电平的比较结果YRHIT<0>可以被输出；以及当第一位列地址CADD<0>和第一位第一修复地址YRA0<0>为不相同时，低电平的比较结果YRHIT<0>可以被输出。
图5为说明图3中所示的第二子比较部212的例子的详细电路图。
请参照图5，第二子比较部212可以包括传输门T1和第一反相器INV1。在双测试写入信号TDBLEYI_WT被去激活至低电平的情况下，当第一修复地址YRA0<0:6>的第七电平YRA0<6>为高电平时，传输门T1无须改变其逻辑电平而按原样传输列地址CADD<0:6>的第七位CADD<6>来作为比较结果YRHIT<6>。当第七位第一修复地址YRA0<0>为低电平时，第一反相器INV1反相第七位列地址CADD<6>的逻辑电平，并传输被反相的第七位列地址CADD<6>作为比较结果YRHIT<6>。第二子比较部212可以还包括第一晶体管至第四晶体管MP1,MP2,MN1,MN2，其响应于第七位列地址CADD<6>、自反相器INV1输出的信号和双测试写入信号TDBLEYI_WT与第七位第一修复地址YRA0<6>的合并信号而被驱动。第二子比较部212可以还包括上拉晶体管MP3，所述上拉晶体管MP3用于当双测试写入信号TDBLEYI_WT被激活至高电平时输出高电平的比较结果YRHIT<6>。
进行操作的描述，当双测试写入信号TDBLEYI_WT为低电平时，第二子比较部212以与图4的第一子比较部211_1的操作方式相同进行操作。亦即，若第七位第一修复地址YRA0<6>为高电平，则传输门T1可以被激活，并按原样输出第七位第一修复地址YRA0<6>的逻辑电平。相反地，若第七位第一修复地址YRA0<6>为低电平，则传输门T1被去激活。当第七位列地址CADD<6>为高电平时，第三晶体管MN1和第四晶体管MN2可以被驱动，并输出为低电平的比较结果YRHIT<6>。当第七位列地址CADD<6>为低电平时，第一晶体管MP1和第二晶体管MP2可以被驱动，并输出为高电平的比较结果YRHIT<6>。
相反地，当双测试写入信号TDBLEYI_WT为高电平时，上拉晶体管MP3不管第七位列地址CADD<6>和第七位修复地址YRA0<6>如何而可以被驱动，并输出高电平的比较结果YRHIT<6>。
图6为说明图2中所示的复制控制单元230的例子的详细电路图。
请参照图6，复制控制单元230可以接收所述第一列修复信号至第N列修复信号SYEB<0:N-1>和双测试写入信号TDBLEYI_WT。复制控制单元230可以包括第一传输门T1，用于在双测试写入信号TDBLEYI_WT为低电平的情况下即使当第一列修复信号至第N修复信号SYEB<0:N-1>之一被激活时输出低电平信号为截止信号YIKILLB。复制控制单元230可以还包括第二传输门T2，用于在双测试写入信号TDBLEYI_WT为低电平时为电源供应电压VDD的电平的高电平信号作为截止信号YIKILLB来输出，而不管所述第一列修复信号至第N列修复信号SYEB<0:N-1>如何。
因此，在双测试写入信号TDBLEYI_WT为低电平的情况下，即使当第一列修复信号至第N列修复信号SYEB<0:N-1>之一被激活时，复制控制单元230可以通过输出具有低电平的截止信号YIKILLB来中断正常解码器240的解码操作，以激活冗余列线。再者，当双测试写入信号TDBLEYI_WT为高电平时，复制控制单元230可以通过输出具有高电平的截止信号YIKILLB并通过控制正常解码器240被激活而允许解码操作被执行，不管所述第一列修复信号至第N列修复信号SYEB<0:N-1>如何。
如上述很明显的，在根据实施例的半导体存储器件中，当具有不同的最高有效位的地址的第一正常列线和第二正常列线的第一正常列线在双列线测试模式中被修复时，亦可以对第二正常列线执行测试。
虽然各种实施例为了说明目的而被描述，但是对于本领域技术人员而言，很明显的在不违背所附权利要求中所定义的发明的精神和范围下，各种改变和修改可以被完成。
举例来说，如以上实施例中作为例子而说明的逻辑门和晶体管的位置和种类应根据输入于其的信号的极性而被不同地实现。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种修复电路，包括：
正常解码器，适用于响应于第一控制信号而解码输入地址的部分输入地址；
比较单元，适用于：响应于第二控制信号而比较所述部分输入地址与修复地址的部分修复地址，且若所述部分输入位置与所述部分修复地址彼此对应，则比较单元产生列修复信号；以及
冗余解码器，适用于响应于列修复信号而解码所述修复地址。
技术方案2.如技术方案1所述的修复电路，其中，当第一控制信号被去激活时，正常解码器解码所有的输入地址，
其中，当第二控制信号被去激活时，比较单元比较所有的输入地址与所有的修复地址，且若所述输入地址与所述修复地址彼此对应，则比较单元产生列修复信号。
技术方案3.如技术方案2所述的修复电路，还包括：
复制控制单元，适用于：响应于列修复信号而去激活正常解码器，以及响应于第二控制信号而被去激活。
技术方案4.如技术方案1所述的修复电路，其中，第一控制信号为双测试模式信号，且第二控制信号为用于在双测试模式信号被激活之后的写入操作的信号。
技术方案5.如技术方案1所述的修复电路，其中比较单元包括：
第一子比较部，适用于：分别比较所述输入地址与所述修复地址的除了最高有效位之外的所述部分输入地址与所述部分修复地址，并输出比较结果；
第二子比较部，适用于比较所述输入地址的最高有效位与所述修复地址的最高有效位、并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址的最高有效位与所述修复地址的最高有效位彼此对应；以及
合并部，适用于基于自所述第一子比较部和第二子比较部所输出的比较结果而产生列修复信号。
技术方案6.如技术方案3所述的修复电路，其中，复制控制单元响应于列修复信号而产生用于去激活正常解码器的截止信号。
技术方案7.如技术方案6所述的修复电路，其中正常解码器包括：
预解码器，适用于：若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及
主解码器，适用于选择对应于列解码信号的正常列线。
技术方案8.如技术方案7所述的修复电路，其中，预解码器响应于第一控制信号而在不关注状态保留所述输入地址的最高有效位。
技术方案9.一种半导体存储器件，包括：
存储单元阵列，包括正常列线和冗余列线；
正常解码器，适用于：解码输入地址，以及响应于第一控制信号而在不关注状态中通过保留所述输入地址的预定位而存取所述正常列线；
比较单元，适用于：比较所述输入地址与修复地址，并产生列修复信号，其中列修复信号用于存取冗余列线当中的冗余列线；以及
复制控制单元，适用于当列修复信号被激活时产生截止信号，其中截止信号用于中断所述正常列线的存取，
其中，响应于第二控制信号，比较单元将输入地址和修复地址的预定位排除在比较目标之外，且复制控制单元将截止信号保持在预定电平。
技术方案10.如技术方案9所述的半导体存储器件，其中，第一控制信号为双测试模式信号，且第二控制信号为用于在双测试模式信号被激活之后的写入操作的信号。
技术方案11.如技术方案9所述的半导体存储器件，其中比较单元包括：
第一子比较部，适用于：分别比较所述输入地址与所述修复地址的除了最高有效位之外的部分输入地址与部分修复地址，并输出比较结果；
第二子比较部，适用于比较所述输入地址的最高有效位与所述修复地址的最高有效位，并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址的最高有效位与所述修复地址的最高有效位彼此对应；以及
合并部，适用于基于自所述第一子比较部和第二子比较部输出的比较结果而产生列修复信号。
技术方案12.如技术方案9所述的半导体存储器件，其中正常解码器包括：
预解码器，适用于：若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及
主解码器，适用于选择所述正常列线当中的对应于列解码信号的正常列线。
技术方案13.如技术方案12所述的半导体存储器件，其中，预解码器响应于第一控制信号而解码所述输入地址的除了所述预定位之外的部分输入地址。
技术方案14.如技术方案9所述的半导体存储器件，还包括：
冗余解码器，适用于响应于列修复信号而选择所述冗余列线当中的对应于列修复信号的冗余列线。
技术方案15.一种用于操作包括正常列线和冗余列线的半导体存储器件的方法，包括：
比较输入地址与修复地址，且其中输入地址和修复地址的除了其预定位之外的剩余位在双测试模式下的写入操作中被比较；
若比较的比较结果为所述输入地址与所述修复地址彼此对应，则存取冗余列线；以及
基于比较结果存取对应于所述输入地址的第一正常列线，其中，不管比较结果如何，第一正常行线和第二正常列线在双测试模式下的写入操作中被存取，其中所述第二正常列线对应于所述输入地址的剩余位而其预定位不同于第一正常列线。
技术方案16.如技术方案15所述的方法，其中，比较输入地址与修复地址的除了预定位之外的剩余位包括：
将所述输入地址的最高有效位与所述修复地址的最高有效位设定为彼此对应。
技术方案17.如技术方案15所述的方法，其中，在除了双测试模下的写入操作以外的操作中，第一正常列线的存取包括：
若所述输入地址与所述修复地址彼此对应，则中断第一正常列线的存取；以及若所述输入地址与所述修复地址彼此不同，则存取第一正常列线和第二正常列线。

Claims (15)

1.一种修复电路，包括：
正常解码器，适用于响应于第一控制信号而解码输入地址的部分输入地址；
比较单元，适用于：响应于第二控制信号而比较所述部分输入地址与修复地址的部分修复地址，且若所述部分输入地址 与所述部分修复地址彼此对应，则比较单元产生列修复信号；以及
冗余解码器，适用于响应于列修复信号而解码所述修复地址，
其中，第一控制信号为双测试模式信号，且第二控制信号为用于在双测试模式信号被激活之后的写入操作的信号。
2.如权利要求1所述的修复电路，其中，当第一控制信号被去激活时，正常解码器解码所有的输入地址，
其中，当第二控制信号被去激活时，比较单元比较所有的输入地址与所有的修复地址，且若所述输入地址与所述修复地址彼此对应，则比较单元产生列修复信号。
3.如权利要求2所述的修复电路，还包括：
复制控制单元，适用于：响应于列修复信号而去激活正常解码器，以及响应于第二控制信号而被去激活。
4.如权利要求1所述的修复电路，其中比较单元包括：
第一子比较部，适用于：分别比较所述输入地址与所述修复地址的除了最高有效位之外的所述部分输入地址与所述部分修复地址，并输出比较结果；
第二子比较部，适用于比较所述输入地址的最高有效位与所述修复地址的最高有效位、并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址的最高有效位与所述修复地址的最高有效位彼此对应；以及
合并部，适用于基于自所述第一子比较部和第二子比较部所输出的比较结果而产生列修复信号。
5.如权利要求3所述的修复电路，其中，复制控制单元响应于列修复信号而产生用于去激活正常解码器的截止信号。
6.如权利要求5所述的修复电路，其中正常解码器包括：
预解码器，适用于：若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及
主解码器，适用于选择对应于列解码信号的正常列线。
7.如权利要求6所述的修复电路，其中，预解码器响应于第一控制信号而在不关注状态保留所述输入地址的最高有效位。
8.一种半导体存储器件，包括：
存储单元阵列，包括正常列线和冗余列线；
正常解码器，适用于：解码输入地址，以及响应于第一控制信号而在不关注状态中通过保留所述输入地址的预定位而存取所述正常列线；
比较单元，适用于：比较所述输入地址与修复地址，并产生列修复信号，其中列修复信号用于存取冗余列线当中的冗余列线；以及
复制控制单元，适用于当列修复信号被激活时产生截止信号，其中截止信号用于中断所述正常列线的存取，
其中，响应于第二控制信号，比较单元将输入地址和修复地址的预定位排除在比较目标之外，且复制控制单元将截止信号保持在预定电平，
其中，第一控制信号为双测试模式信号，且第二控制信号为用于在双测试模式信号被激活之后的写入操作的信号。
9.如权利要求8所述的半导体存储器件，其中比较单元包括：
第一子比较部，适用于：分别比较所述输入地址与所述修复地址的除了最高有效位之外的部分输入地址与部分修复地址，并输出比较结果；
第二子比较部，适用于比较所述输入地址的最高有效位与所述修复地址的最高有效位，并输出比较结果，以及适用于响应于第二控制信号而设定比较结果，以使所述输入地址的最高有效位与所述修复地址的最高有效位彼此对应；以及
合并部，适用于基于自所述第一子比较部和第二子比较部输出的比较结果而产生列修复信号。
10.如权利要求8所述的半导体存储器件，其中正常解码器包括：
预解码器，适用于：若截止信号被去激活则解码所述输入地址，并产生列解码信号；以及
主解码器，适用于选择所述正常列线当中的对应于列解码信号的正常列线。
11.如权利要求10所述的半导体存储器件，其中，预解码器响应于第一控制信号而解码所述输入地址的除了所述预定位之外的部分输入地址。
12.如权利要求8所述的半导体存储器件，还包括：
冗余解码器，适用于响应于列修复信号而选择所述冗余列线当中的对应于列修复信号的冗余列线。
13.一种用于操作包括正常列线和冗余列线的半导体存储器件的方法，包括：
比较输入地址与修复地址，且其中输入地址和修复地址的除了其预定位之外的剩余位在双测试模式下的写入操作中被比较；
若比较的比较结果为所述输入地址与所述修复地址彼此对应，则存取冗余列线；以及
基于比较结果存取对应于所述输入地址的第一正常列线，其中，不管比较结果如何，第一正常行线和第二正常列线在双测试模式下的写入操作中被存取，其中所述第二正常列线对应于所述输入地址的剩余位而其预定位不同于第一正常列线。
14.如权利要求13所述的方法，其中，比较输入地址与修复地址的除了预定位之外的剩余位包括：
将所述输入地址的最高有效位与所述修复地址的最高有效位设定为彼此对应。
15.如权利要求13所述的方法，其中，在除了双测试模下的写入操作以外的操作中，第一正常列线的存取包括：
若所述输入地址与所述修复地址彼此对应，则中断第一正常列线的存取；以及
若所述输入地址与所述修复地址彼此不同，则存取第一正常列线和第二正常列线。
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