KR100295688B1 - 에스디램의 칼럼 어드레스 구동기 - Google Patents

에스디램의 칼럼 어드레스 구동기 Download PDF

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Abstract

본 발명은 에스디램의 칼럼 어드레스 구동기에 관한 것으로, 종래 기술에 있어서 에스디램내 메모리 어레이의 리던던시 셀을 이용하여 구제가 불가능할 경우, 상기 에스디램의 사용이 불가능한 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 에스디램에서 리던던시 셀을 이용한 구제가 불가능한 메모리 어레이의 와이 어드레스를 사용하지 않도록 상위 한비트의 칼럼 어드레스를 고정된 값으로 사용함에 따라 64M 정품을 32M 하프품으로 또는 128M 정품을 64M 하프품으로 구제하여 사용함에 따라 원가를 절감하는 효과가 있다.

Description

에스디램의 칼럼 어드레스 구동기{COLUMN ADDRESS DRIVER FOR SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY}
본 발명은 에스디램의 칼럼 어드레스 구동기에 관한 것으로, 특히 에스디램에 있어서 리던던시 셀(Redundancy Cell)을 이용한 구제가 불가능할 경우 칼럼 어드레스중 일부만 사용하도록 퓨즈를 절단함으로써 불량품을 반밀도제품(Half Density Chip : 이하, '하프품'이라 함)으로 구제하여 사용가능하도록 한 에스디램의 칼럼 어드레스 구동기에 관한 것이다.
우선, 일반적인 에스디램의 칼럼 제어부의 구성은 도 1에 도시된 바와 같이 외부에서 어드레스(An)를 입력받아 이를 버퍼링하는 칼럼 어드레스 입력 버퍼(10)와, 상기 칼럼 어드레스 입력버퍼(10)의 출력(TLAa)을 입력받아 이를 출력하는 칼럼 어드레스 드라이버(20)와, 상기 칼럼 어드레스 드라이버(20)의 출력(CAa)을 입력받아 프리디코딩하는 칼럼 프리디코더(30)와, 상기 칼럼 프리디코더(30)의 출력(YAa)을 입력받아 디코딩하는 칼럼 디코더(40)와, 상기 칼럼 디코더(40)의 출력(YSa)을 입력받아 센싱증폭는 센스 앰프 및 칼럼 선택부(50)로 구성된다.
도 2는 종래 칼럼 어드레스 드라이버의 구성을 보인 블록도로서, 이에 도시된 바와같이 각각 칼럼 어드레스 입력버퍼(10)로부터 출력되는 어드레스 신호(TLA0∼TLA9)와 캐리신호(CIN0∼CIN9)를 입력받아 해당 모드에 따라 상기 외부 어드레스 신호(TLA0∼TLA9)의 입력없이 순차적으로 캐리 출력신호(CO0∼CO9)와 칼럼 어드레스(CA0∼CA9)를 출력하는 복수의 칼럼 구동 및 버스트 카운터(60∼69)와; 접지전압(VSS)을 반전하여 상기 캐리신호(CIN0)로 출력하는 인버터(I1)와; 상기 캐리 출력 신호(CO0)를 입력받아 이를 순차적으로 반전하여 상기 캐리신호(CIN1)로 출력하는 인버터(I2)(I3)와; 상기 캐리 출력신호(CO0)(CO1)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱게이트(NAND1)와; 상기 캐리 출력신호(CO0)(CO1)(CO2)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND2)와; 상기 캐리 출력신호(CO0)(CO1)(CO2)(CO3)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND3)와; 각각 상기 부정곱 게이트(NAND1)(NAND2)(NAND3)의 출력신호를 입력받아 이를 반전하여 상기 캐리신호(CIN2)(CIN3)(CIN4)로 출력하는 복수의 인버터(I4)(I5)(I6)와; 상기 캐리 출력신호(CO4)를 반전하여 출력하는 인버터(I7)와; 상기 인버터(I6)(I7)의 출력신호를 입력받아 이를 부정합 연산하여 상기 캐리신호(CIN5)로 출력하는 부정합 게이트(NOR1)와; 상기 캐리 출력신호(CO4)(CO5)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND4)와; 상기 캐리 출력신호(CO4)(CO5)(CO6)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND5)와; 상기 캐리 출력 신호(CO4)(CO5)(CO6)(CO7)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND6)와; 상기 인버터(I6) 및 부정곱 게이트(NAND4)의 출력신호를 입력받아 이를 부정합 연산하여 상기 캐리신호(CIN6)로 출력하는 부정합 게이트(NOR2)와; 상기 인버터(I6) 및 부정곱 게이트(NAND5)의 출력신호를 입력받아 이를 부정합 연산하여 상기 캐리신호(CIN7)로 출력하는 부정합 게이트(NOR3)와;상기 인버터(I6) 및 부정곱 게이트(NAND6)의 출력신호를 입력받아 이를 부정합 연산하여 상기 캐리신호(CIN8)로 출력하는 부정합 게이트(NOR4)와; 상기부정합 게이트(NOR4)의 출력신호 및 캐리 출력신호(CO8)를 입력받아 부정곱 연산하여 출력하는 부정곱 게이트(NAND7)와; 상기 부정곱 게이트(NAND7)의 출력신호를 반전하여 상기 캐리신호(CIN9)로 출력하는 인버터(I8)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.
외부로 부터 어드레스(An)를 입력받은 칼럼 어드레스 입력버퍼(10)는 이를 버퍼링하여 출력하면, 이를 입력받은 칼럼 어드레스 드라이버(20)는 이를 칼럼 프리디코더(30)로 출력하게 된다.
이에 상기 칼럼 프리디코더는 이를 프리디코딩하여 칼럼 디코더(40)로 출력하게 되며, 이를 입력받은 상기 칼럼 디코더(40)는 이를 디코딩하여 출력하게 되고, 이를 입력받은 센스 앰프 및 칼럼 선택부(50)는 메모리셀 어레이의 해당 셀을 선택하게 된다.
여기서, 상기 외부 어드레스(An)을 버퍼링한 칼럼 어드레스 입력버퍼(10)의 출력신호(TLAa)를 입력받는 상기 칼럼 어드레스 드라이버(20)는 내부에 칼럼 버스트 카운터를 내장하여 버스트 렝스(Burst Length)에 의해 외부 어드레스(An)의 입력없이 순차적으로 어드레스를 증가시키며 출력하게 된다.
즉, 일반적인 읽기 또는 쓰기 동작시는 외부 어드레스(An)은 상기 컬럼 어드레스 드라이버(20)에서 래치되어 칼럼 프리디코더(30) 및 칼럼 디코더(40)순으로 순차적으로 프로세싱되어 상기 센스앰프 및 칼럼선택부(50)에서 메모리 셀의 특정 칼럼을 선택하게 된다.
그 후, 버스트 모드가 되면, 상기 칼럼 어드레스 드라이버(20)의 버스트 카운터가동작하여 상기 컬럼 어드레스 드라이버(20)에서 래치된 외부 컬럼 어드레스(An)로부터 버스트 랭스만큼 순차적으로 카운팅하여 외부 클럭에 동기된 내부 칼럼 어드레스를 생성하여 출력하게 된다.
여기서, 상기 칼럼 어드레스 입력 버퍼를 통해 입력되는 외부 칼럼 어드레스(TLA0∼TLA9)를 입력받는 복수의 칼럼 구동 및 버스트 카운터(60∼69)의 출력신호(CA0∼CA9)중, 복수의 칼럼 어드레스(CA0∼CA7)는 칼럼 프리디코더와 칼럼 디코더에서 와이 어드레스(YS0∼YS256)로 디코딩하기 위하여 사용되며, 칼럼 어드레스(CA8,CA9)는 입출력을 위한 코딩용으로 사용된다.
상기와 같이 종래의 기술에 있어서 에스디램내 메모리 어레이의 리던던시 셀을 이용하여 구제가 불가능할 경우, 상기 에스디램의 사용이 불가능한 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 리던던시 셀을 이용한 구제가 불가능한 에스디램의 칼럼 어드레스중 일부만 사용하도록 퓨즈를 절단함으로써 메모리 어레이의 절반만 사용하는 하프품으로 구제하여 사용가능하도록 한 에스디램의 칼럼 어드레스 구동기를 제공함에 그 목적이 있다.
도 1은 일반적인 에스디램의 칼럼 제어부의 구성을 보인 블록도.
도 2는 종래 버스트 카운터를 포함한 컬럼 어드레스 구동기의 구성을 보인 블록도.
도 3은 본 발명 에스디램의 칼럼 어드레스 구동기의 구성을 보인 블록도.
도 4는 도 3에서 제1,제2 제어신호 발생부의 구성을 보인 회로도.
도 5는 도 3에서 선택부의 구성을 보인 회로도.
도 6a는 정품인 경우의 일반적인 64M 에스디램을 보인 개략도.
도 6b는 본 발명을 적용한 64M 에스디램의 상위 칼럼 어드레스를 이용한 하프품 구제예를 보인 개략도.
도 6c는 본 발명을 적용한 64M 에스디램의 하위 칼럼 어드레스를 이용한 하프품 구제예를 보인 개략도.
***도면의 주요 부분에 대한 부호의 설명***
100∼105 : 선택기 110,120 : 제어신호 출력부
NM1∼NM4 : 엔모스 트랜지스터 I1∼I14 : 인버터
CI1,CI2 : 클록드 인버터 NAND1∼NAND7 : 부정곱 게이트
NOR1∼NOR3 : 부정합 게이트 FUSE : 퓨즈
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 해당 모드에 따라 각각 외부 복수의 어드레스 신호 및 캐리신호를 입력받아 캐리 출력신호 및 칼럼 어드레스로 출력하는 복수의 칼럼 구동 및 버스트 카운터와; 정품으로 사용할 것인지 하프품으로 사용할 것인지를 결정하는 제1 제어신호를 출력하는 제1 제어신호 출력부와; 상위 어드레스를 사용할 것인지 하위 어드레스를 사용할 것인지를 결정하는 제2 제어신호를 출력하는 제2 제어신호 출력부와; 접지전압을 반전하여 상기 제1 캐리신호로 출력하는 제1 인버터와; 상기 제1 캐리 출력 신호를 입력받아 이를 순차적으로 반전하여 제2 상기 캐리신호로 출력하는 제2,제3 인버터와; 상기 제1,제2 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제1 부정곱 게이트와; 상기 제1,제2,제3 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제2 부정곱 게이트와; 상기 제1,제2,제3,제4 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제3 부정곱 게이트와; 각각 상기 제1,제2,제3 부정곱 게이트의 출력신호를 입력받아 이를 반전하여 상기 제3,제4,제5 캐리신호로 출력하는 제4,제5,제6 인버터와; 상기 제5 캐리 출력신호를 반전하여 출력하는 제7 인버터와; 상기 제6,제7 인버터의 출력신호를 입력받아 이를 부정합 연산하여 상기 제6 캐리신호로 출력하는 제1 부정합 게이트와; 상기 제5,제6 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제4 부정곱 게이트와; 상기 제5,제6,제7 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제5 부정곱 게이트와; 상기 제5,제6,제7,제8 캐리 출력 신호를 입력받아 이를 부정곱 연산하여 출력하는 제6 부정곱 게이트와; 상기 제6 인버터 및 제4 부정곱 게이트의 출력신호를 입력받아 이를 부정합 연산하여 상기 제7 캐리신호로 출력하는 제2 부정합 게이트와; 상기 제6 인버터 및 제5 부정곱 게이트의 출력신호를 입력받아 이를 부정합 연산하여 출력하는 제3 부정합 게이트와; 상기 제1 제어신호에 의해 상기 제2,제3 부정합 게이트의 출력신호를 선택하여 출력하는 제1 선택기와; 상기 제1 제어신호에 의해 상기 제7,제8 캐리 출력신호를선택하여 출력하는 제2 선택기와; 상기 제1,제2 선택기의 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제6 부정곱 게이트와; 상기 제6 부정곱 게이트의 출력신호를 반전하여 상기 제9 캐리 신호로 출력하는 제8 인버터와; 상기 제1,제2 선택기의 출력신호 및 제9 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제7 부정곱 게이트와; 상기 제7 부정곱 게이트의 출력신호를 반전하여 상기 제10 캐리신호로 출력하는 제9 인버터와; 상기 제1 제어신호에 의해 접지전압 또는 제3 부정합 게이트를 선택하여 상기 제8 칼럼 구동 및 버스트 카운터로 출력하는 제3 선택기와; 상기 제1 제어신호에 의해 제8 어드레스 신호 또는 제2 제어신호를 상기 제8 칼럼 구동 및 버스트 카운터로 선택하여 출력하는 제4 선택기와; 상기 제1 제어신호에 의해 제8,제9 어드레스 신호를 선택하여 상기 제9 칼럼 구동 및 버스트 카운터로 출력하는 제5 선택기와; 상기 제1 제어신호에 의해 제9,제10 어드레스 신호를 선택하여 상기 제10 칼럼 구동 및 버스트 카운터로 출력하는 제6 선택기로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명 칼럼 어드레스 드라이버 블록도로서, 이에 도시한 바와 같이 해당 모드에 따라 외부 어드레스 신호(TLA0∼TLA9) 및 캐리신호(CIN0∼CIN9)를 입력받아 캐리 출력신호(CO0∼CO9) 및 칼럼 어드레스(CA0∼CA9)를 출력하는 복수의 칼럼 구동 및 버스트 카운터(60∼69)와; 정품으로 사용할 것인지 하프품으로 사용할 것인지를 결정하는 제어신호(CON1)를 출력하는 제어신호 출력부(110)와; 상위 어드레스를 사용할 것인지 하위 어드레스를 사용할 것인지를 결정하는 제어신호(CON2)를 출력하는 제어신호 출력부(120)와; 접지전압(VSS)을 반전하여 상기 캐리신호(CIN0)로 출력하는 인버터(I1)와; 상기 캐리 출력 신호(CO0)를 입력받아 이를 순차적으로 반전하여 상기 캐리신호(CIN1)로 출력하는 인버터(I2)(I3)와; 상기 캐리 출력신호(CO0)(CO1)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND1)와; 상기 캐리 출력신호(CO0)(CO1)(CO2)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱게이트(NAND2)와; 상기 캐리 출력신호(CO0)(CO1)(CO2)(CO3)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND3)와; 각각 상기 부정곱 게이트(NAND1)(NAND2)(NAND3)의 출력신호를 입력받아 이를 반전하여 상기 캐리신호(CIN2)(CIN3)(CIN4)로 출력하는 복수의 인버터(I4)(I5)(I6)와; 상기 캐리 출력신호(CO4)를 반전하여 출력하는 인버터(I7)와; 상기 인버터(I6)(I7)의 출력신호를 입력받아 이를 부정합 연산하여 상기 캐리신호(CIN5)로 출력하는 부정합 게이트(NOR1)와; 상기 캐리 출력 신호(CO4)(CO5)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND4)와; 상기 캐리 출력 신호(CO4)(CO5)(CO6)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND5)와; 상기 캐리 출력 신호(CO4)(CO5)(CO6)(CO7)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND6)와; 상기 인버터(I6) 및 부정곱 게이트(NAND4)의 출력신호를 입력받아 이를 부정합 연산하여 상기 캐리신호(CIN6)로 출력하는 부정합 게이트(NOR2)와; 상기 인버터(I6) 및 부정곱 게이트(NAND5)의 출력신호를 입력받아 이를 부정합 연산하여 출력하는 부정합 게이트(NOR3)와; 상기 제어신호(CON1)에 의해 상기 부정합게이트(NOR2)(NOR3)의 출력신호를 선택하여 출력하는 선택기(100)와; 상기 제어신호(CON1)에 의해 상기 캐리 출력신호(CO6)(CO7)를 선택하여 출력하는 선택기(101)와; 상기 선택기(100)(101)의 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND6)와; 상기 부정곱 게이트(NAND6)의 출력신호를 반전하여 상기 캐리신호(CIN8)로 출력하는 인버터(I8)와; 상기 선택기(100)(101)의 출력신호 및 캐리 출력신호(CO8)를 입력받아 이를 부정곱 연산하여 출력하는 부정곱 게이트(NAND7)와; 상기 부정곱 게이트(NAND7)의 출력신호를 반전하여 상기 캐리신호(CIN9)로 출력하는 인버터(I9)와; 상기 제어신호(CON1)에 의해 접지전압 또는 부정합 게이트(NOR3)를 선택하여 상기 칼럼 구동 및 버스트 카운터(67)로 출력하는 선택기(102)와; 어드레스 신호(TLA7) 또는 제어신호(CON2)를 상기 제어신호(CON1)에 의해 상기 칼럼 구동 및 버스트 카운터(67)로 선택하여 출력하는 선택기(103)와; 상기 제어신호(CON1)에 의해 어드레스 신호(TLA7)(TLA8)를 선택하여 상기 칼럼 구동 및 버스트 카운터(68)로 출력하는 선택기(104)와; 상기 제어신호(CON1)에 의해 어드레스 신호(TLA8)(TLA9)를 선택하여 상기 칼럼 구동 및 버스트 카운터(69)로 출력하는 선택기(105)로 구성한다.
그리고, 상기 제어신호 출력부(110)(120)는 도 4에 도시한 바와 같이 퓨즈 제어 신호(RST)에 의해 도통제어되어 퓨즈(FUSE)를 통해 드레인으로 인가되는 전원전압(VCC)을 출력하는 엔모스 트랜지스터(NM3)와; 상기 엔모스 트랜지스터(NM3)의 소오스와 접지사이에 직렬 연결되어 게이트에 전원전압(VCC)을 입력받아 도통된 엔모스 트랜지스터(NM1)(NM2)와; 상기 퓨즈(FUSE)를 통해 공급되는전원전압(VCC)을 반전하여 출력하는 인버터(I10)와; 상기 인버터(I10)의 출력신호를 순차적으로 반전하여 제어신호(CON1)(CON2)로 출력하는 인버터(I11)(I12)와; 상기 인버터(I10)의 출력신호에 의해 도통제어되어 상기 인버터(I10)의 입력단을 접지시키는 엔모스 트랜지스터(NM4)로 각기 구성한다.
또한, 상기 복수의 선택기(100∼105)는 도 5에 도시한 바와 같이 제어신호(CON1)를 반전하여 출력하는 인버터(I13)와; 비반전단자 및 반전단자로 상기 제어신호(CON1) 및 인버터(I13)의 출력신호를 인가받아 인에이블되어 입력신호(H)를 반전하여 출력하는 클록드 인버터(CI1)와; 비반전단자 및 반전단자로 상기 인버터(I13)의 출력신호 및 제어신호(CON1)를 인가받아 인에이블되어 입력신호(N)를 반전하여 출력하는 클록드 인버터(CI2)와; 상기 클록드 인버터(CI1)(CI2)의 출력신호를 공통입력받아 이를 반전하여 출력하는 인버터(I14)로 각기 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 6을 참조하여 상세히 설명한다.
먼저, 도 6a와 같이 정품인 경우의 일반적인 64M 에스디램을 여분의 리던던시 셀을 이용하여 구제를 함에 있어서 이의 구제가 불가능할 경우가 발생되면, 도 6b 또는 도 6c와 같이 상기 64M 에스디램의 상위 칼럼 어드레스 또는 하위 칼럼 어드레스를 이용하여 하프품인 32M 에스디램으로 구제하는 것이다.
즉, 4뱅크(Bank)인 64M에스디램의 경우, 외부에서 인가되는 칼럼 어드레스(TLAa)중 칼럼 어드레스(TLA0∼TLA7)는 어드레스 코딩용이고 컬럼 어드레스(TLA8,TLA9)는 입력 코딩용이므로, 상기 칼럼 어드레스(TLA7)을 이용하여 정품시는 상기 칼럼 어드레스(TLA0∼TLA7)를 디코딩하여 상기 도 6a와 같이 메모리 어레이의 와이어드레스(YS0∼YS255)를 사용하나, 반품 구제시는 상기 칼럼 어드레스(TLA7)을 고정시켜 상기 도 6b와 같이 와이 어드레스(YS0∼YS127)를 사용하거나, 상기 도 6c와 같이 와이 어드레스(YS128∼YS255)를 사용한다.
따라서, 정상동작시 각각 저전위의 퓨즈 제어 신호(RST)를 인가받은 제어신호 출력부(110)(120)는 퓨즈(FUSE)를 통해 인가되는 전원전압(VCC)을 복수의 인버터(I10)(I11)(I12)를 통해 순차적으로 반전하여 제어신호(CON1)(CON2)를 각각 저전위로 출력한다.
따라서, 복수의 선택기(100∼105)가 정상모드로 동작함에 따라 종래 도 1과 동일하게 동작한다.
그러나, 정품 구제가 불가능하여 퓨즈 블로잉(Blowing)으로 반밀도품으로 구제시는 상기 제어신호 출력부(110)로 퓨즈 제어 신호(RST)를 고전위로 인가함에 따라 이를 게이트에 인가받은 엔모스 트랜지스터(NM3)가 턴온되어 상기 퓨즈(FUSE)를 통해 인가되는 전원전압(VCC)을 엔모스 트랜지스터(NM1)(NM2)(NM3)를 통해 접지시키며, 이에 상기 퓨즈(FUSE)는 흐르는 전류량이 증가됨에 따라 절단되므로 상기 엔모스 트랜지스터를 통해 접지전압을 인가받은 복수의 인버터(I10)(I11)(I12)는 이를 순차반전하여 고전위의 제어신호(CON1)를 출력한다.
따라서, 상기 고전위의 제어신호(CON1)를 인가받은 선택기(102)(103)에 의해 칼럼 구동 및 버스트 카운터(67)는 접지전압(VSS) 및 제2 제어신호(CON2)를 입력받으며, 칼럼 구동 및 버스트 카운터(68)(69)는 선택기(104)(105)에 의해 각각 외부에서 인가되는 어드레스 신호(TLA7)(TLA8) 및 캐리신호(CIN8)(CIN9)를 입력받는다.
여기서, 상기 제어신호(CON1)를 인가받은 선택기(100)(101)에 의해 캐리 출력신호(CO6)와 캐리 신호(CIN6)를 입력받은 부정곱 게이트(NAND6)는 이를 부정곱 연산하여 출력하면, 이를 입력받은 인버터(I8)는 이를 반전하여 상기 캐리 신호(CIN8)로 출력한다.
또한, 상기 캐리 출력신호(CO6)(CO8)와 캐리 신호(CIN6)를 입력받은 부정곱 게이트(NAND7)는 이를 부정곱 연산하여 출력하고, 이를 입력받은 인버터(I9)는 이를 반전하여 캐리 신호(CIN9)로 출력한다.
그러므로, 상기 접지전압(VSS) 및 제어신호(CON2)를 입력받은 칼럼 구동 및 버스트 카운터(67)은 상기 제어신호(CON2)의 전압 레벨에 따라 칼럼 어드레스(CA7)을 출력하며, 입출력 코딩용인 상기 칼럼 구동 및 버스트 카운터(68)(69)는 하나씩 우측이동된 하위 칼럼 어드레스(TLA7)(TLA8) 및 캐리 신호(CIN8)(CIN9)을 입력받아 칼럼 어드레스(CA8),(CA9) 및 캐리 출력 신호(CO8)(CO9)를 출력한다.
여기서, 상기 제어신호 출력부(120)로 고전위의 퓨즈 제어 신호(RST)를 인가하면, 게이트에 고전위를 인가받은 엔모스 트랜지스터(NM3)가 턴온됨에 따라 퓨즈(FUSE)가 끊어져 인버터(I10∼I12)를 통해 접지전압을 순차 반전하여 상기 제어신호(CON2)를 고전위로 출력함에 따라 상기 칼럼 어드레스(CA7)가 고전위로 고정되어 출력되고, 이에 메모리 어레이의 와이 어드레스(YS0∼YS255)중 와이 어드레스(YS128∼YS255)만 사용한다.
따라서, 상기 메모리 어레이의 와이 어드레스(YS0∼YS127)에 불량이 발생하여 리던던시 셀로 대치가 불가능할 때, 상기 제어신호(CON2)를 고전위로 인가하여 와이 어드레스(YS128∼YS255)를 사용하는 32M하프품으로 구제하여 사용한다.
또한, 상기 메모리 어레이의 와이 어드레스(YS128∼YS255)에 불량이 발생하여 리던던시 셀로 대치가 불가능한 경우에는 상기 퓨즈 제어 신호(RST)를 저전위로 제어신호 출력부(120)로 인가하여 상기 제어신호(CON2)를 저전위로 출력함으로써, 와이 어드레스(YS0∼YS127)를 사용하는 32M하프품으로 구제하여 사용한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 에스디램에서 리던던시 셀을 이용한 구제가 불가능한 메모리 어레이의 와이 어드레스를 사용하지 않도록 상위 한비트의 칼럼 어드레스를 고정된 값으로 사용함에 따라 64M 정품을 32M 하프품으로 또는 128M 정품을 64M 하프품으로 구제하여 사용함에 따라 원가를 절감하는 효과가 있다.

Claims (3)

  1. 해당 모드에 따라 각각 외부 복수의 어드레스 신호 및 캐리신호를 입력받아 캐리 출력신호 및 칼럼 어드레스로 출력하는 복수의 칼럼 구동 및 버스트 카운터와; 정품으로 사용할 것인지 하프품으로 사용할 것인지를 결정하는 제1 제어신호를 출력하는 제1 제어신호 출력부와; 상위 어드레스를 사용할 것인지 하위 어드레스를 사용할 것인지를 결정하는 제2 제어신호를 출력하는 제2 제어신호 출력부와; 접지전압을 반전하여 상기 제1 캐리신호로 출력하는 제1 인버터와; 상기 제1 캐리 출력 신호를 입력받아 이를 순차적으로 반전하여 제2 상기 캐리신호로 출력하는 제2,제3 인버터와; 상기 제1,제2 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제1 부정곱 게이트와; 상기 제1,제2,제3 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제2 부정곱 게이트와; 상기 제1,제2,제3,제4 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제3 부정곱 게이트와; 각각 상기 제1,제2,제3 부정곱 게이트의 출력신호를 입력받아 이를 반전하여 상기 제3,제4,제5 캐리신호로 출력하는 제4,제5,제6 인버터와; 상기 제5 캐리 출력신호를 반전하여 출력하는 제7 인버터와; 상기 제6,제7 인버터의 출력신호를 입력받아 이를 부정합 연산하여 상기 제6 캐리신호로 출력하는 제1 부정합 게이트와; 상기 제5,제6 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제4 부정곱 게이트와; 상기 제5,제6,제7 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제5 부정곱 게이트와; 상기 제5,제6,제7,제8 캐리 출력 신호를 입력받아 이를 부정곱 연산하여 출력하는 제6 부정곱 게이트와; 상기 제6 인버터 및 제4 부정곱 게이트의 출력신호를 입력받아 이를 부정합 연산하여 상기 제7 캐리신호로 출력하는 제2 부정합 게이트와; 상기 제6 인버터 및 제5 부정곱 게이트의 출력신호를 입력받아 이를 부정합 연산하여 출력하는 제3 부정합 게이트와; 상기 제1 제어신호에 의해 상기 제2,제3 부정합 게이트의 출력신호를 선택하여 출력하는 제1 선택기와; 상기 제1 제어신호에 의해 상기 제7,제8 캐리 출력신호를 선택하여 출력하는 제2 선택기와; 상기 제1,제2 선택기의 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제6 부정곱 게이트와; 상기 제6 부정곱 게이트의 출력신호를 반전하여 상기 제9 캐리 신호로 출력하는 제8 인버터와; 상기 제1,제2 선택기의 출력신호 및 제9 캐리 출력신호를 입력받아 이를 부정곱 연산하여 출력하는 제7 부정곱 게이트와; 상기 제7 부정곱 게이트의 출력신호를 반전하여 상기 제10 캐리신호로 출력하는 제9 인버터와; 상기 제1 제어신호에 의해 접지전압 또는 제3 부정합 게이트를 선택하여 상기 제8 칼럼 구동 및 버스트 카운터로 출력하는 제3 선택기와; 상기 제1 제어신호에 의해 제8 어드레스 신호 또는 제2 제어신호를 상기 제8 칼럼 구동 및 버스트 카운터로 선택하여 출력하는 제4 선택기와; 상기 제1 제어신호에 의해 제8,제9 어드레스 신호를 선택하여 상기 제9 칼럼 구동 및 버스트 카운터로 출력하는 제5 선택기와; 상기 제1 제어신호에 의해 제9,제10 어드레스 신호를 선택하여 상기 제10 칼럼 구동 및 버스트 카운터로 출력하는 제6 선택기로 구성하여 된 것을 특징으로 하는 에스디램의 칼럼 어드레스 구동기.
  2. 제1항에 있어서, 상기 제1,제2 제어신호 출력부는 퓨즈 제어 신호에 의해 도통제어되어 드레인으로 퓨즈를 통해 인가되는 전원전압을 출력하는 제1 엔모스 트랜지스터와; 상기 엔모스 트랜지스터의 소오스와 접지사이에 직렬 연결되어 게이트에 전원전압을 입력받아 도통된 제2,제3 엔모스 트랜지스터와; 상기 퓨즈를 통해 공급되는 전원전압을 반전하여 출력하는 제1 인버터와; 상기 제1 인버터의 출력신호를 순차적으로 반전하여 제어신호로 출력하는 제2,제3 인버터와; 상기 제1 인버터의 출력신호에 의해 도통제어되어 상기제1 인버터의 입력단을 접지시키는 제4 엔모스 트랜지스터로 각기 구성하여 된 것을 특징으로 하는 에스디램의 칼럼 어드레스 구동기.
  3. 제1항에 있어서, 상기 복수의 선택기는 제1 제어신호를 반전하여 출력하는 제1 인버터와; 비반전단자 및 반전단자로 상기 제1 제어신호 및 제1 인버터의 출력신호를 인가받아 인에이블되어 제1 입력신호를 반전하여 출력하는 제1 클록드 인버터와; 비반전단자 및 반전단자로 상기 제1 인버터의 출력신호 및 제1 제어신호를 인가받아 인에이블되어 제2 입력신호를 반전하여 출력하는 제2 클록드 인버터와; 상기 제1,제2 클록드 인버터의 출력신호를 공통입력받아 이를 반전하여 출력하는 제2 인버터로 각기 구성하여 된 것을 특징으로 하는 에스디램의 칼럼 어드레스 구동기.
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