KR20080083397A - 라이트 드라이버 및 이를 이용한 반도체 메모리 장치 - Google Patents

라이트 드라이버 및 이를 이용한 반도체 메모리 장치 Download PDF

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곽승욱
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Abstract

본 발명의 라이트 드라이버는 제어 신호가 인에이블 됨에 따라 글로벌 입출력 라인에 실린 데이터를 복수의 구동부에 공통으로 전송하는 전송부; 및 전송부의 출력 신호를 각 뱅크 선택 신호에 따라 해당 메모리 뱅크의 로컬 입출력 라인으로 드라이빙하는 복수의 구동부를 포함한다.
스택 뱅크 구조, 라이트 드라이버, 드라이버 콘트롤

Description

라이트 드라이버 및 이를 이용한 반도체 메모리 장치{Write Driver And Semiconductor Memory Apparatus Using The Same}
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 도 1에 도시한 라이트 드라이버의 상세 회로도,
도 3은 본 발명에 따른 라이트 드라이버의 블록도,
도 4는 도 3에 도시한 구동부의 일 실시예를 나타낸 상세 회로도,
도 5는 도 3에 도시한 전송부의 상세 회로도,
도 6은 도 3에 도시한 구동부의 다른 실시예를 나타낸 상세 회로도,
도 7은 도 3에 도시한 라이트 드라이버를 적용한 반도체 메모리 장치의 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 개별 전송부 200 : 라이트 드라이빙부
300 : 전송부 400 : 구동부
410 : 인에이블 제어부 420 : 풀업-풀다운부
421 : 제1 풀업 소자 422 : 제2 풀업 소자
423 : 제1 풀다운 소자 424 : 제2 풀다운 소자
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 라이트 드라이버에 관한 것이다.
일반적으로, 로우 어드레스 경로에서 센스 앰프에 의해 증폭된 신호가 비트라인으로부터 컬럼 셀렉트 선택에 의해 데이터 버스 라인에 실린 뒤 데이터 버스 라인 센스 앰프로 다시 증폭되어 출력 버퍼에 이르는 경로를 리드 경로라 하고 데이터 입력 버퍼로부터 입력된 데이터가 상기 센스 앰프에 이르는 경로를 라이트 경로라 한다.
메모리 소자를 구성하는 반도체 기판상 영역은 데이터를 저장하기 위한 메모리 셀들을 중심으로 한 코어(Core)영역과 입출력 배선 및 입출력 장치가 주로 배치되는 페리(Peripheral)영역으로 나뉜다. 코어 영역에서 페리 영역으로의 데이터 전송을 위해 비교적 긴 길이의 글록벌 입출력 버스가 배치된다. 글로벌 입출력 버스를 구성하는 글로벌 입출력 라인(GIO)의 코어 영역쪽 말단에는 코어 영역으로 입력되는 데이터를 증폭하기 위한 라이트 드라이버와 코어 영역에서 출력되는 데이터를 증폭하기 위한 입출력 센스 앰프가 존재한다.
상기 글로벌 버스를 구성하는 각 글로벌 입출력 라인에 실린 데이터를 메모리 셀 어레이 내부의 입출력 라인으로 구동하기 위하여 라이트 드라이버를 사용한다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 블록도이다.
도 1에 도시한 반도체 메모리 장치는 스택 뱅크 구조에서의 라이트 드라이버 블록도로서 복수의 메모리 뱅크 및 복수의 라이트 드라이버로 구성된다. 상기 라이트 드라이버는 개별 전송부(100)와 라이트 구동부(200)로 구성되어 각 뱅크마다 상기 라이트 구동부(200)의 출력 신호를 해당 로컬 입출력 라인쌍(LIO,LIOB)으로 전송한다. 도 1과 같은 스택 뱅크 구조를 도입하여 라이트 드라이버, 데이터 라인 및 신호 라인들의 배치들이 고집적도, 적은 비용을 이루었으나 라이트 드라이버가 상당히 많은 량으로 할당되어 있어 면적에 있어 많은 문제점을 갖고 있다.
도 2는 도 1에 도시한 라이트 드라이버의 상세 회로도이다.
도시한 것과 같이, 상기 라이트 드라이버는 각 뱅크마다 하나씩의 개별 전송부(100) 및 라이트 구동부(200)로 구성된다.
상기 개별 전송부(100)는 각 뱅크별 드라이버 제어 신호(BWEN)에 따라 구동하여 글로벌 입출력 라인쌍(GIO,GIOB)의 데이터를 상기 라이트 구동부(200)로 전송한다. 상기 뱅크별 드라이버 제어 신호(BWEN)는 라이트 동작시 활성화되는 뱅크에 해당하는 라이트 드라이버를 구동하기 위한 신호이다.
상기 개별 전송부(100)는 도시한 것과 같이, 제1,제2 피모스 트랜지스터(PM1,PM2) 및 제1 내지 제5 엔모스 트랜지스터(NM1~NM5)로 구성된다.
상기 라이트 구동부(200)는 도시한 것과 같이, 제1 내지 제4 인버터(IV1~IV4), 제3,제4 피모스 트랜지스터(PM3,PM4) 및 제6,제7 엔모스 트랜지스터(NM6,NM7)로 구성된다.
도시한 것과 같이 상기 제1 내지 제4 인버터(IV1~IV4)는 상기 개별 전송 부(100)의 제1,제2 출력 신호(C1,C2)를 입력 받아 로컬 입출력 라인쌍(LIO,LIOB)으로 데이터를 전송하기 위한 감지 신호(DRV,DRVB,LATB,LAT)를 생성한다.
상기 개별 전송부(100)의 출력인 제1 출력 신호(C1)와 제2 출력 신호(C2)는 상보적인 신호로 상기 제1 출력 신호(C1)가 하이이면 상기 제2 출력 신호(C2)는 로우이고, 상기 제1 출력 신호(C1)가 로우이면 상기 제2 출력 신호(C2)는 하이이다.
상기 글로벌 입출력 라인쌍(GIO,GIOB)의 신호가 각각 로우 레벨,하이 레벨이면 상기 개별 전송부(100)의 제1,제2 출력 신호(C1,C2)는 로우 레벨,하이 레벨이다. 상기 감지 신호(DRV,DRVB,LATB,LAT)는 제1 내지 제4 인버터(IV1~IV4)에 의해 하이 레벨,로우 레벨,로우 레벨,하이 레벨이다. 따라서, 상기 로컬 입출력 라인쌍(LIO,LIOB)은 각각 상기 제6 엔모스 트랜지스터(NM6) 및 상기 제4 피모스 트랜지스터(PM4)가 턴온되므로 상기 로컬 입출력 라인쌍(LIO,LIOB)은 로우 레벨,하이 레벨이다.
상기 글로벌 입출력 라인쌍(GIO,GIOB)의 신호가 각각 하이 레벨, 로우 레벨이면 상기 개별 전송부(100)의 제1,제2 출력 신호(C1,C2)는 하이 레벨,로우 레벨이다. 상기 감지 신호(DRV,DRVB,LATB,LAT)는 제1 내지 제4 인버터(IV1~IV4)에 의해 로우 레벨,하이 레벨,하이 레벨,로우 레벨이다. 따라서, 상기 로컬 입출력 라인쌍(LIO,LIOB)은 상기 제3 피모스 트랜지스터(PM3) 및 상기 제7 엔모스 트랜지스터(NM7)가 턴온되므로 하이 레벨,로우 레벨이다.
상기 라이트 드라이버는 뱅크별로 상기 개별 전송부(100)와 라이트 드라이빙부(200)를 구비하고 있다. 따라서, 메모리 용량이 증가할수록 상기 라이트 드라이 버의 면적이 증가하게 되므로 넷 다이의 감소를 초래하게 된다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 면적을 감소시킨 라이트 드라이버 및 이를 이용한 반도체 메모리 장치를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 라이트 드라이버는 제어 신호가 인에이블 됨에 따라 글로벌 입출력 라인에 실린 데이터를 복수의 구동부에 공통으로 전송하는 전송부; 및 상기 전송부의 출력 신호를 각 뱅크 선택 신호에 따라 해당 메모리 뱅크의 로컬 입출력 라인으로 드라이빙하는 복수의 구동부를 포함한다.
본 발명의 다른 실시예에 의한 반도체 메모리 장치는 복수의 메모리 뱅크; 제어 신호가 인에이블 됨에 따라 글로벌 입출력 라인에 실린 데이터를 복수의 라이트 구동부에 공통으로 전송하는 전송부; 및 상기 전송부의 출력 신호를 각 뱅크 선택 신호에 따라 상기 메모리 뱅크의 로컬 입출력 라인으로 드라이빙하는 복수의 구동부를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 라이트 드라이버의 블록도이다.
도시한 것과 같이, 본 발명에 따른 라이트 드라이버는 전송부(300) 및 복수의 구동부(400)로 구성된다.
상기 전송부(300)는 제어 신호(WE)가 인에이블 됨에 따라 글로벌 입출력 라인(GIO,GIOB)에 실린 데이터를 복수의 구동부(400)에 공통으로 전송한다.
상기 제어 신호(WE)는 라이트 동작 모드시 활성화 되는 신호로써 예를 들면, 상기 제어 신호(WE)는 라이트 인에이블 신호등이 있다. 따라서, 라이트 동작 모드에서 상기 제어 신호(WE)가 인에이블 됨에 따라 상기 전송부(300)는 구동되어 입력 받은 상기 글로벌 입출력 라인쌍(GIO,GIOB)의 신호를 상기 구동부(400)로 전송한다. 종래 기술과 차이점은 상기 전송부(300)에 해당하는 종래 기술의 개별 전송부(100)는 뱅크별 라이트 드라이버를 활성화시키는 신호에 따라 구동한 점이다. 즉, 상기 개별 전송부(100)는 라이트 동작 모드임과 동시에 해당 뱅크가 선택된 경우에 구동되는 반면, 본 발명에 따른 상기 전송부(300)는 뱅크 선택에 관계없이 라이트 동작 모드이면 구동된다.
상기 구동부(400)는 뱅크 선택 신호(BK<1:N>)에 따라 해당 메모리 뱅크의 로컬 입출력 라인쌍(LIO,LIOB)으로 상기 전송부(300)의 출력 신호를 전송한다. 상기 뱅크 선택 신호(BK)는 상기 글로벌 입출력 라인쌍(GIO,GIOB)에 실린 데이터를 전송할 메모리 뱅크(300)가 선택됨에 따라 인에이블되는 신호이다. 예를 들어 제1 메모리 뱅크에 데이터를 전송하는 경우 제1 뱅크 선택 신호(BK1)가 인에이블되고, 제2 내지 제N 뱅크 선택 신호(BK2~BKN)는 디스에이블 되므로 상기 구동부(400)는 상기 제1 메모리 뱅크의 로컬 입출력 라인쌍(LIO1,LIOB1)으로 데이터를 전송하고, 상기 제2 내지 제N 메모리 뱅크의 로컬 입출력 라인쌍(LIO2,LIOB2 ~ LION,LIOBN)에는 데이터를 전송하지 않는다. 상기 구동부(400)의 종래 기술과 차이점은 종래 기술에 따른 라이트 구동부(200)는 상기 개별 전송부(100)의 출력 신호를 입력 받아 상기 뱅크 선택 신호(BK<1:N>)와 같은 제어 신호가 없이 상기 로컬 입출력 라인쌍(LIO,LIOB)으로 데이터를 전송하는 반면 상기 구동부(400)는 상기 뱅크 선택 신호(BK<1:N>)에 따라 구동된다는 점이다. 즉, 상기 뱅크 선택 신호(BK<1:N>)가 인에이블인 경우 상기 전송부(300)의 출력 신호를 입력 받아 상기 로컬 입출력 라인쌍(LIO,LIOB)에 전송하고, 디스에이블인 경우에 상기 로컬 입출력 라인쌍(LIO,LIOB)은 플로팅 된다는 점이다.
이로 인해 본 발명에 따른 라이트 드라이버는 복수의 구동부(400)에 하나의 전송부(300)에 의한 동작이 가능함으로써 각 라이트 구동부(200)마다 개별 전송부(100)를 포함하는 종래 기술에 따른 라이트 드라이버에 비해 면적을 감소시킬 수 있다.
도 4는 도 3에 도시한 상기 구동부(400)의 상세 회로도이다.
도시한 것과 같이 상기 구동부(400)는 인에이블 제어부(410)와 풀업-풀다운부(420)으로 구성된다.
상기 인에이블 제어부(410)는 상기 뱅크 선택 신호(BK<1:N>,N은 자연수)에 따라 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)에 상응하는 감지 신호(LAT,LATB,DRVB,DRV)를 출력한다. 상기 인에이블 제어부(410)는 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)와 상기 뱅크 선택 신호(BK<1:N>)를 입력 받아 연산하는 제1,제2 노아 게이트(NOR1,NOR2) 및 상기 제1,제2 노아 게이트(NOR1,NOR2)의 출력을 반전시키는 제1,제2 인버터(IV1,IV2)로 구성된다. 상기 감 지 신호(LAT,LATB,DRVB,DRV)는 상기 제1,제2 노아 게이트(NOR1,NOR2) 및 상기 제1,제2 인버터(IV1,IV2)의 출력 신호이다.
상기 풀업-풀다운부(420)는 상기 감지 신호(LAT,LATB,DRVB,DRV)에 따라 구동 전압 레벨로 풀업 시키거나 접지 전압 레벨로 풀다운 시킨 신호를 로컬 입출력 라인쌍(LIO,LIOB)에 출력한다.
상기 풀업-풀다운부(420)는 상기 감지 신호(LAT,LATB,DRVB,DRV)를 입력 받아 상기 구동 전압 레벨로 풀업 시키는 제1,제2 풀업 소자(421,422)와 상기 접지 전압 레벨로 풀다운 시키는 제1,제2 풀다운 소자(423,424)로 구성된다. 상기 제1,제2 풀업 소자(421,422)는 제1,제2 피모스 트랜지스터(PM1,PM2)로 구현할 수 있고, 상기 제1,제2 풀다운 소자(423,424)는 제1,제2 엔모스 트랜지스터(NM1,NM2)로 구현할 수 있다.
도 4에 도시한 상기 구동부(400)의 동작 원리는 다음과 같다.
이하, 상기 감지 신호(LAT,LATB,DRVB,DRV)는 제1 내지 제4 감지 신호로 구분하겠다.
상기 전송부(300)의 제1,제2 출력 신호(C1,C2)를 입력 받은 복수개의 구동부(400) 중 예를 들면, 제1 뱅크에 라이트 동작이 실행되는 경우로서 상기 제1 뱅크에 해당하는 구동부(400)만이 활성화 되고, 제2 내지 제N 뱅크에 해당하는 구동부(400)는 비활성화되는 경우를 설명하겠다. 이하, 상기 뱅크 선택 신호(BK<1:N>)는 제1 뱅크에 해당하는 뱅크 선택 신호(BK1)이다.
상기 뱅크 선택 신호(BK1)가 로우 인 경우 상기 뱅크 선택 신호(BK1)의 반전 신호인 제3,제4 인버터(IV3,IV4)의 출력은 하이 이므로 상기 제1,제2 노아 게이트(NOR1,NOR2)의 출력은 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)에 상관없이 로우 레벨이다. 따라서 상기 제1,제2 감지 신호(LAT,LATB)는 하이 레벨이고,상기 제3,제4 감지 신호(DRVB,DRV)는 로우 레벨이다. 따라서, 상기 로컬 입출력 라인(LIO1)의 전압은 상기 제1,제4 감지 신호(LAT,DRV)가 각각 하이 레벨,로우 레벨이므로 플로팅 상태로 있고, 상기 로컬 입출력바 라인(LIOB1)의 전압은 상기 제2,제3 감지 신호(LATB,DRVB)가 각각 하이 레벨,로우 레벨이므로 역시 플로팅 상태에 있다.
상기 뱅크 선택 신호(BK1)가 하이 인 경우 상기 뱅크 선택 신호(BK1)의 반전 신호인 상기 제3,제4 인버터(IV3,IV4)의 출력은 로우 이므로 상기 제1,제2 노아 게이트(NOR1,NOR2)의 출력은 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)의 반전 신호이다. 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)가 하이 레벨,로우 레벨이면 제1,제2 감지 신호(LAT,LATB)는 로우 레벨, 하이 레벨이고, 상기 제3,제4 감지 신호(DRVB,DRV)는 하이 레벨,로우 레벨이다. 따라서, 상기 로컬 입출력 라인(LIO1)의 전압은 상기 제1,제4 감지 신호(LAT,DRV)가 로우 레벨,로우 레벨이므로 상기 제1 피모스 트랜지스터(PM1)가 턴온되고, 상기 제1 엔모스 트랜지스터(NM1)는 턴오프되므로 상기 코아 전압(Vcore) 레벨이 된다. 상기 로컬 입출력 라인바(LIOB)의 전압은 상기 제2,제3 감지 신호(LATB,DRVB)가 하이 레벨,하이 레벨이므로 상기 제2 피모스 트랜지스터(PM2)는 턴오프되고 상기 제2 엔모스 트랜지스터(NM2)가 턴온되어 접지 전압 레벨이 된다.
상기 뱅크 선택 신호(BK1)가 하이 레벨이며 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)가 로우 레벨,하이 레벨인 경우는 그와 반대로 상기 로컬 입출력 라인바(LIOB1)의 전압은 상기 코아 전압(Vcore) 레벨이 되고, 상기 로컬 입출력 라인(LIO1)의 전압은 접지 전압 레벨이 된다.
또한, 상기 뱅크 선택 신호(BK1)가 하이 인 경우 상기 뱅크 선택 신호(BK1)의 반전 신호인 상기 제3,제4 인버터(IV3,IV4)의 출력은 로우 이므로 상기 제1,제2 노아 게이트(NOR1,NOR2)의 출력은 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)의 반전 신호이다. 상기 전송부(300)가 프리차징 모드에서는 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)가 하이 레벨,하이 레벨이다. 따라서, 상기 제1,제2 노아 게이트(NOR1,NOR2)의 출력은 로우 레벨, 로우 레벨이다. 따라서, 상기 제1,제2 감지 신호(LAT,LATB)는 하이 레벨, 하이 레벨이고, 상기 제3,제4 감지 신호(DRVB,DRV)는 로우 레벨,로우 레벨이다. 따라서, 상기 로컬 입출력 라인(LIO1)의 전압은 상기 제1,제4 감지 신호(LAT,DRV)가 하이 레벨,로우 레벨이므로 상기 제1 피모스 트랜지스터(PM1)가 턴오프되고, 상기 제1 엔모스 트랜지스터(NM1)는 턴오프되므로 플로팅 상태가 된다. 상기 로컬 입출력 라인바(LIOB)의 전압은 상기 제2,제3 감지 신호(LATB,DRVB)가 하이 레벨,로우 레벨이므로 상기 제2 피모스 트랜지스터(PM2)는 턴오프되고 상기 제2 엔모스 트랜지스터(NM2)가 턴오프되어 마찬가지로 플로팅 상태가 된다.
도 5는 상기 전송부(300)의 일 실시예를 나타낸 상세 회로도이다.
상기 전송부(300)는 상기 제어 신호(WE)가 인에이블 됨에 따라 구동하고, 상 기 글로벌 입출력 라인쌍(GIO,GIOB)의 신호를 입력 받아 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)를 생성한다. 상기 제어 신호(WE)가 하이 레벨 인 경우, 상기 글로벌 입출력 라인쌍(GIO,GIOB)의 데이터가 하이 레벨,로우 레벨이면 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)는 하이 레벨,로우 레벨이다. 상기 제어 신호(WE)가 로우 레벨인 경우, 상기 전송부(300)는 상기 글로벌 입출력 라인쌍(GIO,GIOB)의 데이터를 전송하지 않는다.
도 5에 도시한 상기 전송부(300)는 일 실시예로서, 일반적으로 글로벌 입출력 라인(GIO,GIOB)에 실린 데이터를 입력 받아 상기 구동부(400)로 전송하는 회로에도 적용 가능하다. 단, 뱅크 선택과 관련한 신호(예:뱅크 인에이블 신호) 대신 라이트 인에이블 신호에 따라 구동한다는 차이점이 있다.
도 6은 도 3에 도시한 상기 구동부(400)의 다른 실시예를 나타낸 상세 회로도이다.
도시한 것과 같이 상기 구동부(400)는 인에이블 제어부(410)와 풀업-풀다운부(420)으로 구성된다.
상기 인에이블 제어부(410)는 상기 뱅크 선택 신호(BK<1:N>,N은 자연수)에 따라 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)에 상응하는 감지 신호(LAT,LATB,DRVB,DRV)를 출력한다. 상기 인에이블 제어부(410)는 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)와 상기 뱅크 선택 신호(BK<1:N>)를 입력 받아 연산하는 제1,제2 낸드 게이트(ND1,ND2) 및 상기 제1,제2 낸드 게이트(ND1,ND2)의 출력을 반전시키는 제5,제6 인버터(IV5,IV6)로 구성된다. 상기 감지 신 호(LAT,LATB,DRVB,DRV)는 상기 제1,제2 낸드 게이트(ND1,ND2) 및 상기 제5,제6 인버터(IV5,IV6)의 출력 신호이다.
상기 풀업-풀다운부(420)는 상기 감지 신호(LAT,LATB,DRVB,DRV)에 따라 구동 전압 레벨로 풀업 시키거나 접지 전압 레벨로 풀다운 시킨 신호를 로컬 입출력 라인쌍(LIO,LIOB)에 출력한다.
상기 풀업-풀다운부(420)는 상기 감지 신호(LAT,LATB,DRVB,DRV)를 입력 받아 상기 구동 전압 레벨로 풀업 시키는 제1,제2 풀업 소자(421,422)와 상기 접지 전압 레벨로 풀다운 시키는 제1,제2 풀다운 소자(423,424)로 구성된다. 상기 제1,제2 풀업 소자(421,422)는 제5,제6 피모스 트랜지스터(PM5,PM6)로 구현할 수 있고, 상기 제1,제2 풀다운 소자(423,424)는 제8,제9 엔모스 트랜지스터(NM8,NM9)로 구현할 수 있다.
도 6에 도시한 상기 구동부(400)의 동작 원리는 다음과 같다.
이하, 상기 감지 신호(LAT,LATB,DRVB,DRV)는 제1 내지 제4 감지 신호로 구분하겠다.
상기 전송부(300)의 제1,제2 출력 신호(C1,C2)를 입력 받은 복수개의 구동부(400) 중 예를 들면, 제1 뱅크에 라이트 동작이 실행되는 경우로서 상기 제1 뱅크에 해당하는 구동부(400)만이 활성화 되고, 제2 내지 제N 뱅크에 해당하는 구동부(400)는 비활성화되는 경우를 설명하겠다. 이하, 상기 뱅크 선택 신호(BK<1:N>)는 제1 뱅크에 해당하는 뱅크 선택 신호(BK1)이다.
상기 뱅크 선택 신호(BK1)가 로우 인 경우 상기 제1,제2 감지 신 호(LAT,LATB)는 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)에 상관없이 하이 레벨이고,상기 제3,제4 감지 신호(DRVB,DRV)는 로우 레벨이다. 따라서, 상기 로컬 입출력 라인(LIO1)의 전압은 상기 제1,제4 감지 신호(LAT,DRV)가 각각 하이 레벨,로우 레벨이므로 플로팅 상태로 있고, 상기 로컬 입출력바 라인(LIOB1)의 전압은 상기 제2,제3 감지 신호(LATB,DRVB)가 각각 하이 레벨,로우 레벨이므로 역시 플로팅 상태에 있다.
상기 뱅크 선택 신호(BK1)가 하이 인 경우 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)가 하이 레벨,로우 레벨이면 제1,제2 감지 신호(LAT,LATB)는 로우 레벨, 하이 레벨이고, 상기 제3,제4 감지 신호(DRVB,DRV)는 하이 레벨,로우 레벨이다. 따라서, 상기 로컬 입출력 라인(LIO1)의 전압은 상기 제1,제4 감지 신호(LAT,DRV)가 로우 레벨,로우 레벨이므로 상기 제5 피모스 트랜지스터(PM5)가 턴온되고, 상기 제8 엔모스 트랜지스터(NM8)는 턴오프되므로 상기 코아 전압(Vcore) 레벨이 된다. 상기 로컬 입출력 라인바(LIOB)의 전압은 상기 제2,제3 감지 신호(LATB,DRVB)가 하이 레벨,하이 레벨이므로 상기 제6 피모스 트랜지스터(PM6)는 턴오프되고 상기 제9 엔모스 트랜지스터(NM9)가 턴온되어 접지 전압 레벨이 된다.
상기 뱅크 선택 신호(BK1)가 하이 레벨이며 상기 전송부(300)의 제1,제2 출력 신호(C1,C2)가 로우 레벨,하이 레벨인 경우는 그와 반대로 상기 로컬 입출력 라인바(LIOB1)의 전압은 상기 코아 전압(Vcore) 레벨이 되고, 상기 로컬 입출력 라인(LIO1)의 전압은 접지 전압 레벨이 된다.
도 7은 도 3에 도시한 라이트 드라이버를 적용한 반도체 메모리 장치의 블록 도이다.
도시한 것과 같이, 도 7에 도시한 반도체 메모리 장치는 복수의 메모리 뱅크, 상기 메모리 뱅크에 해당하는 복수의 구동부(400) 및 상기 복수의 구동부(400)를 공통으로 제어하는 전송부(300)로 구성된다.
도 7에 도시한 반도체 메모리 장치는 도 2에 도시한 종래 기술에 따른 반도체 메모리 장치에 비해 라이트 드라이버를 구성하는 상기 구동부(400)와 상기 전송부(300)가 차지하는 면적이 종래의 라이트 구동부(200)와 개별 전송부(100)가 차지하는 면적에 비해 감소됨을 알 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 라이트 드라이버 및 이를 이용한 반도체 메모리 장치는 라이트 드라이버를 콘트롤하는 전송부를 공유함으로써 라이트 드라이버의 사이즈를 감소시킬 수 있고 그에 따른 반도체 메모리 장치 전체의 면적 감소시킬 수 있으므로 셀 효율 및 넷 다이를 증가시킬 수 있다.

Claims (13)

  1. 제어 신호가 인에이블 됨에 따라 글로벌 입출력 라인에 실린 데이터를 복수의 구동부에 공통으로 전송하는 전송부; 및
    상기 전송부의 출력 신호를 각 뱅크 선택 신호에 따라 해당 메모리 뱅크의 로컬 입출력 라인으로 드라이빙하는 복수의 구동부를 포함하는 라이트 드라이버.
  2. 제 1 항에 있어서,
    상기 제어 신호는 라이트 인에이블 신호인 것을 특징으로 하는 라이트 드라이버.
  3. 제 2 항에 있어서,
    상기 구동부는,
    상기 뱅크 선택 신호에 따라 상기 전송부의 출력 신호에 상응하는 감지 신호를 출력하는 인에이블 제어부; 및
    상기 감지 신호에 따라 구동 전압 레벨로 풀업 시키거나 접지 전압 레벨로 풀다운 시켜 상기 로컬 입출력 라인쌍에 출력하는 풀업-풀다운부로 구성된 것을 특징으로 하는 라이트 드라이버.
  4. 제 3 항에 있어서,
    상기 인에이블 제어부는,
    상기 뱅크 선택 신호에 따라 상기 전송부의 출력 신호를 입력 받아 연산하는 제1,제2 낸드 게이트; 및
    상기 제1,제2 낸드 게이트의 출력을 반전시키는 제1,제2 인버터로 구성된 것을 특징으로 하는 라이트 드라이버.
  5. 제 3 항에 있어서,
    상기 풀업-풀다운부는,
    상기 감지 신호에 따라 상기 로컬 입출력 라인쌍을 구동 전압 레벨로 풀업 시키는 풀업 소자; 및
    상기 감지 신호에 따라 상기 로컬 입출력 라인쌍을 접지 전압 레벨로 풀다운 시키는 풀다운 소자로 구성된 것을 특징으로 하는 라이트 드라이버.
  6. 제 5 항에 있어서,
    상기 풀업 소자는 피모스 트랜지스터이고 상기 풀다운 소자는 엔모스 트랜지스터인 것을 특징으로 하는 라이트 드라이버.
  7. 제 3 항에 있어서,
    상기 인에이블 제어부는,
    상기 뱅크 선택 신호의 반전 신호에 따라 상기 전송부의 출력 신호를 입력 받아 연산하는 제1,제2 노아 게이트; 및
    상기 제1,제2 노아 게이트의 출력을 반전시키는 제1,제2 인버터로 구성된 것을 특징으로 하는 라이트 드라이버.
  8. 복수의 메모리 뱅크;
    제어 신호가 인에이블 됨에 따라 글로벌 입출력 라인에 실린 데이터를 복수의 구동부에 공통으로 전송하는 전송부; 및
    상기 전송부의 출력 신호를 각 뱅크 선택 신호에 따라 상기 메모리 뱅크의 로컬 입출력 라인으로 드라이빙하는 복수의 구동부를 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 복수의 메모리 뱅크는 스택 구조로 배치되어 있는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제어 신호는 라이트 인에이블 신호임을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 뱅크 선택 신호는 메모리 뱅크 인에이블 신호임을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 구동부는,
    상기 뱅크 선택 신호에 따라 상기 전송부의 출력 신호에 상응하는 감지 신호를 출력하는 인에이블 제어부; 및
    상기 감지 신호에 따라 구동 전압 레벨로 풀업 시키거나 접지 전압 레벨로 풀다운 시켜 상기 로컬 입출력 라인쌍에 출력하는 풀업-풀다운부로 구성된 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 복수의 구동부 각각은 상기 복수의 메모리 뱅크와 일대일 매치되도록 구비되는 것을 특징으로 하는 반도체 메모리 장치.
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