TW202316422A - 鎖存電路、包括鎖存電路之傳輸電路、及包括傳輸電路之半導體裝置 - Google Patents

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Abstract

本技術可以包括：第一檢測單元，該第一檢測單元被配置為在正常讀取操作期間通過回應於控制時鐘信號的轉變而檢測輸入端子的位準來產生輸出信號；以及第二檢測單元，該第二檢測單元被配置為在狀態資訊讀取操作期間通過與控制時鐘信號的轉變無關地檢測輸入端子的位準來產生輸出信號。

Description

鎖存電路、包括鎖存電路之傳輸電路、及包括傳輸電路之半導體裝置
各種實施方式總體上關於一種半導體電路，更具體地，關於一種鎖存電路、一種包括該鎖存電路的傳輸電路和一種包括該傳輸電路的半導體裝置。
半導體裝置（例如，半導體記憶體裝置）可以將外部提供的資料存儲在存儲區中，並且將存儲在存儲區中的資料輸出到半導體記憶體裝置的外部。半導體記憶體裝置存在的問題是，隨著操作速度的增加（即，隨著操作頻率的增加），與資料輸出相關的電路配置的佈局裕量減小，並且電流消耗增加。
根據本發明的一個實施方式的一種鎖存電路可以包括：第一檢測單元，該第一檢測單元被配置為在正常讀取操作期間通過回應於控制時鐘信號的轉變而檢測輸入端子的位準來產生輸出信號；以及第二檢測單元，該第二檢測單元被配置為在狀態資訊讀取操作期間通過與控制時鐘信號的轉變無關地檢測輸入端子的位準來產生輸出信號。
根據本發明的一個實施方式的一種鎖存電路可以包括：交叉聯接鎖存器，該交叉聯接鎖存器被配置為回應於控制時鐘信號的轉變而鎖存輸入端子的位準，並且通過輸出端子輸出鎖存的資料；以及開關部分，該開關部分連接在輸出端子和輸入端子之間，並且被配置為回應於狀態資訊讀取信號而通過輸出端子來輸出通過輸入端子輸入的狀態資訊，而與控制時鐘信號的轉變無關。
根據本發明的一個實施方式的一種傳輸電路可以包括：鎖存電路，該鎖存電路被配置為在正常讀取操作期間通過根據控制時鐘信號的轉變檢測通過多個差分輸入端子輸入的資料的位準來產生輸出信號，並且被配置為在狀態資訊讀取操作期間通過與控制時鐘信號的轉變無關地檢測通過多個差分輸入端子輸入的狀態資訊的位準來產生輸出信號；以及串聯器，該串聯器被配置為串聯並且輸出輸出信號。
根據本發明的一個實施方式的一種半導體裝置可以包括：記憶體單元陣列，該記憶體單元陣列被配置為存儲正常資料；控制電路，該控制電路被配置為回應於外部時鐘信號而產生包括多相時鐘信號的控制信號，並且被配置為回應於狀態資訊讀取命令而輸出內部存儲的狀態資訊；輸入/輸出接端單元；以及傳輸電路，該傳輸電路被配置為通過根據控制時鐘信號的轉變檢測通過多個差分輸入端子輸入的正常資料的位準來產生輸出信號，並且被配置為在狀態資訊讀取操作期間通過與控制時鐘信號的轉變無關地檢測通過多個差分輸入端子輸入的狀態資訊的位準來產生輸出信號並且通過輸入/輸出接端單元將輸出信號輸出到外部裝置。
在下文中，將參照附圖更詳細地描述本發明的實施方式。
各種實施方式旨在提供可以增加佈局裕量並且降低電流消耗的一種鎖存電路、一種包括該鎖存電路的傳輸電路以及一種包括該傳輸電路的半導體裝置。
圖1是示出根據本發明的一個實施方式的半導體系統10的配置的圖。
參照圖1，根據本發明的一個實施方式的半導體系統10可以包括半導體裝置100和控制器101。半導體裝置100可以在控制器101的控制下操作。半導體裝置100可以根據從控制器101提供的命令CMD操作。命令CMD可以包括寫入命令、讀取命令和狀態資訊讀取命令。半導體裝置100可以回應於從控制器101提供的寫入命令而將資料寫入記憶體單元陣列。半導體裝置100可以回應於從控制器101提供的讀取命令而執行讀取操作。當從控制器101接收到讀取命令和位址時，半導體裝置100可以讀取對應於記憶體單元陣列中的位址的資料，並且可以將讀取的資料輸出到控制器101。半導體裝置100可以回應於從控制器101提供的狀態資訊讀取命令而執行狀態資訊讀取操作。當從控制器101接收到狀態資訊讀取命令時，半導體裝置100可以從與記憶體單元陣列分開設置的寄存器（以下稱為狀態資訊寄存器）讀取狀態資訊，並且可以將讀取的狀態資訊輸出到控制器101。
半導體裝置100可以包括NAND快閃記憶體記憶體、垂直NAND（以下稱為VNAND）快閃記憶體記憶體、NOR快閃記憶體記憶體、電阻隨機存取記憶體（RRAM）、相變記憶體（PRAM）、磁阻隨機存取記憶體（MRAM）、鐵電隨機存取記憶體（FRAM）、自旋轉移扭矩隨機存取記憶體（STT-RAM）等中的至少一種。本發明的半導體裝置100可以實現為三維陣列結構。本發明不僅可以應用於其中電荷存儲層被配置為導電浮柵的快閃記憶體記憶體設備，而且還可以應用於其中電荷存儲層被配置為絕緣膜的電荷捕捉快閃記憶體（CTF）。
控制器101可以連接在半導體裝置100和主機之間。主機可以包括CPU、GPU等。控制器101可以被配置為使主機和半導體裝置100進行介面連接。控制器101可以在主機的控制下向半導體裝置100發送寫入命令和讀取命令。
在控制器101和半導體裝置100之間，可以連接用於傳輸資料DQ的信號線、用於傳輸資料選通信號DQS的信號線和用於傳輸外部時鐘信號（以下稱為時鐘信號）CLK的信號線。資料選通信號DQS可以是雙向信號。在半導體裝置100的資料輸出操作期間，半導體裝置100可以向控制器101提供資料選通信號DQS。在半導體裝置100的讀取操作期間，控制器101可以向半導體裝置100提供資料選通信號DQS。
圖2是示出根據本發明的一個實施方式的半導體裝置100的配置的圖。
參照圖2，半導體裝置100可以包括記憶體單元陣列110、週邊電路120、控制電路130和輸入/輸出接端單元140。週邊電路120可以包括位址解碼器121、電壓發生器122、讀寫電路123和資料輸入/輸出電路124。
輸入/輸出接端單元140可以接收命令CMD、位址ADD和時鐘信號CLK，並且包括用於輸入/輸出資料DQ的多個接端141。
記憶體單元陣列110可以通過列線RL連接到位址解碼器121，並且可以通過位線BL1至BLm連接到讀寫電路123。記憶體單元陣列110可以包括多個存儲塊BLK1至BLKz。多個存儲塊BLK1至BLKz可以通過列線RL連接到位址解碼器121。多個存儲塊BLK1至BLKz可以通過位線BL1至BLm連接到讀寫電路123。多個存儲塊BLK1至BLKz中的每一個可以包括多個記憶體單元。多個記憶體單元可以分別是非揮發性記憶體單元。記憶體單元陣列110中包括的每個存儲塊可以包括多個頁。可以將多個記憶體單元中連接到實質相同的字線的記憶體單元定義為一個頁。多個存儲塊BLK1至BLKz可以存儲正常資料，即通過正常讀取操作和正常寫入操作發送和接收的資料。
半導體裝置100的每個記憶體單元可以被配置為存儲一個資料位元的單級單元（SLC）、存儲兩個資料位元的多級單元（MLC）、存儲三個資料位元的三級單元（TLC）或存儲四個資料位元的四級單元（QLC）。
週邊電路120可以驅動記憶體單元陣列110執行程式設計操作、讀取操作和抹除操作。
位址解碼器121可以通過列線RL連接到記憶體單元陣列110。位址解碼器121可以被配置為回應於控制電路130的控制而操作。位址解碼器121可以從控制電路130接收位址ADD。
位址解碼器121可以解碼位址ADD中的塊位址。位址解碼器121可以根據解碼的塊位址從存儲塊BLK1至BLKz中選擇至少一個存儲塊。位址解碼器121可以被配置為解碼接收的位址ADD中的列位址。位址解碼器121可以通過根據解碼的列位址將從電壓發生器122接收的電壓施加到至少一條字線WL來選擇選定存儲塊的至少一條字線。
位址解碼器121可以通過將程式設計電壓Vpgm施加到選定字線並且將比程式設計電壓具有更低位準的通過電壓Vpass施加到未選字線來執行程式設計操作。
位址解碼器121可以通過將讀取電壓Vread施加到選定字線並且將比讀取電壓Vread具有更高位準的通過電壓Vpass施加到未選字線來執行讀取操作。
可以以存儲塊為單位執行半導體裝置100的抹除操作。位址解碼器121可以解碼塊位址，並且根據解碼的塊位址選擇一個存儲塊。位址解碼器121可以通過將接地電壓施加到輸入到選定存儲塊的字線並且將抹除電壓Vers施加到形成有選定存儲塊的體區（bulk area）來執行抹除操作。
電壓發生器122可以產生半導體裝置100的操作所需的各種電壓。電壓發生器122可以產生讀取電壓Vread、通過電壓Vpass、程式設計電壓Vpgm、抹除電壓Vers等，並且將產生的電壓提供給位址解碼器121。例如，電壓發生器122可以包括多個泵浦電容器，並且可以在控制電路130的控制下通過選擇性地啟動多個泵浦電容器來產生多個電壓。
讀寫電路123可以包括多個頁緩衝器（例如，多個頁緩衝器PB1至PBm）。多個頁緩衝器PB1至PBm可以分別通過第一位線BL1至第m位線BLm連接到記憶體單元陣列110。多個頁緩衝器PB1至PBm可以回應於從控制電路130接收的控制信號CTRL而操作。
多個頁緩衝器PB1至PBm可以與資料輸入/輸出電路124進行資料通信。多個頁緩衝器PB1至PBm可以通過資料輸入/輸出電路124和資料線接收待存儲的資料，並且將接收的資料傳送到記憶體單元陣列110，從而執行程式設計操作。讀寫電路123可以通過位元線BL從選定頁的記憶體單元讀取資料，並且將讀取的資料輸出到資料輸入/輸出電路124，從而執行讀取操作。讀寫電路123可以通過使位元線BL浮置來執行抹除操作。
資料輸入/輸出電路124可以連接在多個頁緩衝器PB1至PBm和輸入/輸出接端單元140之間。資料輸入/輸出電路124可以回應於從控制電路130接收的控制信號CTRL而執行資料輸入和輸出操作。在讀取操作期間，資料輸入/輸出電路124可以通過輸入/輸出接端單元140向控制器101輸出經由多個頁緩衝器PB1至PBm從多個存儲塊BLK1至BLKz傳送的資料。在寫入操作期間，資料輸入/輸出電路124可以將通過輸入/輸出接端單元140從控制器101輸入的資料傳送到多個頁緩衝器PB1至PBm。在狀態資訊讀取操作期間，資料輸入/輸出電路124可以通過輸入/輸出接端單元140向控制器101輸出從控制電路130傳送的狀態資訊。
控制電路130可以連接到位址解碼器121、電壓發生器122、讀寫電路123、資料輸入/輸出電路124和輸入/輸出接端單元140。控制電路130可以通過輸入/輸出接端單元140接收命令CMD、位址ADD和時鐘信號CLK。控制電路130可以包括分頻電路（division circuit），並且分頻電路可以通過對時鐘信號CLK進行相位分離（phase-separating）和分頻來產生多相時鐘信號ICLK、QCLK、ICLKB和QCLKB。多相時鐘信號ICLK、QCLK、ICLKB和QCLKB可以具有例如對應於時鐘信號CLK的1/2的頻率。控制電路130可以根據命令CMD產生用於控制半導體裝置100的整體操作的控制信號CTRL。控制信號CTRL可以包括多相時鐘信號ICLK、QCLK、ICLKB和QCLKB中的至少一個。命令CMD可以包括讀取命令、寫入命令和狀態資訊讀取命令。控制電路130可以包括狀態資訊寄存器131。控制電路130可以回應於從控制器101提供的狀態資訊讀取命令而讀取存儲在狀態資訊寄存器131中的狀態資訊SR，並且將讀取的狀態資訊SR輸出到資料輸入/輸出電路124。從控制電路130輸出的狀態資訊SR可以經由資料輸入/輸出電路124和輸入/輸出接端單元140提供給控制器101。狀態資訊SR可以包括多個資料位元。多個資料位元可以各自限定最近輸入的命令是否已經被正常執行、先前輸入的命令是否已經被正常執行、是否存在當前正在進行的操作、是否存在當前處於待機的操作等，從而允許已經接收到狀態資訊SR的控制器101確定半導體裝置100的操作狀態。
圖3是示出根據本發明的一個實施方式的傳輸電路200的配置的圖。
傳輸電路200可以包括在圖2中的資料輸入/輸出電路124中。
參照圖3，傳輸電路200可通過根據預定時序來鎖存和串聯（serializing）資料並且根據串聯信號來驅動輸入/輸出接端單元140的接端而執行資料傳輸。
傳輸電路200可以包括第一鎖存電路210、第二鎖存電路220、時鐘控制電路230、串聯器240、緩衝器250和驅動器260。
第一鎖存電路210可以通過根據第一控制時鐘信號CLKCA＜0:N-1＞和CLKCAb＜0:N-1＞而鎖存數據D＜0:N-1＞來產生第一輸出信號DLT1＜0:N-1＞。第一鎖存電路210可以實現為根據狀態變數（即，輸入信號和/或時鐘信號）的當前位準引起輸出變化的位準觸發電路（level trigger circuit）。
第二鎖存電路220可以通過根據第二控制時鐘信號CLKCB＜0:N-1＞和第三控制時鐘信號CLKCC＜0:N-1＞而使用第一輸出信號DLT1＜0:N-1＞來產生第二輸出信號DLT2＜0:N-1＞和DLT2B＜0:N-1＞。第二鎖存電路220可以實現為位準觸發電路。
時鐘控制電路230可以通過根據多個時鐘賦能信號CLKEN＜0:N-1＞、狀態資訊讀取賦能信號SRENB和旁路信號BYPS而使用多相時鐘信號ICLK、QCLK、ICLKB和QCLKB來產生第一控制時鐘信號CLKCA＜0:N-1＞和CLKCAb＜0:N-1＞、第二控制時鐘信號CLKCB＜0:N-1＞和第三控制時鐘信號CLKCC＜0:N-1＞。可以根據狀態資訊讀取命令來產生狀態資訊讀取賦能信號SRENB和旁路信號BYPS。
串聯器240可以串聯並且輸出第二輸出信號DLT2＜0:N-1＞和DLT2B＜0:N-1＞。
緩衝器250可以預驅動並且輸出串聯器240的輸出。
驅動器260可以根據緩衝器250的輸出來驅動輸入/輸出接端單元140的接端。
圖4是示出圖3中的第一鎖存電路210的配置的圖。
參照圖4，第一鎖存電路210可以包括多個鎖存單元210-1至210-N，以用於分別通過鎖存資料D＜0:N-1＞來產生第一輸出信號DLT1＜0:N-1＞。由於多個鎖存單元210-1至210-N可以彼此相同地配置，因此僅示出並且將僅描述鎖存單元210-1的配置。
鎖存單元210-1可以包括第一邏輯門211至第三邏輯門213。第一邏輯門211可以根據第一控制時鐘信號CLKCA＜0＞和CLKCAb＜0＞而使資料D＜0＞反相，並且輸出反相的資料。當第一控制時鐘信號CLKCA＜0＞和CLKCAb＜0＞分別處於低位準和高位準時，第一邏輯門211可以將資料D＜0＞反相並輸出。第二邏輯門212可以通過使第一邏輯門211的輸出反相來產生第一輸出信號DLT1＜0＞。第三邏輯門213可以根據第一控制時鐘信號CLKCA＜0＞和CLKCAb＜0＞來鎖存第二邏輯門212的輸出。當第一控制時鐘信號CLKCA＜0＞和CLKCAb＜0＞分別處於高位準和低位準時，第三邏輯門213可以鎖存第二邏輯門212的輸出。
當第一控制時鐘信號CLKCA＜0＞和CLKCAb＜0＞分別基本上保持在低位準和高位準時，鎖存單元210-1可以對資料D＜0＞進行旁路而不鎖存資料D＜0＞。
雖然在圖4中未示出，但是當與其它鎖存單元210-2至210-N相對應的第一控制時鐘信號CLKCA＜0:N-1＞和CLKCAb＜0:N-1＞的信號反復轉變時，其它鎖存單元210-2至210-N可以鎖存資料D＜0:N-1＞中與其它鎖存單元210-2至210-N相對應的資料位元。當與其它鎖存單元210-2至210-N相對應的第一控制時鐘信號CLKCA＜0:N-1＞和CLKCAb＜0:N-1＞的信號基本保持在預定位準時，其它鎖存單元210-2至210-N可以對資料D＜0:N-1＞中的與其它鎖存單元210-2至210-N相對應的資料位元進行旁路而不鎖存資料位元。例如，當第一控制時鐘信號CLKCA＜N-1＞和CLKCAb＜N-1＞反復轉變時，鎖存單元210-N可以鎖存資料D＜N-1＞，並且當第一控制時鐘信號CLKCA＜N-1＞和CLKCAb＜N-1＞基本上保持在預定位準時，鎖存單元210-N可以對資料D＜N-1＞進行旁路而不鎖存資料D＜N-1＞。如上所述，第一鎖存電路210可以稱為位準觸發電路，其以根據時鐘信號的位準而非時鐘信號的轉變來改變輸出位準的位準觸發方法進行操作。
圖5是示出圖3中的第二鎖存電路220的配置的圖。
參照圖5，第二鎖存電路220可以包括多個鎖存單元220-1至220-N，以用於通過鎖存第一輸出信號DLT1＜0:N-1＞來分別產生第二輸出信號DLT2＜0:N-1＞和DLT2B＜0:N-1＞。由於多個鎖存單元220-1至220-N可以彼此相同地配置，因此僅示出並且將僅描述鎖存單元220-1的配置。
鎖存單元220-1可以包括多個電晶體221-1至221-9和222-1至222-3以及反相器223。在第一電晶體221-1中，第一電極可以連接到第二節點N2，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第一節點N1。第一電極、第二電極和第三電極可以分別是柵極端子、源極端子和汲極端子中的一者。下文中，在本發明的一個實施方式中，假設第一電極是柵極端子，第二電極是源極端子，並且第三電極是汲極端子。在第二電晶體221-2中，第一電極可以接收第二控制時鐘信號CLKCB＜0＞，並且第三電極可以連接到第一節點N1。第二電晶體221-2的第三電極的電壓位準可以作為第二輸出信號DLT2＜0＞輸出。反相器223可以將第一輸出信號DLT1＜0＞反相並輸出。在第三電晶體221-3中，第一電極可以接收反相器223的輸出，第三電極可以連接到第二電晶體221-2的第二電極。在第四電晶體221-4中，第一電極可以接收第二控制時鐘信號CLKCB＜0＞，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第一節點N1。在第五電晶體221-5中，第一電極可以連接到第一節點N1，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第二節點N2。在第六電晶體221-6中，第一電極可以接收第二控制時鐘信號CLKCB＜0＞,並且第三電極可以連接到第二節點N2。第六電晶體221-6的第三電極的電壓位準可以作為第二輸出信號DLT2B＜0＞輸出。在第七電晶體221-7中，第一電極可以接收第一輸出信號DLT1＜0＞，並且第三電極可以連接到第六電晶體221-6的第二電極。在第八電晶體221-8中，第一電極可以接收第二控制時鐘信號CLKCB＜0＞，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第二節點N2。在第九電晶體221-9中，第一電極可以接收第二控制時鐘信號CLKCB＜0＞，第二電極（或第三電極）可以連接到第一節點N1，並且第三電極（或第二電極）可以連接到第二節點N2。在第十電晶體222-1中，第一電極可以接收第三控制時鐘信號CLKCC＜0＞，第二電極可以連接到接地端子，並且第三電極可以共同連接到第三電晶體221-3的第二電極和第七電晶體221-7的第二電極。在第十一電晶體222-2中，第一電極可以接收第三控制時鐘信號CLKCC＜0＞，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第一節點N1。在第十二電晶體222-3中，第一電極可以接收第三控制時鐘信號CLKCC＜0＞，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第二節點N2。
當第二控制時鐘信號CLKCB＜0＞處於低位準時，鎖存單元220-1可以將第一節點N1和第二節點N2預充電到電源端子VCCQ的位準，並且在第二控制時鐘信號CLKCB＜0＞和第三控制時鐘信號CLKCC＜0＞的高位準時段期間，根據第一輸出信號DLT1＜0＞的位準改變第二輸出信號DLT2＜0＞和DLT2B＜0＞的位準。其它鎖存單元220-2至220-N可以以與鎖存單元220-1基本相同的方式操作。例如，當第二控制時鐘信號CLKCB＜N-1＞處於低位準時，鎖存單元220-N可以將第一節點N1和第二節點N2預充電到電源端子VCCQ的位準，並且在第二控制時鐘信號CLKCB＜N-1＞和第三控制時鐘信號CLKCC＜N-1＞的高位準時段期間可以根據第一輸出信號DLT1＜N-1＞的位準來改變第二輸出信號DLT2＜N-1＞和DLT2B＜N-1＞的位準。如上所述，第二鎖存電路220可以稱為位準觸發電路，因為它以根據時鐘信號的位準而非時鐘信號的轉變來改變輸出位準的位準觸發方法進行操作。
圖6是示出圖3中的時鐘控制電路230的配置的示意圖。
參照圖6，時鐘控制電路230可以包括多個時鐘控制單元230-1至230-N，以用於通過根據多個時鐘賦能信號CLKEN＜0:N-1＞、狀態資訊讀取賦能信號SRENB和旁路信號BYPS使用多相時鐘信號ICLK、QCLK、ICLKB和QCLKB來產生第一控制時鐘信號CLKCA＜0:N-1＞和CLKCAb＜0:N-1＞、第二控制時鐘信號CLKCB＜0:N-1＞和第三控制時鐘信號CLKCC＜0:N-1＞。由於多個時鐘控制單元230-1至230-N可以彼此相同地配置，因此僅示出並且將僅描述時鐘控制單元230-1的配置。
多個時鐘賦能信號CLKEN＜0:N-1＞可以是用於控制多相時鐘信號ICLK、QCLK、ICLKB和QCLKB的啟動的信號，並且可以分別對應於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB。例如，當N是4時，CLKEN＜0＞可以對應於ICLK，CLKEN＜1＞可以對應於QCLK，CLKEN＜2＞可以對應於ICLKB，並且CLKEN＜3＞可以對應於QCLKB。狀態資訊讀取賦能信號SRENB是根據狀態資訊讀取操作產生的信號，並且可以在狀態資訊讀取操作期間產生為具有低位準。旁路信號BYPS可以是根據狀態資訊讀取操作產生的信號，並且可以在狀態資訊讀取操作期間產生為具有高位準。
時鐘控制單元230-1可以包括多個邏輯門231-1至231-9。第一邏輯門231-1可以對多相時鐘信號ICLK、QCLK、ICLKB和QCLKB中的任何一個（例如，ICLK）和時鐘賦能信號CLKEN＜0＞執行與非操作，並且輸出與非操作的信號（NANDed signal）。第二邏輯門231-2可以對狀態資訊讀取賦能信號SRENB和第一邏輯門231-1的輸出執行與非操作，並且輸出與非操作的信號。第三邏輯門231-3可以將旁路信號BYPS反相並輸出。第四邏輯門231-4可以對第二邏輯門231-2的輸出和第三邏輯門231-3的輸出執行與非操作，以產生第一控制時鐘信號CLKCAb＜0＞。第五邏輯門231-5可以使第四邏輯門231-4的輸出反相，以產生第一控制時鐘信號CLKCA＜0＞。第六邏輯門231-6和第七邏輯門231-7可以緩衝第二邏輯門231-2的輸出，以產生第二控制時鐘信號CLKCB＜0＞。第八邏輯門231-8和第九邏輯門231-9可以緩衝第一邏輯門231-1的輸出，以產生第三控制時鐘信號CLKCC＜0＞。
在半導體裝置100的正常讀取操作期間，需要基於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB鎖存多個並行資料，並且將多個並行資料輸出到半導體裝置100的外部。在正常讀取操作期間，狀態資訊讀取賦能信號SRENB處於高位準，並且旁路信號BYPS處於低位準。因此，時鐘控制電路230可以使得第一控制時鐘信號CLKCA＜0:N-1＞和CLKCAb＜0:N-1＞、第二控制時鐘信號CLKCB＜0:N-1＞以及第三控制時鐘信號CLKCC＜0:N-1＞回應於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB而反復轉變。因此，傳輸電路200可以根據基於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB的時序來鎖存和串聯並行資料D＜0:N-1＞，並且根據串聯信號驅動輸入/輸出接端單元140的接端，從而執行資料傳輸。
同時，半導體裝置100的狀態資訊讀取操作可以僅包括順序輸出串列狀態資訊的操作，而與多相時鐘信號ICLK、QCLK、ICLKB和QCLKB無關。在狀態資訊讀取操作期間，多相時鐘信號ICLK、QCLK、ICLKB和QCLKB可以固定為預定位準（例如，高位準），狀態資訊讀取賦能信號SRENB可以處於低位準，並且旁路信號BYPS可以處於高位準。因此，時鐘控制電路230可以將第一控制時鐘信號CLKCA＜0:N-1＞基本保持在低位準，將第一控制時鐘信號CLKCAb＜0:N-1＞基本保持在高位準，並且將第二控制時鐘信號CLKCB＜0:N-1＞和第三控制時鐘信號CLKCC＜0:N-1＞基本保持在高位準。因此，第一鎖存電路210可以在對並行資料D＜0:N-1＞進行旁路而不進行鎖存操作，並且第二鎖存電路220也可以根據第一輸出信號DLT1＜0:N-1＞的位準產生第二輸出信號DLT2＜0:N-1＞和DLT2B＜0:N-1＞而不進行鎖存操作。由於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB被固定為高位準，所以第二輸出信號DLT2＜0:N-1＞和DLT2B＜0:N-1＞經由串聯器240、緩衝器250和驅動器260被驅動到輸入/輸出接端單元140，從而可以執行狀態資訊傳輸。
圖7是圖示根據本發明的另一個實施方式的傳輸電路300的配置的圖。
傳輸電路300可以包括在圖2中的資料輸入/輸出電路124中。
參照圖7，傳輸電路300可以通過根據預定時序來鎖存和串聯資料並且根據串聯信號來驅動輸入/輸出接端單元140的接端來執行資料傳輸。
傳輸電路300可以包括鎖存電路310、時鐘控制電路330、串聯器340、緩衝器350和驅動器360。傳輸電路300還可以包括邏輯門370，以用於通過使狀態資訊讀取賦能信號SRENB反相來產生反相的狀態資訊讀取賦能信號SREN。
鎖存電路310可以通過根據狀態資訊讀取賦能信號SRENB和控制時鐘信號CLK_CHOP＜0:N-1＞來鎖存數據D＜0:N-1＞而產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞。鎖存電路310可以被配置為支援邊緣觸發操作和上述位準觸發操作兩者。根據狀態資訊讀取賦能信號SRENB，可以切換到位準觸發電路操作和邊緣觸發電路操作中的一個。邊緣觸發方法可以回應於狀態變數（即，時鐘信號的上升邊緣或下降邊緣）根據輸入位準來改變輸出位準，並且可以在比在位準觸發方法中的操作頻率更高的操作頻率下實現穩定的信號處理。
時鐘控制電路330可以根據多個時鐘賦能信號CLKEN＜0:N-1＞以及多相時鐘信號ICLK、QCLK、ICLKB和QCLKB來產生控制時鐘信號CLK_CHOP＜0:N-1＞。
串聯器340可以串聯並且輸出輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞。
緩衝器350可以預驅動並且輸出串聯器340的輸出。
驅動器360可以根據緩衝器350的輸出來驅動輸入/輸出接端單元140的接端。
圖8是示出圖7中的鎖存電路310的配置的圖。
鎖存電路310可以被配置為在正常讀取操作期間通過回應於控制時鐘信號CLK_CHOP＜0:N-1＞的轉變而檢測資料D＜0:N-1＞的位準來產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞，並且在狀態資訊讀取操作期間通過在控制時鐘信號 CLK_CHOP＜0:N-1＞ 固定為設定位準的狀態下檢測資料D＜0:N-1＞的位準來產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞。
鎖存電路310可以包括第一檢測單元和第二檢測單元，第一檢測單元被配置為在正常讀取操作期間通過回應於控制時鐘信號CLK_CHOP＜0:N-1＞的轉變而檢測資料D＜0:N-1＞的位準來產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞，第二檢測單元被配置為在狀態資訊讀取操作期間通過與控制時鐘信號CLK_CHOP＜0:N-1＞的轉變無關地檢測資料D＜0:N-1＞的位準來產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞。
參照圖8，鎖存電路310可以包括多個鎖存單元310-1至310-N。由於多個鎖存單元310-1至310-N可以彼此相同地配置，因此示出並且將描述鎖僅存單元310-1的配置。
鎖存單元310-1可以包括差分輸入端子321至323、電流汲取器（current sink）324、交叉聯接鎖存器311以及開關部分325和326。
差分輸入端子321至323可以包括第一電晶體321、第二電晶體322和邏輯門323。邏輯門323可以使資料D＜0＞反相以產生反相的DB＜0＞。
電流汲取器324可以被配置為電晶體，並且可以通過根據控制時鐘信號CLK_CHOP＜0＞連接差分輸入端子321至323和接地端子來連接或斷開鎖存單元310-1的電流路徑。
交叉聯接鎖存器311可以通過回應於控制時鐘信號CLK_CHOP＜0＞的轉變而檢測差分輸入端子321至323的位準來產生輸出信號DLT＜0＞和DLTB＜0＞，並且可以通過差分輸出端子N11和N12來輸出輸出信號DLT＜0＞和DLTB＜0＞。交叉聯接鎖存器311可以包括多個電晶體312至317。差分輸出端子N11和N12可以包括第一節點N11和第二節點N12。在第一電晶體312中，第一電極可以連接到第二節點N12，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第一節點N11。在第二電晶體313中，第一電極可以連接到第二節點N12和第一電晶體312的第一電極，第三電極可以連接到第一節點N11，並且第二電極可以連接到差分輸入端子321至323中的第一電晶體321。在第三電晶體314中，第一電極可以接收控制時鐘信號CLK_CHOP＜0＞，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第一節點N11。在第四電晶體315中，第一電極可以連接到第一節點N11，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第二節點N12和第一電晶體312的第一電極。在第五電晶體316中，第一電極可以連接到第一節點N11和第四電晶體315的第一電極，第三電極可以連接到第二節點N12，並且第二電極可以連接到差分輸入端子321至323中的第二電晶體322。在第六電晶體317中，第一電極可以接收控制時鐘信號CLK_CHOP＜0＞，第二電極可以連接到電源端子VCCQ，並且第三電極可以連接到第二節點N12。第三電晶體314可以作為第一檢測單元操作，並且第六電晶體317可以作為第二檢測單元操作。
開關部分325和326可以連接在差分輸入端子321至323與差分輸出端子N11和N12之間，並且可以被配置為當反相的狀態資訊讀取賦能信號SREN處於高位準時，根據差分輸入端子321至323的位準變化來改變差分輸出端子N11和N12的位準，而與控制時鐘信號CLK_CHOP＜0＞的轉變無關。開關部分325和326可以包括連接在第一節點N11和差分輸入端321至323中的第一電晶體321之間的第一開關325，以及連接在第二節點N12和差分輸入端321至323中的第二電晶體322之間的第二開關326。
其它鎖存單元310-2至310-N可以以與鎖存單元310-1基本相同的方式操作。例如，當反相的狀態資訊讀取賦能信號SREN處於低位準時，鎖存單元310-N可以通過回應於控制時鐘信號CLK_CHOP＜N-1＞的轉變而鎖存差分輸入端子321至323的位準來產生輸出信號DLT＜N-1＞和DLTB＜N-1＞，並且通過差分輸出端子N11和N12來輸出輸出信號DLT＜N-1＞和DLTB＜N-1＞。當反相的狀態資訊讀取賦能信號SREN處於高位準時，鎖存單元310-N可以根據差分輸入端子321至323的位準變化來改變差分輸出端子N11和N12的位準，而與控制時鐘信號CLK_CHOP＜0:N-1＞的轉變無關。
圖9是示出圖7中的時鐘控制電路330的配置的圖，並且圖10是圖9中的時鐘控制電路330的操作時序圖。
參照圖9，時鐘控制電路330可以包括多個時鐘合成單元330-1至330-N，以用於通過根據多個時鐘賦能信號CLKEN＜0:N-1＞選擇性地組合多相時鐘信號ICLK、QCLK、ICLKB和QCLKB來產生控制時鐘信號CLK_CHOP＜0:N-1＞。由於多個時鐘合成單元330-1至330-N可以彼此相同地配置，因此僅示出並且將僅描述時鐘合成單元330-1的配置。
時鐘合成單元330-1可以包括多個邏輯門331至334。第一邏輯門331和第二邏輯門332可以對多相時鐘信號ICLK、QCLK、ICLKB和QCLKB中的任何一個（例如，ICLK）和時鐘賦能信號CLKEN＜0＞執行與操作，並且輸出與操作的信號。第三邏輯門333和第四邏輯門334可以對第二邏輯門332的輸出和多相時鐘信號ICLK、QCLK、ICLKB和QCLKB中的另一個（例如，QCLKB）執行與操作，並且輸出結果作為控制時鐘信號CLK_CHOP＜0＞。
其它時鐘合成單元330-2至330-N可以與時鐘合成單元330-1以基本相同的方式操作。例如，時鐘合成單元330-N可以通過合成多相時鐘信號ICLK、QCLK、ICLKB和QCLKB中與時鐘合成單元330-N相對應的兩個信號來產生控制時鐘信號CLK_CHOP＜N-1＞。
參照圖10，時鐘合成單元330-1可以通過合成ICLK和QCLKB來產生控制時鐘信號CLK_CHOP＜0＞，ICLK和QCLKB是諸如多相時鐘信號ICLK、QCLK、ICLKB和QCLKB的具有預定相位差（例如，其中在上升邊緣和下降邊緣之間存在1/4週期的差）的時鐘信號。控制時鐘信號CLK_CHOP＜0＞的頻率可以與外部時鐘信號CLK的頻率基本相同。鎖存電路310可以僅由頻率與外部時鐘信號CLK的頻率基本相同的控制時鐘信號CLK_CHOP＜0＞進行控制，從而可以容易地確保傳輸電路300的高速操作和操作時序裕量（operation timing margin）。
在半導體裝置100的正常讀取操作期間，需要基於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB來鎖存多個並行資料，並且將其輸出到半導體裝置100的外部。在正常讀取操作期間，多相時鐘信號ICLK、QCLK、ICLKB和QCLKB可以回應於外部時鐘信號CLK而反復轉變，並且反相的狀態資訊讀取賦能信號SREN可以處於低位準。因此，鎖存電路310可以通過回應於控制時鐘信號CLK_CHOP＜0:N-1＞的轉變（即，上升邊緣和下降邊緣）而檢測資料D＜0:N-1＞的位準來產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞。因此，傳輸電路300可以根據基於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB的時序來鎖存和串聯並行資料D＜0:N-1＞，並且根據串聯信號來驅動輸入/輸出接端單元140的接端，從而執行資料傳輸。
同時，半導體裝置100的狀態資訊讀取操作可以僅包括順序輸出串列狀態資訊的操作，而與多相時鐘信號ICLK、QCLK、ICLKB和QCLKB無關。在狀態資訊讀取操作期間，多相時鐘信號ICLK、QCLK、ICLKB和QCLKB可以固定為預定位準（例如，高位準），並且反相的狀態資訊讀取賦能信號SREN可以處於高位準。由於多相時鐘信號ICLK、QCLK、ICLKB和QCLKB可以固定為高位準，所以時鐘控制電路330可以基本上將控制時鐘信號CLK_CHOP＜0:N-1＞保持在高位準。因此，在鎖存電路310中，開關部分325和326可以根據差分輸入端子321至323的位準變化來改變差分輸出端子N11和N12的位準，而與控制時鐘信號CLK_CHOP＜0:N-1＞的轉變無關，從而產生輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞。因此，傳輸電路300可以通過經由串聯器340、緩衝器350和驅動器360將輸出信號DLT＜0:N-1＞和DLTB＜0:N-1＞驅動到輸入/輸出接端單元140來傳輸狀態資訊。
本發明所屬領域的技術人員能夠理解，在不改變其技術精神或基本特徵的情況下，本發明可以以其它特定形式實施。因此，應該理解，上述實施方式在所有方面都是說明性的而不是限制性的。本發明的範圍由所附權利要求書而不是具體描述來限定，並且應當理解，權利要求書的含義和範圍以及從其等同構思匯出的所有變型或變型形式都包括在本發明的範圍內。
相關申請的交叉引用：本申請案主張2021年10月7日於韓國智慧財產權局提交的韓國專利申請號第10-2021-0133018號的優先權，其通過引用整體結合於此。
10:半導體系統 100:半導體裝置 101:控制器 110:記憶體單元陣列 120:週邊電路 121:位址解碼器 122:電壓發生器 123:讀寫電路 124:資料輸入/輸出電路 130:控制電路 131:狀態資訊寄存器 140:輸入/輸出接端單元 141:接端 200:傳輸電路 210:第一鎖存電路 210-1至210-N:鎖存單元 211:第一邏輯門 212:第二邏輯門 213:第三邏輯門 220:第二鎖存電路 220-1至220-N:鎖存單元 221-1至221-9:電晶體 222-1至222-3:電晶體 223:反相器 230:時鐘控制電路 230-1至230-N:時鐘控制單元 231-1至231-9:邏輯門 240:串聯器 250:緩衝器 260:驅動器 300:傳輸電路 310:鎖存電路 310-1至310-N:鎖存單元 311:交叉聯接鎖存器 312至317:電晶體 321:差分輸入端子/第一電晶體 322:差分輸入端子/第二電晶體 323:差分輸入端子/邏輯門 324:電流汲取器 325:開關部分/第一開關 326:開關部分/第二開關 330:時鐘控制電路 330-1至330-N:時鐘合成單元 331:（第一）邏輯門 332:（第二）邏輯門 333:（第三）邏輯門 334:（第四）邏輯門 340:串聯器 350:緩衝器 360:驅動器 370:邏輯門
圖1是示出根據本發明的一個實施方式的半導體系統10的配置的圖。
圖2是示出根據本發明的一個實施方式的半導體裝置100的配置的圖。
圖3是圖示根據本發明的一個實施方式的傳輸電路200的配置的圖。
圖4是示出圖3中第一鎖存電路210的配置的圖。
圖5是示出圖3中第二鎖存電路220的配置的圖。
圖6是示出圖3中時鐘控制電路230的配置的圖。
圖7是圖示根據本發明的另一個實施方式的傳輸電路300的配置的圖。
圖8是示出圖7中鎖存電路310的配置的圖。
圖9是示出圖7中時鐘控制電路330的配置的圖。
圖10是圖9中時鐘控制電路330的操作時序圖。
300:傳輸電路
310:鎖存電路
330:時鐘控制電路
340:串聯器
350:緩衝器
360:驅動器

Claims (20)

  1. 一種鎖存電路，該鎖存電路包括： 第一檢測單元，該第一檢測單元在正常讀取操作期間通過回應於控制時鐘信號的轉變而檢測輸入端子的位準來產生輸出信號；以及 第二檢測單元，該第二檢測單元在狀態資訊讀取操作期間通過與該控制時鐘信號的轉變無關地檢測該輸入端子的位準來產生該輸出信號。
  2. 如請求項1所述的鎖存電路，其中，該第一檢測單元通過回應於當該控制時鐘信號轉變時出現的上升邊緣或下降邊緣而檢測通過該輸入端子輸入的資料的位準來產生該輸出信號。
  3. 如請求項1所述的鎖存電路，其中，該狀態資訊包括多個資料位元，該多個資料位元用於限定以下各項中的至少一者：最近輸入的命令是否已經被正常執行、先前輸入的命令是否已經被正常執行、是否存在當前正在進行的操作、以及是否存在當前處於待機的操作。
  4. 如請求項3所述的鎖存電路，其中，該第一檢測單元作為邊緣觸發電路進行操作，並且 其中，該第二檢測單元作為位準觸發電路進行操作。
  5. 一種鎖存電路，該鎖存電路包括： 交叉聯接鎖存器，該交叉聯接鎖存器回應於控制時鐘信號的轉變而鎖存輸入端子的位準，並且通過輸出端子輸出鎖存的資料；以及 開關部分，該開關部分連接在該輸出端子和該輸入端子之間，並且回應於狀態資訊讀取信號而通過該輸出端子來輸出通過該輸入端子輸入的狀態資訊，而與該控制時鐘信號的轉變無關。
  6. 如請求項5所述的鎖存電路，其中，該交叉聯接鎖存器回應於當該控制時鐘信號轉變時出現的上升邊緣或下降邊緣而檢測該輸入端子的位準。
  7. 如請求項5所述的鎖存電路，其中，該狀態資訊包括多個資料位元，該多個資料位元用於限定以下各項中的至少一者：最近輸入的命令是否已經被正常執行、先前輸入的命令是否已經被正常執行、是否存在當前正在進行的操作、以及是否存在當前處於待機的操作。
  8. 如請求項5所述的鎖存電路，其中，該鎖存電路在正常讀取操作期間作為邊緣觸發電路進行操作，並且在狀態資訊讀取操作期間作為位準觸發電路進行操作。
  9. 一種傳輸電路，該傳輸電路包括： 鎖存電路，該鎖存電路： 在正常讀取操作期間通過根據控制時鐘信號的轉變而檢測通過多個差分輸入端子輸入的資料的位準來產生輸出信號，並且 在狀態資訊讀取操作期間通過與該控制時鐘信號的轉變無關地檢測通過該多個差分輸入端子輸入的狀態資訊的位準來產生該輸出信號；以及 串聯器，該串聯器串聯並且輸出該輸出信號。
  10. 如請求項9所述的傳輸電路，該傳輸電路還包括： 驅動器，該驅動器根據該串聯器的輸出來驅動輸入/輸出接端單元的接端。
  11. 如請求項9所述的傳輸電路，該傳輸電路還包括： 分頻電路，該分頻電路通過對外部時鐘信號進行分頻來產生多相時鐘信號；以及 時鐘控制電路，該時鐘控制電路通過根據多個時鐘賦能信號選擇性地組合該多相時鐘信號來產生頻率與該外部時鐘信號的頻率相等的該控制時鐘信號。
  12. 如請求項9所述的傳輸電路，其中，該鎖存電路包括多個鎖存單元，並且 其中，該多個鎖存單元中的至少一個包括： 交叉聯接鎖存器，該交叉聯接鎖存器回應於該控制時鐘信號中的第一控制時鐘信號的轉變而鎖存該多個差分輸入端子中的第一差分輸入端子的位準，並且通過第一輸出端子來輸出鎖存的資料；以及 開關部分，該開關部分連接在該第一差分輸入端子和該第一輸出端子之間，並且回應於狀態資訊讀取信號而通過該第一輸出端子來輸出通過該第一差分輸入端子輸入的狀態資訊，而與該第一控制時鐘信號的轉變無關。
  13. 如請求項12所述的傳輸電路，其中，該交叉聯接鎖存器回應於當該第一控制時鐘信號轉變時出現的上升邊緣或下降邊緣而檢測該第一差分輸入端子的位準。
  14. 如請求項9所述的傳輸電路，其中，該狀態資訊包括多個資料位元，該多個資料位元用於限定以下各項中的至少一者：最近輸入的命令是否已經被正常執行、先前輸入的命令是否已經被正常執行、是否存在當前正在進行的操作、以及是否存在當前處於待機的操作。
  15. 如請求項9所述的傳輸電路，其中，該鎖存電路在該正常讀取操作期間作為邊緣觸發電路進行操作，並且在該狀態資訊讀取操作期間作為位準觸發電路進行操作。
  16. 一種半導體裝置，該半導體裝置包括： 記憶體單元陣列，該記憶體單元陣列存儲正常資料； 控制電路，該控制電路回應於外部時鐘信號而產生包括多相時鐘信號的控制信號，並且回應於狀態資訊讀取命令而輸出內部存儲的狀態資訊； 輸入/輸出接端單元；以及 傳輸電路，該傳輸電路： 在正常讀取操作期間，通過根據控制時鐘信號的轉變而檢測通過多個差分輸入端子輸入的該正常資料的位準來產生輸出信號，並且通過該輸入/輸出接端單元將該輸出信號輸出到外部裝置，並且 在狀態資訊讀取操作期間，通過與該控制時鐘信號的轉變無關地檢測通過該多個差分輸入端子輸入的狀態資訊的位準來產生該輸出信號，並且通過該輸入/輸出接端單元將該輸出信號輸出到外部裝置。
  17. 如請求項16所述的半導體裝置，其中，該控制電路包括： 分頻電路，該分頻電路通過對該外部時鐘信號進行相位分離和分頻來產生該多相時鐘信號。
  18. 如請求項16所述的半導體裝置，其中，該傳輸電路包括： 鎖存電路，該鎖存電路在該正常讀取操作期間通過根據該控制時鐘信號的轉變而檢測輸入資料的位準來產生該輸出信號，並且在該狀態資訊讀取操作期間通過與該控制時鐘信號的轉變無關地檢測輸入狀態資訊的位準來產生該輸出信號；以及 時鐘控制電路，該時鐘控制電路通過根據多個時鐘賦能信號選擇性地組合該多相時鐘信號來產生頻率與該外部時鐘信號的頻率相等的該控制時鐘信號。
  19. 如請求項18所述的半導體裝置，其中，該鎖存電路包括多個鎖存單元，並且 其中，該多個鎖存單元中的至少一個包括： 交叉聯接鎖存器，該交叉聯接鎖存器回應於該控制時鐘信號中的第一控制時鐘信號的轉變而鎖存第一差分輸入端子的位準，並且通過第一輸出端子輸出鎖存的信號；以及 開關部分，該開關部分連接在該第一差分輸入端子和該第一輸出端子之間，並且回應於狀態資訊讀取信號而通過該第一輸出端子輸出通過該第一差分輸入端子輸入的信號，而與該第一控制時鐘信號的轉變無關。
  20. 如請求項16所述的半導體裝置，其中，該狀態資訊包括多個資料位元，該多個資料位元用於限定以下各項中的至少一者：最近輸入的命令是否已經被正常執行、先前輸入的命令是否已經被正常執行、是否存在當前正在進行的操作、以及是否存在當前處於待機的操作。
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