JP4429007B2 - Nand型フラッシュメモリのページバッファ - Google Patents

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Description

この発明は、NAND型フラッシュメモリのページバッファに係り、特に、プログラムデータの内容に応じてデータローディングの速度を改善することができるNAND型フラッシュメモリのページバッファに関する。
最近、電気的にプログラムと消去が可能で、電源が供給されない状態でもデータが消去されずに格納される半導体メモリ素子の需要が増加しつつある。そして、多数のデータを格納することが可能な大容量のメモリ素子の開発のために、メモリセルの高集積化技術が開発されている。このため、複数のメモリセルが直列に連結されて一本のストリングになり、複数本のストリングが一つのメモリセルアレイを構成するNAND型のフラッシュメモリ装置が提案された。
NAND型フラッシュメモリ装置のフラッシュメモリセルは、半導体基板上のソースとドレインとの間に形成される電流通路(current path)と、前記半導体基板上の絶縁膜の間に形成されるフローティングゲート及びコントロールゲートとから構成される。フラッシュメモリセルの書込み(プログラム)は、通常、メモリセルのソース/ドレイン領域と半導体基板、すなわちバルク領域を接地させ、コントロールゲートに正の高電圧(プログラム電圧Vpp、例えば、15V〜20V)を印加してフローティングゲートと基板の間のファウラーノルトハイムトンネリング(Fowler-Nordheim tunneling)(以下、「FNトンネル」という)現象を生じさせることにより行われる。前記FNトンネル現象では、コントロールゲートに印加される高電圧Vppの電界によってバルク領域の電子がフローティングゲートに蓄積されて、メモリセルのしきい値電圧が増加する。
フラッシュメモリセルの消去は、コントロールゲートに負の高電圧(消去電圧Vera、例えば、−10V)を印加し、バルク領域に所定の電圧(例えば、5V)を印加してFNトンネルを発生させることにより、バルク領域を共有するセクタ単位で同時に行われる。前記FNトンネルは、フローティングゲートに蓄積された電子をソース領域へ放出させることにより、フラッシュメモリセルが約「−2V〜−3V」の消去しきい値電圧分布をもつようにする。プログラム動作(書込み動作)によってしきい値電圧が高くなったセルは、読出動作の際、ドレイン領域からソース領域への電流注入が防止されて、恰もオフされたかのように見える。そして、消去動作によってしきい値電圧が低くなったセルは、ドレイン領域からソース領域への電流が注入されて、恰もオンされたかのように見える。
通常のNAND型フラッシュメモリ装置は、メモリセルアレイ、ページバッファ及び列デコーダ(column decoder)を含んでなる。この他にも、コントロールロジック、行デコーダ(row decoder)、アドレスバッファなどを備える。メモリセルアレイは、列(縦)の方向に延びる複数本のビットラインに連結された複数本のメモリセルストリングを含む。
各メモリセルストリングは、直列に連結されたフローティングゲートタイプの複数のメモリセルを有し、前記各メモリセルのコントロールゲートは、行(横)の方向に延びる複数本のワードラインのうちの対応するワードラインに連結される。ページバッファは、ビットラインと列デコーダーとの間に連結された複数のページバッファからなる。列デコーダは、ページバッファとデータラインとの間に連結される。
図1は、従来の技術によるページバッファの回路図である。
第1ラッチ10にデータをローディングするためには、まず、図2aのデータラインディスチャージ信号DL_DISをハイ状態に活性化させる。したがって、NMOSトランジスタN7がターンオンされてデータラインの電荷がディスチャージされる。所望のカラムアドレスY−ADDRESSに応じて選択されるページバッファのデータ入力(DI又はnDI)を、入力しようとするデータ(ハイ又はロー)に応じてイネーブル (enable)させる。
例えば、データ入力DIがハイ状態であれば、NMOSトランジスタN1がターンオンされるので、第1ラッチ10のノードQ1の電位はハイ状態になる。逆に、データ入力nDIがハイ状態であれば、NMOSトランジスタN8がターンオンされるので、ノードQ1の電位はロー状態になる。
次に、データ伝達の過程を、図2bの波形図を併せて参考にしながら、説明する。
反転メインリセット信号MRSTbがロー状態になると、PMOSトランジスタP3がターンオンされ、ノードK1はハイ状態になる。したがって、第2ラッチ30の出力Q2はロー状態を保つ。反転プリチャージ信号PRECHbがロー状態になると、PMOSトランジスタP2がターンオンされ、NMOSトランジスタN10のゲートはハイ状態を保つが、ページダンプ信号PDUMPがハイ状態になると、第1ラッチ10に格納されたデータがNMOSトランジスタN9のゲート端子に伝達される。メインラッチ信号MLCHがハイ状態になると、NMOSトランジスタN10のゲートはハイ状態を保つ。第1ラッチ10の出力がハイ状態であれば、NMOSトランジスタN9がターンオンされ、メインラッチ信号 MLCHがハイ状態の区間でNMOSトランジスタN10がターンオンされるので、ノードK1の電位はロー状態になる。したがって、第2ラッチ30はハイ状態を格納する。すなわち、第1ラッチ10のデータが第2ラッチ30へ伝達される。
その後、ビットライン選択信号BLSLTがハイ状態になると、NMOSトランジスタN2がターンオンされ、第2ラッチ30に格納されたデータがビットラインを介してメモリセルに伝達される。
次に、読出し動作を説明する。
メモリセルに格納されたデータは、ビットライン選択信号に応じてNMOSトランジスタN2がターンオンされて第2ラッチ30に格納される。ページバッファデータ出力信号PBDOが活性化されると、NMOSトランジスタN3がターンオンされ、カラム選択器(Yセレクタ)20を介して、第2ラッチ30に格納されたデータがデータラインに伝達される。
このような従来のページバッファは、データローディングの際に、プログラムデータの内容に関係なく、最初のアドレスから最後のアドレスまでデータローディングのために待たなければならず、データ入力DI、nDIを制御信号として受け入れるNMOSトランジスタが必ず必要なので、大きいチップの面積を占めるという欠点がある。
したがって、この発明は、かかる問題点を解決するためのもので、その目的は、データローディングの速度を増加させながらも、チップの面積を減らすことができる、NAND型フラッシュメモリのページバッファを提供することにある。
上記目的を達成するために、この発明に係るNAND型フラッシュメモリのページバッファは、データをローディングするための第1ラッチと、ビットラインの選択信号に応じて、セルに格納されたデータを格納するための第2ラッチと、ハイ状態のデータをローディングするために前記第1ラッチをハイ状態にセットするためのセット手段と、ページバッファデータの出力信号に応じて、前記第2ラッチに格納されたデータをデータラインにのせるための第1スイッチング手段と、前記データラインの電荷をディスチャージするためのディスチャージ手段と、前記ディスチャージ手段によってディスチャージされた前記データラインをデータ制御信号に基づいて前記第1ラッチに連結し、前記第1ラッチにロー状態のデータがローディングされるようにするための第2スイッチング手段と、前記第1ラッチのデータを前記第2ラッチに伝えるためのデータ伝達手段とを含んで構成されることを特徴とする。
この発明によれば、ページバッファの構成が簡単になるうえ、データローディングの速度を改善することができる。また、セルに連結される直接経路を提供することにより、セル電流を測定することができる。
以下、添付する図面に基づいてこの発明の好ましい実施例を説明する。
図3は、この発明に係るNAND型フラッシュメモリのページバッファの回路図、図4a及び図4bは、図3の動作を説明するための波形図である。
メモリセルに格納されたデータは、ビットラインの選択信号に応じてNMOSトランジスタN2がターンオンされて第2ラッチ30に格納される。ページバッファデータ出力信号PBDOが活性化されると、NMOSトランジスタN3がターンオンされ、カラム選択器(Yセレクタ)20を介して、第2ラッチ30に格納されたデータがデータラインに伝達される。
ラッチ10にデータをローディングするためには、まず図4aの反転キャッシュセット信号CSETBをロー状態にしてPMOSトランジスタP1をターンオンして、第1ラッチ10のノードQ1をハイ状態にする。データラインディスチャージ信号DL_DISをハイ状態に活性化させると、NMOSトランジスタN7がターンオンされてデータラインの電荷がディスチャージされる。プログラムすべきページバッファの当該カラムアドレスY−ADDRESSのみ選択し、データ入力nDIを用いてノードQ1の電位をロー状態にする。
すなわち、ラッチ10にハイ状態をローディングするためには、反転キャッシュセット信号CSETBをロー状態にすればよい。一方、ロー状態をローディングするためには、データラインディスチャージ信号DL_DISをハイ状態に活性化させた状態でデータ入力nDIをハイ状態にすると、NMOSトランジスタN8がターンオンされて第1ラッチ10にローデータがローディングされる。ビットラインに連結されたセルの電気的な特性を測定するためには、制御信号TCELLIV(セル内)を活性化させてNMOSトランジスタN9をターンオンさせればよい。
次に、データ伝達の過程を図4bに基づいて説明する。
反転メインリセット信号MRSTbがロー状態になると、PMOSトランジスタP3がターンオンされ、ノードK1はハイ状態になる。したがって、第2ラッチ30の出力Q2はロー状態を保つ。反転プリチャージ信号PRECHbがロー状態になると、PMOSトランジスタP2がターンオンされ、NMOSトランジスタN9のゲートはハイ状態を保つが、ページダンプ信号PDUMP信号がハイ状態になると、第1ラッチ10に格納されたデータがNMOSトランジスターN9のゲート端子に伝達される。メインラッチ信号MLCHがハイ状態になると、NMOSトランジスタN10のゲートはハイ状態を保つ。第1ラッチ10の出力がハイ状態であれば、NMOSトランジスタN9がターンオンされ、メインラッチ信号MLCHがハイ状態の区間でNMOSトランジスタN10がターンオンされるので、ノードK1の電位はロー状態になる。したがって、第2ラッチ30はハイ状態を格納する。すなわち、第1ラッチ10のデータが第2ラッチ30へ伝達される。
その後、ビットライン選択信号BLSLTがハイ状態になると、NMOSトランジスタN2がターンオンされ、第2ラッチ30に格納されたデータがビットラインを介してメモリセルに伝達される。
次に、読出し動作を説明する。
メモリセルに格納されたデータは、ビットラインの選択信号に応じてNMOSトランジスタN2がターンオンされて第2ラッチ30に格納される。ページバッファデータ出力信号PBDOが活性化されると、NMOSトランジスタNがターンオンされ、カラム選択器(Yセレクタ)20を介して、第2ラッチ30に格納されたデータがデータラインに伝達される。
この発明の実施例では、従来のデータ入力 DIを要求しないので、データローディング速度が増加し、またこのデータ入力 DIを処理するためのトランジスタの構成を必要としなくなるので、その構成が簡単になる。
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明はこれらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
従来の技術に係るNAND型フラッシュメモリのページバッファの回路図である。 従来の技術に係るNAND型フラッシュメモリの動作を説明するための波形図である。 従来の技術に係るNAND型フラッシュメモリの動作を説明するための波形図である。 この発明に係るNAND型フラッシュメモリのページバッファの回路図である。 この発明に係るNAND型フラッシュメモリの動作を説明するための波形図である。 この発明に係るNAND型フラッシュメモリの動作を説明するための波形図である。
符号の説明
10 第1ラッチ
20 カラム選択器(Yセレクタ)
30 第2ラッチ

Claims (5)

  1. データを格納してローディングするために第1ノードに連結された第1ラッチと、
    ビットラインの選択信号に応じて、メモリセルに格納されたデータを格納するための第2ラッチと、
    前記第1ノード及び電源の間に連結され、前記第1ラッチにハイ状態のデータローディングされるようにスイッチングするためのセット手段と、
    ページバッファデータの出力信号に応じて、前記第2ラッチに格納されたデータをデータラインに伝達するための第1スイッチング手段と、
    前記データラインの電荷をディスチャージするためのディスチャージ手段と、
    前記ディスチャージ手段によってディスチャージされた前記データラインをデータ制御信号に基づいて前記第1ノードに連結し、前記第1ラッチにロー状態のデータがローディングされるようにするための第2スイッチング手段と、
    前記第1ラッチのデータを前記第2ラッチに伝えるためのデータ伝達手段と
    を備えてなるNAND型フラッシュメモリのページバッファ。
  2. 請求項1に記載のNAND型フラッシュメモリのページバッファにおいて、
    前記第1スイッチング手段は、前記ビットラインと前記第2ラッチとの間に接続され、ビットラインの選択信号に応じて動作する第1NMOSトランジスタで構成されてなる
    ことを特徴とするページバッファ。
  3. 請求項1に記載のNAND型フラッシュメモリのページバッファにおいて、
    前記セット手段は、電源と前記第1ラッチとの間に接続され、反転キャッシュセット信号に応じて動作するPMOSトランジスタを含んで構成されている
    ことを特徴とするページバッファ。
  4. 請求項1に記載のNAND型フラッシュメモリのページバッファにおいて、
    前記第2スイッチング手段は、前記第1ラッチと前記データラインとの間に接続され、前記データ制御信号に応じてターンオンされる第2NMOSトランジスタを含んで構成されている
    ことを特徴とするページバッファ。
  5. 請求項1に記載のNAND型フラッシュメモリのページバッファにおいて、
    前記ディスチャージ手段は、前記データラインと接地との間に接続され、データラインディスチャージの信号に応じてターンオンされる第3NMOSトランジスターを含んで構成されている
    ことを特徴とするページバッファ。
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