JP4429007B2 - Ｎａｎｄ型フラッシュメモリのページバッファ - Google Patents
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Description
この発明は、ＮＡＮＤ型フラッシュメモリのページバッファに係り、特に、プログラムデータの内容に応じてデータローディングの速度を改善することができるＮＡＮＤ型フラッシュメモリのページバッファに関する。
最近、電気的にプログラムと消去が可能で、電源が供給されない状態でもデータが消去されずに格納される半導体メモリ素子の需要が増加しつつある。そして、多数のデータを格納することが可能な大容量のメモリ素子の開発のために、メモリセルの高集積化技術が開発されている。このため、複数のメモリセルが直列に連結されて一本のストリングになり、複数本のストリングが一つのメモリセルアレイを構成するＮＡＮＤ型のフラッシュメモリ装置が提案された。
ＮＡＮＤ型フラッシュメモリ装置のフラッシュメモリセルは、半導体基板上のソースとドレインとの間に形成される電流通路(current path)と、前記半導体基板上の絶縁膜の間に形成されるフローティングゲート及びコントロールゲートとから構成される。フラッシュメモリセルの書込み（プログラム）は、通常、メモリセルのソース／ドレイン領域と半導体基板、すなわちバルク領域を接地させ、コントロールゲートに正の高電圧（プログラム電圧Ｖpp、例えば、１５Ｖ〜２０Ｖ）を印加してフローティングゲートと基板の間のファウラーノルトハイムトンネリング(Fowler-Nordheim tunneling)（以下、「ＦＮトンネル」という）現象を生じさせることにより行われる。前記ＦＮトンネル現象では、コントロールゲートに印加される高電圧Ｖｐｐの電界によってバルク領域の電子がフローティングゲートに蓄積されて、メモリセルのしきい値電圧が増加する。
フラッシュメモリセルの消去は、コントロールゲートに負の高電圧（消去電圧Ｖera、例えば、−１０Ｖ）を印加し、バルク領域に所定の電圧（例えば、５Ｖ）を印加してＦＮトンネルを発生させることにより、バルク領域を共有するセクタ単位で同時に行われる。前記ＦＮトンネルは、フローティングゲートに蓄積された電子をソース領域へ放出させることにより、フラッシュメモリセルが約「−２Ｖ〜−３Ｖ」の消去しきい値電圧分布をもつようにする。プログラム動作（書込み動作）によってしきい値電圧が高くなったセルは、読出動作の際、ドレイン領域からソース領域への電流注入が防止されて、恰もオフされたかのように見える。そして、消去動作によってしきい値電圧が低くなったセルは、ドレイン領域からソース領域への電流が注入されて、恰もオンされたかのように見える。
通常のＮＡＮＤ型フラッシュメモリ装置は、メモリセルアレイ、ページバッファ及び列デコーダ(column decoder)を含んでなる。この他にも、コントロールロジック、行デコーダ(row decoder)、アドレスバッファなどを備える。メモリセルアレイは、列（縦）の方向に延びる複数本のビットラインに連結された複数本のメモリセルストリングを含む。
各メモリセルストリングは、直列に連結されたフローティングゲートタイプの複数のメモリセルを有し、前記各メモリセルのコントロールゲートは、行（横）の方向に延びる複数本のワードラインのうちの対応するワードラインに連結される。ページバッファは、ビットラインと列デコーダーとの間に連結された複数のページバッファからなる。列デコーダは、ページバッファとデータラインとの間に連結される。
図１は、従来の技術によるページバッファの回路図である。
第１ラッチ１０にデータをローディングするためには、まず、図２ａのデータラインディスチャージ信号ＤＬ＿ＤＩＳをハイ状態に活性化させる。したがって、ＮＭＯＳトランジスタＮ７がターンオンされてデータラインの電荷がディスチャージされる。所望のカラムアドレスＹ−ＡＤＤＲＥＳＳに応じて選択されるページバッファのデータ入力（ＤＩ又はｎＤＩ）を、入力しようとするデータ（ハイ又はロー）に応じてイネーブル (enable)させる。
例えば、データ入力ＤＩがハイ状態であれば、ＮＭＯＳトランジスタＮ１がターンオンされるので、第１ラッチ１０のノードＱ１の電位はハイ状態になる。逆に、データ入力ｎＤＩがハイ状態であれば、ＮＭＯＳトランジスタＮ８がターンオンされるので、ノードＱ１の電位はロー状態になる。
次に、データ伝達の過程を、図２ｂの波形図を併せて参考にしながら、説明する。
反転メインリセット信号ＭＲＳＴｂがロー状態になると、ＰＭＯＳトランジスタＰ３がターンオンされ、ノードＫ１はハイ状態になる。したがって、第２ラッチ３０の出力Ｑ２はロー状態を保つ。反転プリチャージ信号ＰＲＥＣＨｂがロー状態になると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＮＭＯＳトランジスタＮ１０のゲートはハイ状態を保つが、ページダンプ信号ＰＤＵＭＰがハイ状態になると、第１ラッチ１０に格納されたデータがＮＭＯＳトランジスタＮ９のゲート端子に伝達される。メインラッチ信号ＭＬＣＨがハイ状態になると、ＮＭＯＳトランジスタＮ１０のゲートはハイ状態を保つ。第１ラッチ１０の出力がハイ状態であれば、ＮＭＯＳトランジスタＮ９がターンオンされ、メインラッチ信号 ＭＬＣＨがハイ状態の区間でＮＭＯＳトランジスタＮ１０がターンオンされるので、ノードＫ１の電位はロー状態になる。したがって、第２ラッチ３０はハイ状態を格納する。すなわち、第１ラッチ１０のデータが第２ラッチ３０へ伝達される。
その後、ビットライン選択信号ＢＬＳＬＴがハイ状態になると、ＮＭＯＳトランジスタＮ２がターンオンされ、第２ラッチ３０に格納されたデータがビットラインを介してメモリセルに伝達される。
次に、読出し動作を説明する。
メモリセルに格納されたデータは、ビットライン選択信号に応じてＮＭＯＳトランジスタＮ２がターンオンされて第２ラッチ３０に格納される。ページバッファデータ出力信号ＰＢＤＯが活性化されると、ＮＭＯＳトランジスタＮ３がターンオンされ、カラム選択器（Ｙセレクタ）２０を介して、第２ラッチ３０に格納されたデータがデータラインに伝達される。
このような従来のページバッファは、データローディングの際に、プログラムデータの内容に関係なく、最初のアドレスから最後のアドレスまでデータローディングのために待たなければならず、データ入力ＤＩ、ｎＤＩを制御信号として受け入れるＮＭＯＳトランジスタが必ず必要なので、大きいチップの面積を占めるという欠点がある。
したがって、この発明は、かかる問題点を解決するためのもので、その目的は、データローディングの速度を増加させながらも、チップの面積を減らすことができる、ＮＡＮＤ型フラッシュメモリのページバッファを提供することにある。
上記目的を達成するために、この発明に係るＮＡＮＤ型フラッシュメモリのページバッファは、データをローディングするための第１ラッチと、ビットラインの選択信号に応じて、セルに格納されたデータを格納するための第２ラッチと、ハイ状態のデータをローディングするために前記第１ラッチをハイ状態にセットするためのセット手段と、ページバッファデータの出力信号に応じて、前記第２ラッチに格納されたデータをデータラインにのせるための第１スイッチング手段と、前記データラインの電荷をディスチャージするためのディスチャージ手段と、前記ディスチャージ手段によってディスチャージされた前記データラインをデータ制御信号に基づいて前記第１ラッチに連結し、前記第１ラッチにロー状態のデータがローディングされるようにするための第２スイッチング手段と、前記第１ラッチのデータを前記第２ラッチに伝えるためのデータ伝達手段とを含んで構成されることを特徴とする。
この発明によれば、ページバッファの構成が簡単になるうえ、データローディングの速度を改善することができる。また、セルに連結される直接経路を提供することにより、セル電流を測定することができる。
以下、添付する図面に基づいてこの発明の好ましい実施例を説明する。
図３は、この発明に係るＮＡＮＤ型フラッシュメモリのページバッファの回路図、図４ａ及び図４ｂは、図３の動作を説明するための波形図である。
メモリセルに格納されたデータは、ビットラインの選択信号に応じてＮＭＯＳトランジスタＮ２がターンオンされて第２ラッチ３０に格納される。ページバッファデータ出力信号ＰＢＤＯが活性化されると、ＮＭＯＳトランジスタＮ３がターンオンされ、カラム選択器（Ｙセレクタ）２０を介して、第２ラッチ３０に格納されたデータがデータラインに伝達される。
ラッチ１０にデータをローディングするためには、まず図４ａの反転キャッシュセット信号ＣＳＥＴＢをロー状態にしてＰＭＯＳトランジスタＰ１をターンオンして、第１ラッチ１０のノードＱ１をハイ状態にする。データラインディスチャージ信号ＤＬ＿ＤＩＳをハイ状態に活性化させると、ＮＭＯＳトランジスタＮ７がターンオンされてデータラインの電荷がディスチャージされる。プログラムすべきページバッファの当該カラムアドレスＹ−ＡＤＤＲＥＳＳのみ選択し、データ入力ｎＤＩを用いてノードＱ１の電位をロー状態にする。
すなわち、ラッチ１０にハイ状態をローディングするためには、反転キャッシュセット信号ＣＳＥＴＢをロー状態にすればよい。一方、ロー状態をローディングするためには、データラインディスチャージ信号ＤＬ＿ＤＩＳをハイ状態に活性化させた状態でデータ入力ｎＤＩをハイ状態にすると、ＮＭＯＳトランジスタＮ８がターンオンされて第１ラッチ１０にローデータがローディングされる。ビットラインに連結されたセルの電気的な特性を測定するためには、制御信号ＴＣＥＬＬＩＶ（セル内）を活性化させてＮＭＯＳトランジスタＮ９をターンオンさせればよい。
次に、データ伝達の過程を図４ｂに基づいて説明する。
反転メインリセット信号ＭＲＳＴｂがロー状態になると、ＰＭＯＳトランジスタＰ３がターンオンされ、ノードＫ１はハイ状態になる。したがって、第２ラッチ３０の出力Ｑ２はロー状態を保つ。反転プリチャージ信号ＰＲＥＣＨｂがロー状態になると、ＰＭＯＳトランジスタＰ２がターンオンされ、ＮＭＯＳトランジスタＮ９のゲートはハイ状態を保つが、ページダンプ信号ＰＤＵＭＰ信号がハイ状態になると、第１ラッチ１０に格納されたデータがＮＭＯＳトランジスターＮ９のゲート端子に伝達される。メインラッチ信号ＭＬＣＨがハイ状態になると、ＮＭＯＳトランジスタＮ１０のゲートはハイ状態を保つ。第１ラッチ１０の出力がハイ状態であれば、ＮＭＯＳトランジスタＮ９がターンオンされ、メインラッチ信号ＭＬＣＨがハイ状態の区間でＮＭＯＳトランジスタＮ１０がターンオンされるので、ノードＫ１の電位はロー状態になる。したがって、第２ラッチ３０はハイ状態を格納する。すなわち、第１ラッチ１０のデータが第２ラッチ３０へ伝達される。
その後、ビットライン選択信号ＢＬＳＬＴがハイ状態になると、ＮＭＯＳトランジスタＮ２がターンオンされ、第２ラッチ３０に格納されたデータがビットラインを介してメモリセルに伝達される。
次に、読出し動作を説明する。
メモリセルに格納されたデータは、ビットラインの選択信号に応じてＮＭＯＳトランジスタＮ２がターンオンされて第２ラッチ３０に格納される。ページバッファデータ出力信号ＰＢＤＯが活性化されると、ＮＭＯＳトランジスタＮ３がターンオンされ、カラム選択器（Ｙセレクタ）２０を介して、第２ラッチ３０に格納されたデータがデータラインに伝達される。
この発明の実施例では、従来のデータ入力 ＤＩを要求しないので、データローディング速度が増加し、またこのデータ入力 ＤＩを処理するためのトランジスタの構成を必要としなくなるので、その構成が簡単になる。
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明はこれらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
１０ 第１ラッチ
２０ カラム選択器（Ｙセレクタ）
３０ 第２ラッチ
２０ カラム選択器（Ｙセレクタ）
３０ 第２ラッチ
Claims (5)
- データを格納してローディングするために第１ノードに連結された第１ラッチと、
ビットラインの選択信号に応じて、メモリセルに格納されたデータを格納するための第２ラッチと、
前記第１ノード及び電源の間に連結され、前記第１ラッチにハイ状態のデータがローディングされるようにスイッチングするためのセット手段と、
ページバッファデータの出力信号に応じて、前記第２ラッチに格納されたデータをデータラインに伝達するための第１スイッチング手段と、
前記データラインの電荷をディスチャージするためのディスチャージ手段と、
前記ディスチャージ手段によってディスチャージされた前記データラインをデータ制御信号に基づいて前記第１ノードに連結し、前記第１ラッチにロー状態のデータがローディングされるようにするための第２スイッチング手段と、
前記第１ラッチのデータを前記第２ラッチに伝えるためのデータ伝達手段と
を備えてなるＮＡＮＤ型フラッシュメモリのページバッファ。 - 請求項１に記載のＮＡＮＤ型フラッシュメモリのページバッファにおいて、
前記第１スイッチング手段は、前記ビットラインと前記第２ラッチとの間に接続され、ビットラインの選択信号に応じて動作する第１ＮＭＯＳトランジスタで構成されてなる
ことを特徴とするページバッファ。 - 請求項１に記載のＮＡＮＤ型フラッシュメモリのページバッファにおいて、
前記セット手段は、電源と前記第１ラッチとの間に接続され、反転キャッシュセット信号に応じて動作するＰＭＯＳトランジスタを含んで構成されている
ことを特徴とするページバッファ。 - 請求項１に記載のＮＡＮＤ型フラッシュメモリのページバッファにおいて、
前記第２スイッチング手段は、前記第１ラッチと前記データラインとの間に接続され、前記データ制御信号に応じてターンオンされる第２ＮＭＯＳトランジスタを含んで構成されている
ことを特徴とするページバッファ。 - 請求項１に記載のＮＡＮＤ型フラッシュメモリのページバッファにおいて、
前記ディスチャージ手段は、前記データラインと接地との間に接続され、データラインディスチャージの信号に応じてターンオンされる第３ＮＭＯＳトランジスターを含んで構成されている
ことを特徴とするページバッファ。
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