KR20040067195A - 낸드 플래시 메모리의 페이지 버퍼 - Google Patents

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Abstract

비트라인 선택 신호에 따라 셀에 저장된 데이터를 저장하기 위한 제 2 래치와, 페이지 버퍼 데이터 출력 신호에 따라 상기 제 2 래치에 저장된 데이터를 데이터 라인에 실어주기 위한 제 1 스위칭 수단과, 데이터를 로딩하기 위한 제 1 래치와, 하이 상태의 데이터를 로딩하기 위해 상기 제 1 래치를 하이 상태로 세트하기 위한 세트 수단과, 상기 데이터 라인의 전하를 디스차지 하기 위한 디스차지 수단과, 상기 디스차지 수단에 의해 디스차지된 상기 데이터 라인을 데이터 제어 신호에 따라 상기 제 1 래치에 연결하여 상기 제 1 래치에 로우 상태의 데이터가 로딩되도록 하기 위한 제 2 스위칭 수단과, 상기 제 1 래치의 데이터를 상기 제 2 래치에 전달하기 위한 데이터 전달 수단을 포함하여 구성된 낸드 플래시 메모리의 페이지 버퍼가 개시된다.

Description

낸드 플래시 메모리의 페이지 버퍼{Page buffer for NAND flash memory}
본 발명은 낸드 플래시 메모리의 페이지 버퍼에 관한 것으로, 특히 프로그램 데이터의 내용에 따라 데이터 로딩 속도를 개선할 수 있는 낸드 플래시 메모리의 페이지 버퍼에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플레시 메모리 장치가 제안되었다.
낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판(semiconductor substrate) 위에 소오스-드레인(source-drain) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판 위에 절연막(insulator) 사이에 형성되는 플로팅 게이트(floating gate)와 제어 게이트(control gate)로 구성된다. 플래시 메모리 셀의 프로그램(program)은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpp, 예를 들어, 15V ∼ 20V)을 인가하여 플로팅 게이트와 기판 사이의 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압(Vpp)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀의 드레솔드 전압이 증가하게 되는 것이다.
플래시 메모리 셀의 소거(erase)는 제어 게이트에 음의 고전압(erase voltage; Vera, 예를 들어, -10V)을 인가하고, 벌크영역에 소정의 전압(예를 들어, 5V)을 인가하여 F-N 터널링을 발생시킴으로써, 벌크 영역을 공유하는 섹터(sector)단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리셀들이 약 '-2V ∼ -3V'까지의 소거드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 프로그램 동작에 의해 드레솔드 전압이 높아진 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로전류가 주입되어 온(on)된 것처럼 보인다.
일반적인 낸드 플래시 메모리 장치는 메모리 셀 어레이(memory cell array), 페이지 버퍼(page buffer) 및 열 디코더(column decoder)로 구성된다. 이외에도, 제어 로직(control logic), 행 디코더(row decoder), 어드레스 버퍼(address buffer) 등을 구비한다. 메모리 셀 어레이는 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines)에 연결된 복수 개의 메모리 셀 스트링들을 포함한다.
각 메모리 셀 스트링들은 직렬로 연결된 플로팅 게이트 타입의 복수 개의 메모리 셀들을 가지며, 상기 각 메모리 셀의 제어 게이트는 행의 방향으로 신장하는 복수 개의 워드 라인들 중 대응되는 워드 라인에 연결된다. 페이지 버퍼는 비트 라인들과 열 디코더 사이에 연결된 복수 개의 페이지 버퍼들로 구성된다. 열 디코더는 페이지 버퍼와 데이터 라인(data lile) 사이에 연결된다.
도 1 은 종래 기술에 따른 페이지 버퍼 회로도이다.
제 1 래치(10)에 데이터를 로딩하기 위해서는 먼저 도 2a의 데이터 라인 디스차지 신호(DL_DIS)를 하이 상태로 활성화 시킨다. 그러므로, NMOS트랜지스터(N7)가 턴온되어 데이터 라인(Data Line)의 전하가 디스차지 된다. 원하는 컬럼 어드레스(Y-ADDRESS)에 따라 선택되는 페이지 버퍼의 데이터 입력(DI 또는 nDI)을, 입력하고자 하는 데이터(하이 또는 로우)에 따라 인에이블시켜 준다.
예를 들어 데이터 입력(DI)이 하이 상태 이면 NMOS트랜지스터(N1)가 턴온되므로 제 1 래치(10)의 노드(Q1)의 전위는 하이 상태가 된다. 반대로, 데이터 입력(nDI)이 하이 상태이면 NMOS트랜지스터(N8)가 턴온되므로 노드(Q1)의 전위는 로우 상태가 된다.
데이터 전달 과정을 도 2b 를 통해 설명하기로 한다.
메인 리셋 바 신호(MRSTb)가 로우 상태로 떨어지면 PMOS트랜지스터(P3)가 턴온되어 노드(K1)는 하이 상태가 된다. 그러므로 제 2 래치(30)의 출력(Q2)은 로우 상태를 유지하게 된다. 프리차지 바 신호(PRECHb)가 로우 상태로 떨어지면 PMOS트랜지스터(P2)가 턴온되어 NMOS트랜지스터(N10)의 게이트는 하이 상태를 유지하게되는데 페이지 덤프 신호(PDUMP)신호가 하이 상태가 되면 제 1 래치(10)에 저장된 데이터가 NMOS트랜지스터(N9)의 게이트 단자에 전달된다. 메인 래치 신호(N10)가 하이 상태가되면 NMO트랜지스터(N10)의 게이트는 하이 상태를 유지하게 된다. 제 1 래치(10)의 출력이 하이 상태이면 NMOS트랜지스터(N9)가 턴온되고 메인 래치 신호(MLCH)가 하이 상태인 구간에서 NMOS트랜지스터(N10)가 턴온되므로 노드(K1)의 전위는 로우 상태가 된다. 그러므로 제 2 래치(30)는 하이 상태를 저장하게 된다. 즉, 제 1 래치(10)의 데이터가 제 2 래치(30)로 전달된다.
이후, 비트라인 선택 신호(BLSLT)가 하이 상태가 되면 NMOS트랜지스터(N2)가 턴온되어 제 2 래치(30)에 저장된 데이터가 비트라인을 통해 메모리 셀에 전달된다.
독출 동작을 설명하면 다음과 같다.
메모리 셀에 저장된 데이터는 비트라인 선택신호에 따라 NMOS트랜지스터(N2)가 턴온되어 제 2 래치(30)에 저장된다. 페이지 버퍼 데이터 출력 신호(PBDO)가 활성화 되면 NMOS트랜지스터(N1)가 턴온되어 컬럼 선택기(Y-Selector:20)를 통해 제 2 래치(30)에 저장된 데이터가 데이터 라인에 전달된다.
이러한 종래의 페이지 버퍼는 데이터 로딩시 프로그램 데이터의 내용에 관계 없이 처음 어드레스부터 마지막 어드레스 까지 데이터 로딩을 위해 기다려야 하고 데이터 입력(DI, nDI)을 제어 신호로 받아들이는 NMOS트랜지스터가 필수적이므로 칩면적을 많이 차지하는 단점이 있다.
따라서, 본 발명은 데이터 로딩 속도를 증가시키면서도 칩 면적을 줄일 수 있는 낸드 플래시 메모리의 페이지 버퍼를 제공하는데 그 목적이 있다.
도 1 은 종래 기술에 따른 낸드 플래시 메모리의 페이지 버퍼 회로도.
도 2a 및 도 2b 는 도 1의 동작을 설명하기 위한 파형도.
도 3 은 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼 회로도.
도 4a 및 4b 는 도 3의 동작을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
10 및 30: 제 1 및 제 2 래치 20: 컬럼 셀렉터
상술한 목적을 달성하기 위한 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼는 비트라인 선택 신호에 따라 셀에 저장된 데이터를 저장하기 위한 제 2 래치와,
페이지 버퍼 데이터 출력 신호에 따라 상기 제 2 래치에 저장된 데이터를 데이터 라인에 실어주기 위한 제 1 스위칭 수단과,
데이터를 로딩하기 위한 제 1 래치와,
하이 상태의 데이터를 로딩하기 위해 상기 제 1 래치를 하이 상태로 세트하기 위한 세트 수단과,
상기 데이터 라인의 전하를 디스차지 하기 위한 디스차지 수단과,
상기 디스차지 수단에 의해 디스차지된 상기 데이터 라인을 데이터 제어 신호에 따라 상기 제 1 래치에 연결하여 상기 제 1 래치에 로우 상태의 데이터가 로딩되도록 하기 위한 제 2 스위칭 수단과,
상기 제 1 래치의 데이터를 상기 제 2 래치에 전달하기 위한 데이터 전달 수단을 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3 은 본 발명에 따른 낸드 플래시 메모리의 페이지 버퍼 회로도로써 도 4a 및 4b 를 참조하여 설명하기로 한다.
메모리 셀에 저장된 데이터는 비트라인 선택신호에 따라 NMOS트랜지스터(N2)가 턴온되어 제 2 래치(30)에 저장된다. 페이지 버퍼 데이터 출력 신호(PBDO)가 활성화 되면 NMOS트랜지스터(N1)가 턴온되어 컬럼 선택기(Y-Selector:20)를 통해 제 2 래치(30)에 저장된 데이터가 데이터 라인에 전달된다.
래치(10)에 데이터를 로딩하기 위해서는 먼저 도 4a의 캐쉬 세트 바 신호(CSETB)를 로우 상태로 하여 제 1 래치(10)의 노드(Q1)를 하이 상태로 만들어 준다. 데이터 라인 디스차지 신호(DL_DIS)를 하이 상태로 활성화 시키면 NMOS트랜지스터(N7)가 턴온되어 데이터 라인(Data Line)의 전하가 디스차지 된다. 프로그램해야 할 페이지 버퍼의 해당 컬럼 어드레스(Y-ADDRESS)만 선택하고 데이터 입력(nDI)을 이용하여 노드(Q1)의 전위를 로우 상태로 만들어 준다.
즉, 래치(10)에 하이 상태를 로딩하기 위해서는 캐쉬 세트 바 신호(CSETB)를 로우 상태로 만들어 주면 된다. 반면에, 로우 상태를 로딩하기 위해서는 데이터 라인 디스차지 신호(DL_DIS)를 하이 상태로 활성화 시킨 상태에서 데이터 입력(nDI)을 하이 상태로 하면 NMOS트랜지스터(N8)가 턴온되어 제 1 래치(10)에 로우 데이터가 로딩된다. 비트라인에 연결된 셀의 전기적 특성을 측정하기 위해서는 제어 신호(TCELLIV)를 활성화시켜 NMOS트랜지스터(N9)를 턴온시켜 주면된다.
데이터 전달 과정을 도 4b 를 통해 설명하기로 한다.
메인 리셋 바 신호(MRSTb)가 로우 상태로 떨어지면 PMOS트랜지스터(P3)가 턴온되어 노드(K1)는 하이 상태가 된다. 그러므로 제 2 래치(30)의 출력(Q2)은 로우 상태를 유지하게 된다. 프리차지 바 신호(PRECHb)가 로우 상태로 떨어지면 PMOS트랜지스터(P2)가 턴온되어 NMOS트랜지스터(N10)의 게이트는 하이 상태를 유지하게되는데 페이지 덤프 신호(PDUMP)신호가 하이 상태가 되면 제 1 래치(10)에 저장된 데이터가 NMOS트랜지스터(N9)의 게이트 단자에 전달된다. 메인 래치 신호(N10)가 하이 상태가되면 NMO트랜지스터(N10)의 게이트는 하이 상태를 유지하게 된다. 제 1 래치(10)의 출력이 하이 상태이면 NMOS트랜지스터(N9)가 턴온되고 메인 래치 신호(MLCH)가 하이 상태인 구간에서 NMOS트랜지스터(N10)가 턴온되므로 노드(K1)의 전위는 로우 상태가 된다. 그러므로 제 2 래치(30)는 하이 상태를 저장하게 된다. 즉, 제 1 래치(10)의 데이터가 제 2 래치(30)로 전달된다.
이후, 비트라인 선택 신호(BLSLT)가 하이 상태가 되면 NMOS트랜지스터(N2)가턴온되어 제 2 래치(30)에 저장된 데이터가 비트라인을 통해 메모리 셀에 전달된다.
독출 동작을 설명하면 다음과 같다.
메모리 셀에 저장된 데이터는 비트라인 선택신호에 따라 NMOS트랜지스터(N2)가 턴온되어 제 2 래치(30)에 저장된다. 페이지 버퍼 데이터 출력 신호(PBDO)가 활성화 되면 NMOS트랜지스터(N1)가 턴온되어 컬럼 선택기(Y-Selector:20)를 통해 제 2 래치(30)에 저장된 데이터가 데이터 라인에 전달된다.
본 발명의 실시예에서는 종래의 데이터 입력(DI)을 요구하지 않으므로 데이터 로딩 속도가 증가하게 되고, 또한 이 데이터 입력(DI)을 처리하기 위한 트랜지스터의 구성을 필요로 하지 않게 되므로 구성이 간단해 진다.
상술한 바와 같이, 본 발명에 의하면 페이지 버퍼의 구성이 간단해 질 뿐만 아니라 데이터 로딩 속도를 개선할 수 있다. 또한 셀과 연결되는 직접 경로를 제공하므로써 셀 전류를 측정할 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (5)

  1. 비트라인 선택 신호에 따라 셀에 저장된 데이터를 저장하기 위한 제 2 래치와,
    페이지 버퍼 데이터 출력 신호에 따라 상기 제 2 래치에 저장된 데이터를 데이터 라인에 실어주기 위한 제 1 스위칭 수단과,
    데이터를 로딩하기 위한 제 1 래치와,
    하이 상태의 데이터를 로딩하기 위해 상기 제 1 래치를 하이 상태로 세트하기 위한 세트 수단과,
    상기 데이터 라인의 전하를 디스차지 하기 위한 디스차지 수단과,
    상기 디스차지 수단에 의해 디스차지된 상기 데이터 라인을 데이터 제어 신호에 따라 상기 제 1 래치에 연결하여 상기 제 1 래치에 로우 상태의 데이터가 로딩되도록 하기 위한 제 2 스위칭 수단과,
    상기 제 1 래치의 데이터를 상기 제 2 래치에 전달하기 위한 데이터 전달 수단을 포함하여 구성된 것을 특징으로하는 낸드 플래시 메모리의 페이지 버퍼.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 수단은 상기 비트라인과 상기 제 2 래치 간에 접속되며 비트라인 선택 신호에 따라 동작하는 제 1 NMOS트랜지스터로 구성된 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
  3. 제 1 항에 있어서,
    상기 세트 수단은 전원과 상기 제 1 래치 간에 접속되며 캐쉬 세트 바 신호에 따라 동작하는 PMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
  4. 제 1 항에 있어서,
    상기 제 2 스위칭 수단은 상기 제 1 래치와 상기 데이터 라인 간에 접속되며 상기 데이터 제어 신호에 따라 턴온되는 제 2 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 낸드 플래쉬 메모리의 페이지 버퍼.
  5. 제 1 항에 있어서,
    상기 디스차지 수단은 상기 데이터 라인과 접지 간에 접속되며 데이터 라인 지스차지 신호에 따라 턴온되는 제 3 NMOS트랜지스터를 포함하여 구성된 것을 특징으로 하는 낸드 플래시 메모리의 페이지 버퍼.
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