KR20010001974A - 낸드 플래시 메모리 장치 - Google Patents

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KR20010001974A
KR20010001974A KR1019990021530A KR19990021530A KR20010001974A KR 20010001974 A KR20010001974 A KR 20010001974A KR 1019990021530 A KR1019990021530 A KR 1019990021530A KR 19990021530 A KR19990021530 A KR 19990021530A KR 20010001974 A KR20010001974 A KR 20010001974A
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윤종용
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Abstract

본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이, 센싱부 및 열 디코더를 포함한다. 상기 메모리 셀 어레이는 복수 개의 플래시 메모리 셀들이 직렬로 연결된 복수 개의 메모리 셀 스트링들을 포함한다. 상기 센싱부는 복수 개의 센싱 회로들을 포함하고, 각 센싱 회로는 스위치 회로, 비교 회로 및 래치 회로를 포함하며, 공통 소오스 라인로부터 메모리 셀 스트링들을 통해 전달되는 상기 센싱 전류의 전압 레벨에 상응하는 데이터를 저장한다. 이와 같이, 본 발명에 따른 플래시 메모리 장치는 공통 소오스 라인으로부터 메모리 셀 스트링들을 통해 전달되는 센싱 전류의 전압 레벨을 검출하고, 그 전압 레벨에 상응하는 멀티-비트 데이터를 저장하여, 멀티-비트 데이터 독출 동작시 소요되는 시간을 줄임으로써, 플래시 메모리 장치의 동작 속도가 향상된다.

Description

낸드 플래시 메모리 장치{A NAND FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 장치에 관한 것으로서, 더 구체적으로는 낸드 플래시 메모리 장치에 관한 것이다.
최근, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 전원(power)이 공급되지 않는 상태에서도 데이터가 소거되지 않고 저장 가능한 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 수의 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서, 메모리 셀(memory cell)의 고집적화 기술이 개발되고 있다. 이를 위해, 복수 개의 메모리 셀들이 직렬로 연결되어 한 개의 스트링(string)으로 구성되고, 복수 개의 스트링들이 하나의 메모리 셀 어레이(memory cell array)를 이루는 낸드(NAND) 타입의 플레시 메모리 장치가 제안되었다.
도시되지는 않았지만, 낸드 플래시 메모리 장치의 플래시 메모리 셀들은 반도체 기판(semiconductor substrate) 위에 소오스-드레인(source-drain) 사이에 형성되는 전류 통로(current pass) 및 상기 반도체 기판 위에 절연막(insulator) 사이에 형성되는 플로팅 게이트(floating gate)와 제어 게이트(control gate)로 구성된다. 그리고, 플래시 메모리 셀의 프로그램(program)은 일반적으로, 메모리 셀의 소오스/드레인 영역과 반도체 기판 즉, 벌크 영역을 접지시키고, 제어 게이트에 양의 고전압(program voltage; Vpp, 예를 들어, 15V ∼ 20V)을 인가하여 플로팅 게이트와 기판 사이의 파울러 노드하임 터널링(Fowler-Nordheim tunneling; 이하, F-N 터널링)을 발생시킴으로써 수행된다. 상기 F-N 터널링은 제어 게이트에 인가되는 고전압(Vpp)의 전계(electric field)에 의해 벌크 영역의 전자들이 플로팅 게이트에 축적되어 메모리 셀이 드레솔드 전압이 증가하게 되는 것이다.
플래시 메모리 셀의 소거(erase)는 제어 게이트에 음의 고전압(erase voltage; Vera, 예를 들어, -10V)을 인가하고, 벌크 영역에 소정의 전압(예를 들어, 5V)을 인가하여 F-N 터널링을 발생시킴으로써, 벌크 영역을 공유하는 섹터(sector)단위로 동시에 수행된다. 상기 F-N 터널링은 플로팅 게이트에 축적된 전자들을 소오스 영역으로 방출시킴으로써, 플래시 메모리 셀들이 약 '-2V ∼ -3V'까지의 소거 드레솔드 전압(erase threshold voltage) 분포를 가지게 한다. 프로그램 동작에 의해 드레솔드 전압이 높아진 셀은 독출 동작시 드레인 영역으로부터 소오스 영역으로 전류가 주입되는 것이 방지되어 오프(off)된 것처럼 보인다. 그리고, 소거 동작에 의해 드레솔드 전압이 낮아진 셀은 드레인 영역으로부터 소오스 영역으로 전류가 주입되어 온(on)된 것처럼 보인다.
도 1을 참조하면, 일반적인 낸드 플래시 메모리 장치는 메모리 셀 어레이(memory cell array; 10), 페이지 버퍼부(page buffers; 20) 및 열 디코더(column decoder; 30)로 구성된다. 이외에도, 도시되지는 않았지만, 제어 로직(control logic), 행 디코더(row decoder), 어드레스 버퍼(address buffer) 등을 구비한다. 상기 메모리 셀 어레이(10)는 열의 방향으로 신장하는 복수 개의 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)에 연결된 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다.
상기 각 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)은 직렬로 연결된 플로팅 게이트 타입의 복수 개의 메모리 셀들을 가지며, 상기 각 메모리 셀의 제어 게이트는 행의 방향으로 신장하는 복수 개의 워드 라인들(word lines; WL0, WL1, ..., WLn-1, WLn) 중 대응되는 워드 라인에 연결된다. 상기 페이지 버퍼부(20)는 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)과 열 디코더(30) 사이에 연결된 복수 개의 페이지 버퍼들(21)로 구성된다. 상기 열 디코더(30)는 상기 페이지 버퍼부(20)와 데이터 라인(data lile; 40) 사이에 연결된다.
도 2 내지 도 5를 참조하면, 일반적인 낸드 플래시 메모리 장치의 독출 동작은 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)이 소정의 전압(예를 들어, 0V)으로 프리챠지 된 후 수행된다. 우선, 메모리 셀 어레이(10)의 1 비트의 데이터가 저장된 메모리 셀들 중 워드 라인(WL1)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m)에 저장된 데이터가 독출된다고 가정하자. 상기 독출 동작이 시작되면, 외부로부터의 어드레스(address)들에 의해 워드 라인들(WL0, WL2, WL3, ..., WLn-1, WLn)이 독출 전압(VREAD) 레벨로 활성화 되고 그리고 워드 라인(WL1)은 접지 전압(VSS; 0V)로 비활성화된다.
이때, 페이지 버퍼(20)로부터 비트 라인들(bit lines; BL0, BL1, ..., BLm-1, BLm)을 통해 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)로 센싱 전류들이 공급된다. 만약, 워드 라인(WL1)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m) 중 메모리 셀들(C10, C12, ..., C1m-1, Cm)의 드레솔드 전압(Vth)들이 워드 라인(WL1)에 인가된 전압(0V)보다 낮고 그리고 메모리 셀들(C11)의 드레솔드 전압(Vth)이 워드 라인(WL1)에 인가된 전압(0V)보다 높다고 가정하자.
이때, 메모리 셀들(C10, C12, ..., C1m-2, Cm)은 드레솔드 전압(Vth)이 워드 라인(WL1)의 전압 레벨보다 낮으므로, 비트 라인들(BL0, BL2, ..., BLm-1, BLm)을 통해 전달되는 센싱 전류들은 모두 공통 접지 라인(common source line)을 통해 접지 전압(vss)으로 방전된다. 이로인해, 비트 라인들(BL0, BL2, ..., BLm-1, BLm)에 연결된 페이지 버퍼들(21)에는 '1'의 데이터가 센싱된다. 그리고, 메모리 셀(C11)은 드레솔드 전압(Vth)이 워드 라인(WL1) 전압 레벨보다 높으므로, 비트 라인(BL1)을 통해 전달되는 센싱 전류를 차단한다. 이로인해, 비트 라인(BL1)에 연결된 페이지 버퍼(21)에는 '0'의 데이터가 센싱된다.
그리고, 메모리 셀 어레이(10)의 2 비트의 데이터가 저장된 메모리 셀들 중 워드 라인(WL1)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m)에 저장된 데이터가 독출된다고 가정하자. 멀티-비트 데이터 독출 동작이 시작되면, 외부로부터의 어드레스들에 의해 워드 라인들(WL0, WL2, WL3, ..., WLn-1, WLn)이 독출 전압(VREAD) 레벨로 활성화된다. 그리고, 워드 라인(WL1)은 2 비트의 데이터를 검출하기 위해 도 4와 같이, 3번 가변되는 전압 레벨들로 활성화된다. 이는, 2 비트의 데이터가 저장된 메모리 셀(C11)의 데이터를 독출하기 위해서는 도 5와 같이, 메모리 셀의 드레솔드 전압(Vth)을 구별해야 하기 때문이다.
즉, 메모리 셀(C11)에 저장된 데이터가 '11'일 경우에는 워드 라인(WL1)에 전압(VWL3)을 인가되면, 메모리 셀(C11)의 드레솔드 전압(Vth)이 워드 라인(WL1)에 인가된 전압(VWL3)보다 높으므로, 비트 라인(BL1)으로부터의 센싱 전류가 차단되어 메모리 셀에 저장된 '11'의 데이터가 독출된다. 하지만, 메모리 셀(C11)에 '00', '10', '10'의 데이터가 저장된 경우에는, 메모리 셀(C11)의 드레솔드 전압(Vth)이 워드 라인(WL1)의 전압보다 낮음으로 인해, 비트 라인(BL1)으로부터의 센싱 전류가 접지 전압(VSS)으로 방전되므로, 메모리 셀(C11)에 저장된 데이터를 구별하기 위해서는 워드 라인(WL1)에 인가되는 전압들(VWL2, VWL1)의 전압 레벨이 가변되어야 한다.
이로인해, 하나의 메모리 셀에 2 비트의 데이터가 저장된 경우의 데이터 독출 시간은 1 비트의 데이터가 저장된 경우의 데이터 독출 시간보다 보다 약 3배의 시간이 소요된다. 그리고, n 비트의 데이터가 저장된 경우에는 약 2n-1배의 데이터 독출 시간이 소요되므로, 이는 전체 낸드 플래시 메모리 장치의 동작 속도를 크게 저하시키는 문제점으로 발전된다.
따라서, 본 발명의 목적은 향상된 데이터 독출 동작 속도를 가지는 낸드 플래시 메모리 장치를 제공하는 것이다.
도 1은 일반적인 낸드 플래시 메모리 장치를 보여주는 블록도;
도 2는 도 1의 낸드 플래시 메모리 장치의 독출 동작을 보여주는 동작 타이밍도;
도 3은 도 1의 낸드 플래시 메모리 장치 내에 저장된 데이터의 드레솔드 전압 분포를 보여주는 파형도;
도 4는 도 1의 낸드 플래시 메모리 장치의 멀티-비트 독출 동작을 보여주는 동작 타이밍도;
도 5는 도 1의 낸드 플래시 메모리 장치 내에 저장된 멀티-비트 데이터의 드레솔드 전압 분포를 보여주는 파형도;
도 6은 본 발명에 따른 낸드 플래시 메모리 장치의 구조를 보여주는 상세 회로도 및;
도 7은 도 6의 낸드 플래시 메모리 장치의 독출 동작을 보여주는 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이 200 : 센싱부
300 : 열 디코더 400 : 데이터 라인
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 메모리 셀 스트링들을 포함하는 낸드 플래시 메모리 장치는 상기 메모리 셀 스트링들에 각각 연결되는 복수 개의 비트 라인들과; 독출 동작 동안에, 외부로부터의 센싱 전류를 전달하는 공통 소오스 라인과; 상기 독출 동작 동안에, 소오스 라인 선택 신호에 응답해서 상기 소오스 라인으로부터의 센싱 전류를 상기 메모리 셀 스트링들로 전달하는 소오스 라인 선택 수단 및; 상기 독출 동작 동안에, 외부로부터의 제 1, 제 2 및 제 3의 기준 전압들을 받아들이고, 래치 신호에 응답해서 상기 각 메모리 셀 스트링들로부터 대응되는 비트 라인들을 통해 전달되는 상기 센싱 전류들을 센싱하고 그리고 센싱된 전류들의 전압 레벨에 상응하는 복수 비트의 데이터를 저장하는 복수 개의 센싱부들을 가지는 센싱 수단을 포함하되, 상기 각 센싱부는 독출 동작 이전의 프리챠지 동작 동안에, 상기 비트 라인들을 소정의 전압 레벨로 프리챠지하고 그리고 상기 독출 동작 동안에 비트 라인으로부터의 센싱 전류를 스위칭하는 스위치 회로와, 상기 스위치 회로를 통해 전달되는 상기 센싱 전류를 센싱하는 센싱 회로 및, 상기 센싱 회로에 의해 센싱된 전류의 전압 레벨에 상응하는 복수 비트의 데이터를 래치하는 래치 회로를 포함한다.
이 실시예에 있어서, 상기 각 센싱 회로는 상기 래치 신호에 응답해서 상기 제 1의 기준 전압과 상기 센싱 전류를 비교한 제 1의 비교 신호를 출력하는 제 1의 비교기와, 상기 래치 신호 및 상기 제 1의 비교 신호의 반전 신호에 응답해서 상기 제 2의 기준 전압과 상기 센싱 전류를 비교한 제 2의 비교 신호를 출력하는 제 2의 비교기 및, 상기 래치 신호 및 상기 제 1의 비교 신호에 응답해서 상기 제 3의 기준 전압과 상기 센싱 전류를 비교한 제 3의 비교 신호를 출력하는 제 3의 비교기를 포함한다.
이 실시예에 있어서, 상기 각 래치 회로는 입/출력 단자들이 교차 연결된 인버터들을 가지며, 상기 제 1의 비교기로부터의 상기 제 1의 비교 신호를 래치하는 제 1의 래치 및, 입/출력 단자들이 상호 교차 연결된 인버터들을 가지며, 상기 제 2 또는 제 3의 비교기로부터의 상기 제 2 또는 제 3의 비교 신호를 래치하는 제 2의 래치를 포함한다.
(작용)
이와 같은 장치에 의해서, 멀티-비트 데이터를 한번의 센싱 동작으로 센싱하여 독출 동작시 소요되는 시간을 줄임으로써, 낸드 플래시 메모리 장치의 전체 동작 속도가 향상된다.
(실시예)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 6 및 도 7에 의거하여 실시예에 설명한다.
도 6을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이(100), 센싱부(200) 및 열 디코더(300)를 포함한다. 상기 메모리 셀 어레이(100)는 복수 개의 플래시 메모리 셀들이 직렬로 연결된 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다. 상기 센싱부(200)는 복수 개의 센싱 회로들(210)을 포함하고, 각 센싱 회로는(210)는 스위치 회로(211), 비교 회로(212) 및 래치 회로(213)를 포함하며, 공통 소오스 라인(CSL)로부터 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 통해 전달되는 상기 센싱 전류의 전압 레벨에 상응하는 데이터를 저장한다. 이와 같이, 본 발명에 따른 플래시 메모리 장치는 공통 소오스 라인(CSL)으로부터 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 통해 전달되는 센싱 전류의 전압 레벨을 검출하고, 그 전압 레벨에 상응하는 멀티-비트 데이터를 저장하여, 멀티-비트 데이터 독출 동작시 소요되는 시간을 줄임으로써, 플래시 메모리 장치의 동작 속도가 향상된다.
도 6을 참조하면, 본 발명에 따른 낸드 플래시 메모리 장치는 메모리 셀 어레이(100), 센싱부(200) 및 열 디코더(300)를 포함한다. 상기 메모리 셀 어레이(100)는 행의 방향을 따라 신장하는 복수 개의 워드 라인들(WL0, WL1, ..., WLn-1, WLn)과, 상기 워드 라인들(WL0, WL1, ..., WLn-1, WLn)과 교차되도록 열의 방향을 따라 신장하는 복수 개의 비트 라인들(BL0, BL1, ..., BLm-1, BLm) 그리고 직렬로 연결된 플래시 메모리 셀들을 가지는 복수 개의 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 포함한다. 상기 각 메모리 셀 스트링(S)은 복수 개의 메모리 셀들과, 대응되는 비트 라인(BL)과 메모리 셀을 연결하는 스트링 선택 트랜지스터(SSM) 및 메모리 셀과 공통 소오스 라인(common source line; CSL)을 연결하는 접지 라인 선택 트랜지스터(GSM)를 포함한다.
상기 센싱부(200)는 메모리 셀 어레이(100)에 연결된 비트 라인들(BL0, BL1, ..., BLm-1, BLm)에 상응하는 수의 센싱 회로들(210)을 포함한다. 상기 각 센싱 회로(210)는 스위치 회로(211), 비교 회로(212) 및 래치 회로(213)를 포함한다. 상기 스위치 회로(211)는 MOS 트랜지스터들(NM1, NM2, NM3, NM4)을 포함한다. 상기 MOS 트랜지스터(NM1)는 대응되는 비트 라인(BL)과 MOS 트랜지스터(NM2) 사이에 형성되는 전류 통로 및 신호(BLSHF)에 의해 제어되는 게이트를 갖는다.
상기 MOS 트랜지스터(NM2)는 MOS 트랜지스터(NM1)과 래치 회로(212) 사이에 형성되는 전류 통로 및 신호(A00)에 의해 제어되는 게이트를 갖는다. 상기 MOS 트랜지스터(NM3)는 MOS 트랜지스터(NM1)와 접지 전압(VSS) 사이에 형성되는 전류 통로 및 신호(PRE)에 의해 제어되는 게이트를 갖는다. 상기 MOS 트랜지스터(NM4)는 MOS 트랜지스터(NM1)와 래치 회로(212)의 사이에 형성되는 전류 통로 및 신호(A10)에 의해 제어되는 게이트를 갖는다.
상기 비교 회로(212)는 제 1, 제 2 및 제 3의 비교기들(C1, C2, C3)을 포함한다. 상기 래치 회로(213)는 래치들(L1, L2)을 포함한다. 상기 래치(L1)는 입/출력 단자들이 상호 교차 연결된 인버터들(I1, I2)을 포함한다. 상기 래치(L2)는 입/출력 단자들이 상호 교차된 인버터들(I3, I4)을 포함한다.
이하, 도 6 및 도 7을 참조하여 본 발명에 따른 낸드 플래시 메모리 장치의 동작이 설명된다.
도 6 및 도 7을 참조하면, 본 발명의 낸드 플래시 메모리 장치는 일반적인 낸드 플래시 메모리 장치보다 약 2n-1배(여기서, n은 메모리 셀에 저장되는 데이터의 비트 수이며, 양의 정수이다.) 빠른 독출 동작 속도를 갖는 것을 특징으로 한다. 상기 독출 동작은 비트 라인의 프리챠지 동작 이후에 수행된다. 상기 프리챠지 동작은 상기 각 센싱 회로(210)의 스위치 회로(211)에 의해 수행된다. 상기 프리챠지 동작을 알리는 프리챠지 신호(PRE)가 센싱 회로(211)의 MOS 트랜지스터(NM3)의 게이트로 인가되면, MOS 트랜지스터(NM3)의 전류 통로는 도통되어 각 비트 라인(BL)은 소정의 전압 레벨(예를 들어, 0V)로 프리챠지된다.
이후, 독출 동작이 시작되면, 하나의 워드 라인(WL)에 연결된 메모리 셀들에 저장된 데이터를 독출하기 위해 워드 라인(WL)이 선택된다. 우선, 각 메모리 셀들에는 2 비트의 데이터가 저장되고, 워드 라인(WL1)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m)에 저장된 데이터가 독출된다고 가정하자. 상기 프리챠지 동작 후, 상기 독출 동작이 시작되면, 워드 라인들(WL0, WL2, WL3, ..., WLm-1, WLm)은 소정의 전압 레벨(VREAD)로 활성화되고 그리고 선택된 워드 라인(WL1)에는 센싱 전압(VWL)이 인가된다.
이때, 공통 소오스 라인(CSL)으로는 선택된 워드 라인(WL1)에 연결된 메모리 셀들(C10, C11, ..., C1m-1, C1m)에 저장된 데이터를 독출하기 위한 센싱 전류(ISENSE)가 공급된다. 예를 들어, 메모리 셀(C10)에는 '00'의 데이터가 저장되고, 메모리 셀(C11)에는 '01'의 데이터가 저장되고, 메모리 셀(C12)에는 '10'의 데이터가 저장되고 그리고 나머지 메모리 셀들(C13, C14, ..., C1m-1, C1m)에는 '11'의 데이터가 저장되어 있다고 가정하자.
상기 센싱 전압(VWL)은 메모리 셀들(C13, C14, ..., C1m-1, C1m)의 드레솔드 전압(Vth4)보다 높은 전압 레벨을 가져야 한다. 이는, 공통 소오스 라인(CSL)로 인가되는 센싱 전류(ISENSE)의 전압 레벨이 "11'의 데이터가 저장된 메모리 셀들(C13, C14, ..., C1m-1, C1m)의 드레솔드 전압(Vth4)보다 낮으면, 상기 공통 소오스 라인(CSL)으로부터의 센싱 전류(ISENSE)가 비트 라인으로 전달되지 않기 때문이다. 상기 센싱 전류(ISENSE)가 공통 소오스 라인(CSL)으로 인가되면, 메모리 셀의 드레솔드 전압(Vth)에 따라 각각 다른 양의 전류가 비트 라인들(BL0, BL1, ..., BLm-1, BLm)로 전달된다.
이는, 메모리 셀들(C10, C11, ..., Cm-1, Cm)의 게이트들로 인가되는 센싱 전압(VWL)과 메모리 셀들(C10, C11, ..., Cm-1, Cm)의 게이트-소오스간 전압차(Vgs)가 드레솔드 전압(Vth)보다 높으면, 공통 소오스 라인(CSL)으로부터의 센싱 전류(ISENSE)가 각각 드레솔드 전압들(Vth0, Vth2, Vth3, Vth4)이 다른 메모리 셀들(C10, C11, ..., Cm-1, Cm)을 통해 비트 라인들(BL0, BL1, ..., BLm-1, BLm)로 전달되기 때문이다.
우선, 메모리 셀(C10)은 '00'의 데이터를 저장하고 있기 때문에, 즉 드레솔드 전압(Vth0)이 게이트-소오스 전압차(Vgs)보다 낮기 때문에, 공통 소오스 라인(CSL)으로부터의 센싱 전류(ISENSE0)가 비트 라인(BL0)으로 전달된다. 그리고, 메모리 셀(C11)이 '01'의 데이터를 저장하고 있기 때문에, 비트 라인(BL1)으로는 센싱 전류(ISENSE1)가 전달되고, 메모리 셀(C12)이 '10'의 데이터를 저장하고 있기 때문에, 비트 라인(BL2)으로는 센싱 전류(ISENSE2)가 전달되고 그리고 나머지 메모리 셀들(C11, C12, ..., Cm-1, Cm)이 '11'의 데이터를 저장하고 있기 때문에, 비트 라인들(BL3, BL4, ..., BLm-1, BLm)에는 센싱 전류(ISENSE1)가 전달되지 않는다.
이때, 상기 센싱 동작을 알리는 로직 하이 레벨의 신호(BLSHF)가 인가되고, 이에 따라 스위치 회로(211)의 MOS 트랜지스터(NM1)의 전류 통로가 도통되어, 비트 라인들(BL1, BL2, ..., BLm-1, BLm)의 센싱 전류들(ISENSE0, ISENSE1, ISENSE2, ISENSE3)이 센싱부(200)의 비교 회로(212)로 전달된다. 상기 스위치 회로(211)의 MOS 트랜지스터들(NM2, NM4)은 프로그램 동작 동안에, 래치 회로(213)에 저장된 데이터를 비트 라인(BL)으로 전달하는 역할을 하므로, 이때에는 턴-온(turn-on)되지 않는다.
상기 비교 회로(212)의 비교기(C1)는 센싱 데이터의 래치를 알리는 래치 신호(LATCH)에 응답해서 외부로부터의 제 1의 기준 전압(VREF1)과 비트 라인(BL)으로부터의 센싱 전류(ISENSE)에 상응하는 전압 레벨을 비교한 제 1의 비교 신호(COM1)를 센싱 데이터(Q1)로서 출력한다. 상기 비교기(C2)는 상기 래치 신호(LATCH) 및 상기 제 1의 비교 신호(COM1)의 반전 신호()에 응답해서 제 2의 기준 전압(VREF2)과 비트 라인(BL)으로부터의 센싱 전류(ISENSE)에 상응하는 전압 레벨을 비교한 제 2의 비교 신호(COM2)를 센싱 데이터(Q2)로서 출력한다.
상기 비교기(C3)는 상기 래치 신호(LATCH) 및 상기 제 1의 비교 신호(COM1)에 응답해서 제 3의 기준 전압(VREF3)과 비트 라인(BL)으로부터의 센싱 전류(ISENSE)에 상응하는 전압 레벨을 비교한 제 3의 비교 신호(COM3)를 센싱 데이터(Q2)로서 출력한다. 이때, 상기 비교기들(C2, C3)로부터의 비교 신호들(COM2, COM3)은 상기 제 1의 비교 신호(COM1)의 전압 레벨에 따라 선택적으로 출력된다.
상기한 바와 같이, 비트 라인(BL0)을 통해 센싱 전류(ISENSE0)가 전달되고, 비트 라인(BL1)을 통해 센싱 전류(ISENSE1)가 전달되고, 비트 라인(BL2)을 통해 센싱 전류(ISENSE2)가 전달되고 그리고 비트 라인들(BL3, BL4, ..., BLm-1, BLm)에는 센싱 전류(ISENSE3)가 전달된다고 가정하면, 센싱 전류(ISENSE0)의 전압 레벨이 제 1, 제 2 및 제3의 기준 전압들(VREF1, VREF2, VREF3)의 전압 레벨보다 높기 때문에, 비트 라인(BL0)에 연결된 비교 회로(212)의 출력은 도 7과 같이 '00'의 데이터가 된다. 그리고, 센싱 전류(ISENSE1)의 전압 레벨은 제 1 및 제 2의 기준 전압(VREF1, VREF2)보다는 높고, 제 3의 기준 전압들(VREF3)보다는 낮기 때문에, 비트 라인(BL1)에 연결된 비교 회로(212)의 출력은 도 7과 같이 '01'의 데이터가 된다.
또한, 센싱 전류(ISENSE2)의 전압 레벨은 제 1의 기준 전압들(VREF1)보다는 높고, 제 2 및 제 3의 기준 전압(VREF2, VREF3)보다는 낮기 때문에, 비트 라인(BL2)에 연결된 비교 회로(212)의 출력은 도 7과 같이 '10'의 데이터가 된다. 상기 센싱 전류(ISENSE3)의 전압 레벨은 제 1, 제 2 및 제 3의 기준 전압들(VREF1, VREF2, VREF3)보다 낮기 때문에, 비트 라인들(BL3, BL4, ..., BLm-1, BLm)에 연결된 비교 회로들(212)의 출력들은 도 7과 같이 '11'의 데이터가 된다. 이와 같이, 비교 회로들(212)에서 센싱된 데이터는 상기 래치 회로(213)의 각 래치들(L1, L2)에 저장된다. 이후, 상기 래치 회로(213)에 저장된 데이터는 열 티코더(300)를 통해 데이터 라인(400)으로 전달되어 외부로 출력된다.
상기한 바와 같이, 본 발명에 따른 플래시 메모리 장치는 공통 소오스 라인(CSL)으로부터 메모리 셀 스트링들(S0, S1, ..., Sm-1, Sm)을 통해 전달되는 센싱 전류의 전압 레벨을 검출하고, 그 전압 레벨에 상응하는 멀티-비트 데이터를 저장하여 멀티-비트 데이터 독출 동작시 소요되는 시간이 줄임으로써, 플래시 메모리 장치의 동작 속도가 향상된다.
이상에서, 본 발명에 따른 낸드 플래시 메모리 장치를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와 같이, 독출 동작 동안에, 멀티-비트 데이터를 단 한번에 센싱하여, 독출 동작에 소요되는 시간을 줄임으로써, 낸드 플래시 메모리 장치의 동작 속도가 향상된다.

Claims (3)

  1. 복수 개의 메모리 셀 스트링들을 포함하는 낸드 플래시 메모리 장치에 있어서:
    상기 메모리 셀 스트링들에 각각 연결되는 복수 개의 비트 라인들과;
    독출 동작 동안에, 외부로부터의 센싱 전류를 전달하는 공통 소오스 라인과;
    상기 독출 동작 동안에, 소오스 라인 선택 신호에 응답해서 상기 소오스 라인으로부터의 센싱 전류를 상기 메모리 셀 스트링들로 전달하는 소오스 라인 선택 수단 및;
    상기 독출 동작 동안에, 외부로부터의 제 1, 제 2 및 제 3의 기준 전압들을 받아들이고, 래치 신호에 응답해서 상기 각 메모리 셀 스트링들로부터 대응되는 비트 라인들을 통해 전달되는 상기 센싱 전류들을 센싱하고 그리고 센싱된 전류들의 전압 레벨에 상응하는 복수 비트의 데이터를 저장하는 복수 개의 센싱부들을 가지는 센싱 수단을 포함하되,
    상기 각 센싱부는,
    독출 동작 이전의 프리챠지 동작 동안에, 상기 비트 라인들을 소정의 전압 레벨로 프리챠지하고 그리고 상기 독출 동작 동안에 비트 라인으로부터의 센싱 전류를 스위칭하는 스위치 회로와,
    상기 스위치 회로를 통해 전달되는 상기 센싱 전류를 센싱하는 센싱 회로 및,
    상기 센싱 회로에 의해 센싱된 전류의 전압 레벨에 상응하는 복수 비트의 데이터를 래치하는 래치 회로를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  2. 제 1항에 있어서,
    상기 각 센싱 회로는,
    상기 래치 신호에 응답해서 상기 제 1의 기준 전압과 상기 센싱 전류를 비교한 제 1의 비교 신호를 출력하는 제 1의 비교기와,
    상기 래치 신호 및 상기 제 1의 비교 신호의 반전 신호에 응답해서 상기 제 2의 기준 전압과 상기 센싱 전류를 비교한 제 2의 비교 신호를 출력하는 제 2의 비교기 및,
    상기 래치 신호 및 상기 제 1의 비교 신호에 응답해서 상기 제 3의 기준 전압과 상기 센싱 전류를 비교한 제 3의 비교 신호를 출력하는 제 3의 비교기를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 각 래치 회로는,
    입/출력 단자들이 교차 연결된 인버터들을 가지며, 상기 제 1의 비교기로부터의 상기 제 1의 비교 신호를 래치하는 제 1의 래치 및,
    입/출력 단자들이 상호 교차 연결된 인버터들을 가지며, 상기 제 2 또는 제 3의 비교기로부터의 상기 제 2 또는 제 3의 비교 신호를 래치하는 제 2의 래치를 포함하는 것을 특징으로 하는 낸드 플래시 메모리 장치.
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