JP2872484B2 - 不揮発性半導体メモリ装置及びその最適化書込み方法 - Google Patents

不揮発性半導体メモリ装置及びその最適化書込み方法

Info

Publication number
JP2872484B2
JP2872484B2 JP14479892A JP14479892A JP2872484B2 JP 2872484 B2 JP2872484 B2 JP 2872484B2 JP 14479892 A JP14479892 A JP 14479892A JP 14479892 A JP14479892 A JP 14479892A JP 2872484 B2 JP2872484 B2 JP 2872484B2
Authority
JP
Japan
Prior art keywords
write
data
mos transistor
bit line
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP14479892A
Other languages
English (en)
Other versions
JPH09147582A (ja
Inventor
キム・ジンキ
ソ・カングドック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sansei Denshi Co Ltd
Original Assignee
Sansei Denshi Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sansei Denshi Co Ltd filed Critical Sansei Denshi Co Ltd
Publication of JPH09147582A publication Critical patent/JPH09147582A/ja
Application granted granted Critical
Publication of JP2872484B2 publication Critical patent/JP2872484B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ装
置及びその最適化書込み方法に関し、特にデータ書込み
を最適化できるＮＡＮＤ形セル構造を有するＥＥＰＲＯ
Ｍ及びその方法に関する。
【０００２】
【従来の技術】図１は従来の第１世代ＮＡＮＤ形セル構
造の平面図及び等価回路を示したものである。
【０００３】図２は第１世代ＮＡＮＤ形セル構造を有す
るフラッシュメモリ（flash memory）の読出し動作時制
御電圧条件と消去及び書込み動作時制御電圧タイミング
を示したものである。
【０００４】既存の第１世代フラッシュメモリで消去及
び書込み動作時に選択されたセルの動作条件は、まず消
去時に選択されたセルＣＴ５のゲートＣＬ５に消去電圧
１７Ｖを印加し、セルのドレインにＯＶを加えれば、ド
レインからセル浮遊ゲートにＦ−Ｎトンネリング（tunn
eling）によって電子が注入されることによって、セル
の閾値電圧Ｖｔｈが正になる。書込み時には選択された
セルＣＴ５のゲートにＯＶを印加し、セルのドレインに
書込み電圧２２Ｖを加え、セルの浮遊ゲートからドレイ
ンにＦ−Ｎトンネリングによって電子が放出されること
によってセルの閾値電圧Ｖｔｈが負になる。（IEEE jou
rnal of solid-state circuits, Oct・1989・ PP1238〜12
43参照）。従って、消去及び書込み時にセルのドレイン
側のトンネル用の薄いゲート酸化膜に、続けてストレス
が加えられて、セルの耐性（endurnce;Write cycling回
数）及びデータ保存力（retention）（浮遊ゲートの電
荷保存特性）に影響を与える。特に、高集積及び大容量
化によってセルサイズがスケールダウン（scale down）
されれば、前述したセルの信頼性特性が更に低下する。
【０００５】図３Ａ及び図３Ｂは、従来の第２世代ＮＡ
ＮＤ形セル構造を有するフラッシュメモリの消去及び書
込み動作を説明するための概略的なセル断面図を示した
ものである。
【０００６】第２世代フラッシュメモリは、消去時に選
択されたセルのゲートＣＧにＯＶ、セルの基板ＳＵ、ソ
ースＳ及びドレインＤに消去電圧２０Ｖを印加してセル
の浮遊ゲートＦＧから基板ＳＵに電子を放出させること
によってセルの閾値電圧が負になる。書込み時には選択
されたセルのゲートＣＧに書込み電圧１８Ｖが加えら
れ、セルの基板ＳＵ、ソースＳ及びドレインＤにＯＶが
加えられて、基板ＳＵからセルの浮遊ゲートＦＧに電子
が注入されることによってセルの閾値電圧が正になる。
即ち、第１世代フラッシュメモリと動作条件が逆にな
り、電子の注入及び放出が、セルのドレインＤに限ら
ず、セルの浮遊ゲートと基板、ソース及びドレインの全
体にかけて発生する。従って、消去及び書込み時のスト
レスによるトンネル用の薄いゲート酸化膜の漏れ電流
（leakage current）を減少させ得るので、セルの信頼
性特性を大幅に向上させることができた。また、消去状
態でセルの閾値電圧を負にすることによって、過消去と
いう問題点を解決した（Symposiumon VLSI Technology/
1990・PP129〜130参照）。
【０００７】しかし、第２世代フラッシュメモリに於て
も、セル書込み時の工程変数（process parameter)の変
化による高電圧レベルの変化等によって図４Ａに示した
通り、書込まれたセルの閾値電圧分布特性が低下するの
でオーバ書込み現象が生ずる。即ち，ＮＡＮＤ形フラッ
シュメモリのセルストリング内に１つのセルでもオーバ
ー書込みがあれば、セルストリングの全体が判読されな
い。従って、オーバー書込みを防止するための最適化さ
れた書込み状態を維持する手段が必要になる。
【０００８】図４Ｂに示した通り、書込み検証を通じて
再書込みする場合は、セルの閾値電圧分布が均一になる
ことがわかる。
【０００９】従って、従来では図５のアルゴリズムを行
う外部検証コントローラによって、フラッシュＥＥＰＲ
ＯＭのデータ書込み状態を検証し再書込みすることによ
って、データ書込みの最適化を図った。データ書込み検
証アルゴリズムは、ページモードでデータをローデイン
グし、入力されたデータをラッチする。次いで、ラッチ
されたデータを選択されたセル行の各セルに書込んだ
後、データ書込み状態を検証するために、書込まれたデ
ータをリードする。リードされたデータが期待値と同一
であれば書込み動作を終了し、一致しなければ図６に示
した通り”１”データ書込みが失敗したセルに対応する
データを”１”そのままに維持し、”１”または”０”
データ書込みが正常に行われたセルに対応するデータ
を”０”と処理する。このように処理されたデータをペ
ージモードで再び調整し、調整されたデータを選択され
たセル行の各セルに再び書込む。再書込み後、データを
呼出して各セルの書込み状態をチェックして、正常であ
れば書込み動作を終了させ、非正常であれば前述したよ
うに、データをリードして訂正されたデータを再書込み
する循環過程を繰り返して行う（IEEE journal of Soli
d-State Circuit/Apr.1991、PP492〜496参照）。
【００１０】しかし、前述した従来の検証アルゴリズム
は、外部コントローラによって書込まれたデータをリー
ドしてチェックし、再書込みのためにデータを再度ロー
ディングする過程を、全てのセルの正常的な書込み状態
が検出されるまで繰り返して行うのでシステム全体の性
能（performance）低下を招いた。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は前述した従来の技術の問題点を解決するために、自動
的に一回のデータローディングによって、自動的にデー
タ書込み状態を最適化できる不揮発性半導体メモリ装置
を提供することである。
【００１２】本発明の他の目的は、データオーバー書込
み現象を防止できる不揮発性半導体メモリ装置を提供す
ることである。
【００１３】本発明の更に他の目的は、チップ内部で自
動的にデータ書込み状態を最適化できる不揮発性半導体
メモリの最適化書込み方法を提供することである。
【００１４】
【課題を解決するための手段】前述した目的を達成する
ために、本発明は、半導体基板上に電荷蓄積層と制御ゲ
ートが積層形成され、電荷蓄積層と基板上の間の電荷授
受によって電気的消去を可能にしたメモリセルが複数個
ずつ直列接続され、ＮＡＮＤセルを構成してマトリック
ス配列されたメモリセルアレイと、前記メモリセルアレ
イのビット線に書込みデータを付与するデータラッチ回
路と、前記データラッチ回路のデータ状態に応じて前記
メモリセルアレイのビット線に所定高電圧を供給するた
めの高電圧供給回路と、前記メモリセルアレイにデータ
を書込んだ後書込み状態を確認するための検証電流を前
記メモリセルアレイのビット線に供給するための電流ソ
ース回路と、前記メモリセルアレイの検証しようとする
メモリセルの制御ゲートに検証電圧が印加された状態
で、前記ビット線に供給された検証電流が前記メモリセ
ルを通じて流れるか否かに応じて、前記データラッチ回
路のデータ状態を反転させる書込みチェック手段と、前
記書込み手段によるデータラッチ回路のデータ状態の反
転動作に応じて、書込み状態検出信号を発生する書込み
状態検出信号を備えた不揮発性半導体メモリ装置を提供
する。
【００１５】また、前述した目的を達成するたに、本発
明は、複数のＮＡＮＤ形セルストリングをブロック消去
し、ページバッファにラッチされた入力データを選択さ
れたセル行のセルに同時に書込むブロックページモード
を行う不揮発性半導体メモリに於て、前記選択されたセ
ル行の各セルに検証コントロール電圧と検証電流を印加
して各セルのデータの書込み状態をチェックし、このチ
ェック動作に応じて各セルのデータ書込み動作が行われ
たセルのうち、正常にデータが書込まれたセルに対応す
る前記ページバッファのデータだけを反転させる書込み
検証過程と、前記書込み検証によって修正されたページ
バッファのデータを、前記選択されたセル行の各セルに
再び書込む再書込み過程と、前記選択されたセル行の各
セルのうち、データ書込み動作が行われたセルの全てに
正常にデータが書込まれて、ページバッファの対応する
データ反転が全部行われるまで、前記書込み検証及び再
書込み過程を自動的に繰り返して行う過程とを備える、
一回の外部データ入力によってオーバー書込みなしでペ
ージ長さのデータ書込みを最適化できる不輝発性半導体
メモリの最適化書込み方法を提供する。
【００１６】
【作用】本発明によれば、外部制御なしで一回のデータ
入力によってページバッファ、即ちビットラインラッチ
回路と電流源回路によって選択されたセルの全てがプロ
グラムされるまでページバッファのデータによって書込
み及び検証が自動的に繰り返して行われる。
【００１７】
【実施例】以下、添付した図面に基づいて本発明をより
詳細に説明する。
【００１８】図７は、本発明によるＮＡＮＤ形セル構造
を有するフラッシュメモリのセルアレイと書込み状態検
出回路の構成を示す。
【００１９】各ビットラインＢＬ１〜ＢＬ１０２４に
は、ストリング選択トランジスタＳＴと８個のセルトラ
ンジスタＣＴ１〜ＣＴ８とグラウンド選択トランジスタ
ＧＴが直列で接続された、ストリング単位のＮＡＮＤ形
セルＣＥが接続されている。ＳＴとＧＴはＭＯＳトラン
ジスタ構造をなし、それらのゲートはそれぞれ選択ライ
ンＳＬ１、ＳＬ２に接続されている。ＣＴ１〜ＣＴ８は
コントロールゲートと基板との間に浮遊ゲートを有する
デプレッション（depletion）ＭＯＳトランジスタ構造
を有し、それらのコントロールゲートはそれぞれコント
ロールラインＣＬ１〜ＣＬ８に接続されている。各ビッ
トラインＢＬ１〜ＢＬ１０２４には、データ書込み時に
ビットラインに高電位の書込み電圧を供給するための高
電圧供給回路ＨＶ、外部入力データがローディングされ
るビットラインラッチ回路ＬＴ、書込み検証時に検証電
流を供給するための電流源回路ＣＳ、及び書込み検証時
に不十分な書込みに応じて前記ビットラインラッチ回路
ＬＴのデータ状態を反転させる書込みチェック手段ＰＣ
が接続されている。
【００２０】高電圧供給回路ＨＶは通常の高電圧ポンピ
ング回路であって、トランジスタＰＴ１、ＰＴ２とポン
ピングキャパシタＣより構成される。トランジスタＰＴ
１はドレインに書込み電源電圧Ｖｐｐが接続され、ソー
スがトランンジスタＰＴ２のゲートに接続される。トラ
ンジスタＰＴ２のドレインはそのゲートに接続され、か
つポンピングキャパシタＣの一方の端子に接続され、ソ
ースはビットラインＢＬ１に接続される。ポンピングキ
ャパシタＣの他方の端子はクロック信号φｐｐが高電位
状態になる時、トランジスタＰＴ２を通じてポンピング
キャパシタＣに充電された電荷をビットラインＢＬ１に
放電することによって、ビットラインＢＬ１に１０Ｖの
消去電圧または書込み禁止電圧を提供する。
【００２１】ビットラインラッチ回路ＬＴは２個のイン
バータＩＮＶ１、ＩＮＶ２及び伝達トランジスタＴＴ１
より構成される。２個のインバータＩＮＶ１，ＩＮＶ２
は一方の入力端子が他方の出力端子に相互接続され、伝
達トランジスタＴＴ１のゲートにはクロック信号φ１が
接続され、第１電流端子（ドレインまたはソース）はビ
ットラインに接続され、第２電流端子（ソースまたはド
レイン）はインバータＩＮＶ２の入力端子に接続され
る。従って、クロック信号φ１の高電位状態でターンオ
ンされる伝達トランジスタＴＴ１を通じて、ビットライ
ンラッチ回路ＬＴはビットラインに加えられた外部デー
タを入力してラッチする。
【００２２】電流源回路ＣＳは、よく知られている電流
ミラー回路形態で接続され、各ビットラインに接続され
る複数の出力回路ＯＳと、全ての出力回路ＯＳに基準電
流を設定するための一つの共通基準電流設定回路ＲＣよ
り構成される。共通基準電流設定部ＲＣは第１電源電圧
Ｖｃｃと第２電源電圧Ｖｓｓ＝ＧＮＤとの間に直列接続
されたｐチャンネルＭＯＳトランジスタＭ１と，ｎチャ
ンネルＭＯＳトランジスタＭ２、Ｍ３より構成される。
ｐチャンネルＭＯＳトランジスタＭ１のドレインとゲー
トは相互接続され、ｎチャンネルＭＯＳトランジスタＭ
２のゲートには基準電圧Ｖｒｅｆのソースが接続され、
ｎチャンネルＭＯＳトランジスタＭ３のゲートにはクロ
ック信号φ２のソースが接続される。各出力部ＯＳは第
１電流電圧Ｖｃｃと各ビットラインとの間に直列接続さ
れたｐチャンネルＭＯＳトランジスタＭ４、ｎチャンネ
ルＭＯＳトランジスタＭ５より構成される。ｐチャンネ
ルＭＯＳトランジスタＭ４のゲートはＭ１のゲートに接
続され、ｎチャンネルＭＯＳトランジスタＭ５のゲート
にはクロック信号φ２のソースが接続される。従って、
電流源回路ＣＳはクロック信号φ２が高電位状態の時イ
ネーブルされ、Ｍ１とＭ４のアスペクト比によってＭ１
のドレイン電流に比例するＭ４のドレイン電流を検証電
流としてビットラインＢＬ１に提供する。
【００２３】書込みチェック手段ＰＣは、ＭＯＳトラン
ジスタＭ６によって構成され、ＭＯＳトランジスタＭ６
は、ドレインがビットラインラッチ回路ＬＴのインバー
タＩＮＶ１の入力端子に接続され、ソースが第２電源電
圧Ｖｓｓ＝ＧＮＤに接続され、ゲートがビットラインに
接続される。従って、ビットラインに供給された検証電
流が、選択されたセルに検証電位が印加されたＮＡＮＤ
形セル構造を通じてグランドに流れないときには、ビッ
トラインの電位が高電位になるので、書込みチェック手
段であるＭＯＳトランジスタＭ６はターンオンされ、ラ
ッチ回路ＬＴのＩＮＶ１の入力端子をグランドレベルで
ある低電位にダウンさせる。従って、選択されたセルの
書込みが不十分な時には書込みチェック手段ＰＣがこれ
をチェックしてラッチ回路ＬＴのデータ状態を反転させ
る。
【００２４】前述したＮＡＮＤ形セルＣＥは１０２４個
単位で一つのブロックを形成し、１ブロックは８ページ
の情報、即ち８Ｋバイトデータ量を有する。１ぺージの
長さは１０２４ビットである。
【００２５】従って、例えば４Ｍビットフラッシュメモ
リは５１２ブロックを備える。このようなフラッシュメ
モリは、ブロックページモードでデータの書込みが可能
であり、この際各ビットラインラッチ回路ＬＴの１ブロ
ックがページバッファＰＢとして提供される。
【００２６】図７に於て参照符号ＰＳは書込み状態検出
回路である。書込み状態検出回路ＰＳは書込み検証回路
で全ての選択されたセルが最適にプログラム完了された
時、正常検出信号を出力し、いずれか一つのセルでも書
込みが不十分な時には非正常検出信号を出力する。書込
み状態検出回路ＰＳは、ノードＮ１をプルアップさせる
ためのプルアップ手段ＰＵとして機能するｐチャンネル
ＭＯＳトランジスタＭ７及びプルアップ負荷として使用
されるデプレッションＭＯＳトランジスタＭ８を備え
る。ｐチャンネルＭＯＳトランジスタＭ７はソースが第
１電源電圧Ｖｃｃに接続され、ゲートがクロック信号φ
３に接続され、ドレインがデプレッションＭＯＳトラン
ジスタＭ８のソースに接続される。デプレッションＭＯ
ＳトランジスタＭ８はゲートとドレインが相互接続さ
れ、かつ前記ノードＮ１に接続される。前記ノードと第
２電源電圧（Ｖｓｓ＝ＧＮＤ）との間には、プルダウン
手段ＰＤとして複数のｎチャンネルＭＯＳトランジスタ
ＰＤ１〜ＰＤ１０２４が並列接続される。各ＭＯＳトラ
ンジスタのゲートには、各ビットラインラッチ回路ＬＴ
の負出力端子
【００２７】
【外１】
【００２８】が接続される。前記ノードＮ１は、インバ
ータＩＮＶ３を通じて出力ゲートであるＮＯＲゲートＧ
の一方の入力端子に接続され、ＮＯＲゲートＧの他方の
入力端子にはクロック信号
【００２９】
【外２】
【００３０】が接続される。従って、書込み状態検出回
路ＰＳが検証モードで、プルダウントランジスタＰＤ１
〜ＰＤ１０２４が全部ターンオフされる時、クロック信
号
【００３１】
【外３】
【００３２】が高電位状態になる。コラムＣＯＬ２〜Ｃ
ＯＬ１０２４はコラムＣＯＬ１と同一な構成を有する。
【００３３】このように構成した図７に示された本発明
について、図８を参照して書込み動作と書込み検証動作
を説明する。
【００３４】まず、セルアレイ内にデータを書込むため
にはブロック単位で消去動作を行うが、消去動作時には
各セルのコントロールゲートに０Ｖを加え、基板、ソー
ス及びドレインに消去電圧２０Ｖを加えれば、セルの浮
遊ゲートから基板に電子が放出されセルの閾値電圧が負
になる。消去動作が完了されれば、外部データを入力し
てビットラインラッチ回路ＬＴに入力データをローディ
ングする。この際、”０”データ（−Ｖｔｈ）で書込む
ためには”Ｈ”（Ｖｃｃレベル）でローディングし、”
１”データ（＋Ｖｔｈ）で書込むためには”Ｌ”（ＧＮ
Ｄレベル）でローディングする。クロック信号φ１が高
電位になる時、ラッチ回路ＬＴにデータがローディング
される。ラッチ回路ＬＴにローディングされたデータ
が”Ｈ”であれば、高電圧供給回路ＨＶが動作して、ビ
ットラインＢＬが書込み抑制電圧である１０Ｖになる。
従って、選択されたセルＣＴ６のゲートとドレインとの
間の電位差がＦ−Ｎトンネリングを励起させる程十分で
ないので、選択されたセルのＣＴ６は続けて負の閾値電
圧（−Ｖｔｈ）を維持する。
【００３５】一方、ラッチ回路ＬＴにローディングされ
たデータが”Ｌ”であれば、高電圧供給回路ＨＶが動作
しないので、ビットラインＢＬが０Ｖに維持される。従
って、選択されたセルＣＴ６のゲートとドレインとの間
の電位差によってＦ−Ｎトンネリングが励起され浮遊ゲ
ートに電子が注入されるので、セルの閾値電圧が正にな
る。
【００３６】しかし、もし”１”データが不十分に書込
まれたとすれば、選択されたセルＣＴ６は所定の＋Ｖｔ
ｈを有しない。このような書込み動作は、ページモード
に於いてページ単位で同時に行われる。従って１ブロッ
ク（１０２４×８）を書込むためには８回の書込み動作
が完了されれば、書込み検証のためにクロック信号φ２
の高電位に応じて電流源回路ＣＳが動作して、ビットラ
インＢＬに検証電流が供給される。この際、選択ライン
ＳＬ１，ＳＬ２及び非選択のセルＣＴ１〜ＣＴ５，ＣＴ
７，ＣＴ８のコントロールラインＣＬ１〜ＣＬ５，ＣＬ
７，ＣＬ８にはＶｃｃ電圧が印加され、選択されたセル
行のコントロールラインＣＬ６には所定の検証電圧、例
えば＋０．８Ｖが印加される。従って、選択されたセル
トランジスタＣＴ６の閾値電圧が−Ｖｔｈ（”０”デー
タ）であれば、検証電流がセルストリングＣＥを通じて
グランドに流れるようになる。これによりビットライン
ＢＬは”０”Ｖを維持する。
【００３７】一方、選択されたセルの閾値電圧が＋Ｖｔ
ｈ（＞０．８Ｖ以上：”１”データ）であれば、検証電
流がセルストリングＣＥを通じて流れないので、ビット
ラインＢＬは”Ｈ”レベルになる。しかし、”１”デー
タで書込まれたセルが不十分に書込まれ、セルの閾値電
圧がＶｔｈ＜０．８Ｖの場合は検証電流がグランドに流
れることになるので、ビットラインＢＬは続けて０Ｖを
保つことになる。
【００３８】このような検証動作時に選択されたセル
に”１”データの書込まれたビットラインの電位が低電
位状態を保つと、書込みチェック手段であるトランジス
タＭ６がターンオンされないので、ビットラインラッチ
回路ＬＴのデータ反転が起こらない。従って、最初のロ
ーディング状態の”０”データが正出力端子Ｑで続けて
保たれる。そして、ラッチ回路ＬＴの負出力端子
【００３９】
【外４】
【００４０】では”１”データが保たれるので、この負
出力端子
【００４１】
【外５】
【００４２】にゲートの接続された、書込み状態回路Ｐ
ＳのプルダウントランジスタＰＤ１は、続けてターンオ
ン状態に保たれる。従って、正常な書込み動作がなされ
ないことによって、書込み状態検出回路ＰＳのクロック
信号
【００４３】
【外６】
【００４４】は低電位状態を保つ。再書込み動作時にク
ロック信号φ１の高電位状態で、ラッチ回路ＬＴの”
０”データがビットラインＢＬ１に再び供給されるの
で、不十分に書込まれた選択されたセルの浮遊ゲートに
再び電子が注入され、セルの閾値電圧がより閾値電圧側
に上昇することになる。このような書込み−検証−再書
込み動作の繰り返しにより選択されたセルの閾値電圧が
正で上昇して、検証電圧０．８Ｖによってセルがターン
オンされなくなれば、ビットライン電位が”Ｈ”レベル
になるので、トランジスタＭ６がターンオンされる。
【００４５】従って、ビットラインラッチ回路ＬＴで、
正出力端子にローディングされた”０”データが”１”
データに反転され、負出力端子の”１”データが”０”
データになるので、書込み状態検出回路ＰＳのプルダウ
ントランジスタＰＤ１がターンオフされる。このような
繰り返し動作によってページバッファＰＢ，即ち全ての
ラッチ回路の負出力端子
【００４６】
【外７】
【００４７】のデータが”０”状態になった時（最初に
入力された全ての”１”データが”０”データに反転さ
れた時）、書込み状態検出回路ＰＳの検出信号φ５が”
Ｈ”レベル（Ｖｃｃレベル）になる。即ち、与えられた
入力データに応じて選択されたセルが最適状態で書き込
まれたことを示す。
【００４８】
【発明の効果】以上述べたように、外部制御なしで一回
のデータ入力によってページバッファ、即ちビットライ
ンラッチ回路と電流源回路によって選択されたセルの全
てが最適にプログラムされるまで、ページバッファのデ
ータによって書込み及び検証が自動的に反復遂行され
る。
【００４９】従って、工程変数変化等に影響を受けず最
適化された書込み状態を確保でき、検証電位によって過
書込みを防止することができる。また、チップ内部の検
証機能に応じて自動的に最適化書込みがなされるので、
チップの性能（performance）が向上し、外部制御を必
要としないので、このチップを用いたシステム全体の性
能が向上し、ページモード機能の有する既存のフラッシ
ュメモリのページバッファを用いることによって既存製
品への適用が容易になる。
【図面の簡単な説明】
【図１】図１は従来の第１世代フラッシュＥＥＰＲＯＭ
のＮＡＮＤ形セルストリングの平面図及び等価回路図で
ある。
【図２】図２は第１世代ＮＡＮＤ形セルストリングの読
出し動作、消去及び書込み動作時に印加される電圧波形
図である。
【図３】図３Ａ及び図３Ｂは第２世代フラッシュＥＥＰ
ＲＯＭの消去及び書込み動作を説明する為の概略図であ
る。
【図４】図４は第２世代フラッシュＥＥＰＲＯＭの書込
み電圧変動に対する書込まれたセルの閾値電圧分布特性
を示すグラフであって、図４Ａは書込み検証がない場
合、図４Ｂは書込み検証がある場合である。
【図５】図５は第２世代フラッシュＥＥＰＲＯＭの書込
み検証アルゴリズムを示す流れ図である。
【図６】図６は図５の書込み検証アルゴリズムによる書
込み状態を説明するための図面である。
【図７】図７は本発明による第２世代フラッシュＥＥＰ
ＲＯＭのセルアレイとその書込み状態検出回路を示す回
路図である。
【図８】図８はデータ書込み及び書込み状態検証時の、
図７の各部波形状態を示す状態表である。
【符号の説明】
ＳＴ ストリング選択トランジスタ ＧＴ グラウンド選択トランジスタ ＳＬ１，ＳＬ２ 選択ライン ＨＶ 高電圧供給回路 ＣＳ 電流源回路 ＬＴ ビットラインラッチ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−295098（ＪＰ，Ａ) 特開 平２−44599（ＪＰ，Ａ) 特開 平３−125399（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 16/06

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板上に電荷蓄積層と制御ゲー
    トが積層形成され、電荷蓄積層と基板との間の電荷授受
    によって電気的消去を可能にしたメモリセルが複数個づ
    つ直例接続されＮＡＮＤセルを構成してマトリックス配
    列されたメモリセルアレイと、一方の入力端子が他方の出力端子に相互に接続された２
    つのインバータを有するデータラッチ回路であって、前
    記データラッチ回路は、前記２つのインバータのうちの
    一方のインバータの前記入力端子に接続された入力端子
    を有し、書込データを保持し、かつ前記メモリセルアレ
    イのビット線に対して前記書込データを出力する、前記
    データラッチ回路と、 前記データラッチ回路の前記書込データに応じて前記メ
    モリセルアレイの前記ビット線に所定高電圧を供給する
    ための高電圧供給回路と、 前記メモリセルアレイに前記書込データを書込んだ後、
    書込み状態を確認するための検証電流を前記メモリセル
    アレイの前記ビット線に供給するための電流ソース回路
    と、前記データラッチ回路の前記入力端子に接続されたドレ
    インと、第２電源電圧に接続されたソースと、前記ビッ
    トラインに接続されたゲートとを備えたＭＯＳトランジ
    スタを有する書込チェック手段であって、所望の書込が
    行われていないときには前記ＭＯＳトランジスタが非導
    通状態となっていて前記検証電流が流れず前記データラ
    ッチ回路の前記書込データを保持し、前記所望の書込が
    行われたときには前記ＭＯＳトランジスタが導通状態と
    なっていて前記検証電流が流れて前記データラッチ回路
    の前記書込データを反転させる、 前記書込みチェック手
    段と、 前記書込チェック手段によって、前記データラッチ回路
    の全ての前記書込データが反転されたとき、前記所望の
    書込が完了したことを表し、前記データラッチ回路のい
    ずれかの前記書込データが保持されているとき、前記所
    望の書込が完了していないことを表す、書込状態検出信
    号を発生する書込状態検出回路とを有し、 前記データラッチ回路が、前記書込状態検出回路の前記
    書込状態検出信号が、前記所望の書込が完了したことを
    表すまで、繰り返して前記ビット線に前記書込データを
    供給することを特徴とする不揮発性半導体メモリ装置。
  2. 【請求項２】 第１電源電圧にソースが接続され、ド
    レインとゲートが相互接続された基準電流ソース用ｐチ
    ャンネルＭＯＳトランジスタと、 前記ｐチャンネルＭＯＳトランジスタのドレインにその
    ドレインが接続され、 基準電圧がゲートに接続された負荷用ｎチャンネルＭＯ
    Ｓトランジスタと、 前記ｎチャンネルＭＯＳトランジスタのソースにそのド
    レインが接続され、前記検証動作時に高電位になるクロ
    ック信号がゲートに接続され、ソースが第２電源電圧
    （接地）と接続されたスイッチ用ｎチャンネルＭＯＳト
    ランジスタと、 第１電源電圧にソースが接続され、ゲートが前記ｐチャ
    ンネルＭＯＳトランジスタのゲートに接続された出力電
    流ソース用ｐチャンネルＭＯＳトランジスタと、 前記出力電流ソース用ｐチャンネルＭＯＳトランジスタ
    のドレインにそのドレインが接続され、前記ビット線に
    ソースが接続され、前記クロック信号がゲートに接続さ
    れた出力スイッチ用ｎチャンネルＭＯＳトランジスタと
    を前記電流ソース回路とを備えることを特徴とする請求
    項１に記載の不揮発性半導体メモリ装置。
  3. 【請求項３】 第１電源電圧とノードとの間に接続さ
    れ、制御クロック信号に応じてイネーブルされるプルア
    ップ手段と、 前記ノードと第２電源電圧との間に接続され、前記デー
    タラッチ回路のデータ状態の反転動作に応じてターンオ
    ン／オフされるプルダウン手段と、 前記ノードの電位をバッファリングされたノード電位
    を、前記書込み状態検出信号として出力する出力手段と
    を前記書込み状態検出回路とを備えることを特徴とする
    請求項１に記載の不揮発性半導体メモリ装置。
  4. 【請求項４】 半導体基板上に電荷蓄積層と制御ゲー
    トが積層形成され、電荷蓄積層と基板との電荷授受によ
    って電気的消去を可能にしたメモリセルが複数個づつ直
    例接続され、ＮＡＮＤセルストリングを構成してマトリ
    ックス配列されたメモリセルアレイと、 前記メモリセルアレイのビット線にページ長さを有する
    書込みデータ列を付与するページバッファと、 前記ページバッファの前記書込データ列に応じて前記ビ
    ット線に所定の高電圧を供給するための高電圧供給回路
    と、 前記メモリセルアレイの選択されたセル行に前記書込デ
    ータ列を書込んだ後、書込み状態を確認するために検証
    電流を前記各ビット線に供給するための電流ソース回路
    と、前記ページバッファの入力端子に接続されたドレイン
    と、第２電源電圧に接続されたソースと、前記ビットラ
    インに接続されたゲートとを備えたＭＯＳトランジスタ
    を有する、書込みチェック手段であって、所望の書込が
    行われていないときには前記ＭＯＳトランジスタが非導
    通状態となっていて前記検証電流が流れず前記ページバ
    ッファの前記書込データ列を保持し、前記所望の書込が
    行われたときには前記ＭＯＳトランジスタが導通状態と
    なっていて前記検証電流が流れて前記ページバッファの
    前記書込データ列を反転させる、前記書込みチェック手
    段と、 前記書込チェック手段によって、前記ページバッファの
    全ての前記書込データ列が反転されたとき、前記所望の
    書込が完了したことを表し、前記ページバッファのいず
    れかの前記書込データ列が保持されているとき、前記所
    望の書込が完了していないことを表す、書込状態検出信
    号を発生する書込状態検出回路とを備え、 前記ページバッファが、前記書込状態検出回路の前記書
    込状態検出信号が、前記所望の書込が完了したことを表
    すまで、繰り返して前記ビット線に前記書込データ列を
    供給することを特徴とする不揮発性半導体メモリ装置。
  5. 【請求項５】 複数のＮＡＮＤ形セルストリングをブ
    ロック消去し、ページバッファにラッチされた入力デー
    タを、選択されたセル行のセルに同時に書込むブロック
    ページモードを行う不揮発性半導体メモリに於ける、不
    揮発性半導体メモリの最適化書込み方法であって、前記各セルのデータ書込み動作が行われたセルに対し
    て、 前記選択されたセル行の各セルに検証コントロール
    電圧と検証電流を印加して、前記検証電流が流れないと
    きは前記ページバッファの前記入力データを保持し、前
    記検証電流が流れたときは前記ページバッファの前記入
    力データを反転させる書込み検証過程と、前記書込み検
    証過程によって訂正されたページバッファのデータを、
    前記選択されたセル行の各セルに再び書込む再書込み過
    程と、 前記選択されたセル行の各セルのうちデータ書込み動作
    が行われたセルの全てに正常にデータが書き込まれて、
    ページバッファの対応するデータ反転が全部行われる時
    まで、前記書込み検証及び再書込み過程を自動的に繰り
    返して行う過程とを備え、 一回の外部データ入力によってオーバー書込みなしでペ
    ージ長さのデータ書込みを最適化できることを特徴とす
    る不揮発性半導体メモリの最適化書込み方法。
JP14479892A 1992-02-21 1992-05-11 不揮発性半導体メモリ装置及びその最適化書込み方法 Expired - Lifetime JP2872484B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019920002689A KR950000273B1 (ko) 1992-02-21 1992-02-21 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
KR1992-P-2689 1992-02-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP20031798A Division JP3228711B2 (ja) 1992-02-21 1998-07-15 不揮発性半導体メモリ装置

Publications (2)

Publication Number Publication Date
JPH09147582A JPH09147582A (ja) 1997-06-06
JP2872484B2 true JP2872484B2 (ja) 1999-03-17

Family

ID=19329334

Family Applications (2)

Application Number Title Priority Date Filing Date
JP14479892A Expired - Lifetime JP2872484B2 (ja) 1992-02-21 1992-05-11 不揮発性半導体メモリ装置及びその最適化書込み方法
JP20031798A Expired - Lifetime JP3228711B2 (ja) 1992-02-21 1998-07-15 不揮発性半導体メモリ装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP20031798A Expired - Lifetime JP3228711B2 (ja) 1992-02-21 1998-07-15 不揮発性半導体メモリ装置

Country Status (10)

Country Link
US (1) US5299162A (ja)
JP (2) JP2872484B2 (ja)
KR (1) KR950000273B1 (ja)
CN (1) CN1032283C (ja)
DE (1) DE4213731C2 (ja)
FR (1) FR2687828B1 (ja)
GB (1) GB2264578B (ja)
IT (1) IT1255108B (ja)
RU (1) RU2097842C1 (ja)
TW (1) TW204415B (ja)

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
US5479633A (en) * 1992-10-30 1995-12-26 Intel Corporation Method of controlling clean-up of a solid state memory disk storing floating sector data
US5740395A (en) * 1992-10-30 1998-04-14 Intel Corporation Method and apparatus for cleaning up a solid state memory disk storing floating sector data
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
US6240018B1 (en) 1993-03-31 2001-05-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having verify function
JP3373632B2 (ja) * 1993-03-31 2003-02-04 株式会社東芝 不揮発性半導体記憶装置
US5471423A (en) * 1993-05-17 1995-11-28 Nippon Steel Corporation Non-volatile semiconductor memory device
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5623620A (en) * 1993-06-30 1997-04-22 Intel Corporation Special test modes for a page buffer shared resource in a memory device
US6091639A (en) * 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
JP3512833B2 (ja) * 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置
EP0661814B1 (en) * 1993-12-28 1999-03-31 STMicroelectronics S.r.l. End-of-count detecting device, particularly for nonvolatile memories
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
EP0700051A1 (en) * 1994-08-31 1996-03-06 STMicroelectronics S.r.l. Circuit for single bit programming of non-volatile memory words
JP3199989B2 (ja) * 1994-09-30 2001-08-20 株式会社東芝 不揮発性半導体記憶装置とその過書込み救済方法
JPH10511798A (ja) * 1995-01-05 1998-11-10 マクロニクス インターナショナル カンパニイ リミテッド ページモードフラッシュメモリのプログラムベリファイの改良
JP2755197B2 (ja) * 1995-01-13 1998-05-20 日本電気株式会社 半導体不揮発性記憶装置
US6475846B1 (en) 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
KR0164376B1 (ko) * 1995-07-28 1999-02-18 김광호 불휘발성 반도체 메모리의 기준 비트라인 셀
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR0169420B1 (ko) * 1995-10-17 1999-02-01 김광호 불 휘발성 반도체 메모리의 데이타 리드 방법 및 그에 따른 회로
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
KR100208433B1 (ko) * 1995-12-27 1999-07-15 김영환 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법
US5638326A (en) * 1996-04-05 1997-06-10 Advanced Micro Devices, Inc. Parallel page buffer verify or read of cells on a word line using a signal from a reference cell in a flash memory device
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
WO1997048101A1 (en) * 1996-06-14 1997-12-18 Macronix International Co., Ltd. Floating gate memory device with low current page buffer
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5793677A (en) * 1996-06-18 1998-08-11 Hu; Chung-You Using floating gate devices as select gate devices for NAND flash memory and its bias scheme
US5648930A (en) * 1996-06-28 1997-07-15 Symbios Logic Inc. Non-volatile memory which is programmable from a power source
KR100193898B1 (ko) * 1996-06-29 1999-06-15 김영환 플래쉬 메모리 장치
US5661687A (en) * 1996-09-30 1997-08-26 Symbios Logic Inc. Drain excluded EPROM cell
US5838616A (en) * 1996-09-30 1998-11-17 Symbios, Inc. Gate edge aligned EEPROM transistor
JP3481817B2 (ja) * 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
DE19731954C2 (de) * 1997-07-24 2000-08-24 Bosch Gmbh Robert Verfahren zur Erkennung von fehlprogrammierten Speicherzellen eines Speichers
US6137153A (en) * 1998-02-13 2000-10-24 Advanced Micro Devices, Inc. Floating gate capacitor for use in voltage regulators
US6040993A (en) * 1998-02-23 2000-03-21 Macronix International Co., Ltd. Method for programming an analog/multi-level flash EEPROM
JP2000011674A (ja) * 1998-06-25 2000-01-14 Sony Corp ラッチ形センス回路及びプログラム・ベリファイ回路
JP3888808B2 (ja) * 1999-08-16 2007-03-07 富士通株式会社 Ｎａｎｄ型不揮発性メモリ
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
FR2803080A1 (fr) * 1999-12-22 2001-06-29 St Microelectronics Sa Memoire flash programmable page par page
US6327183B1 (en) 2000-01-10 2001-12-04 Advanced Micro Devices, Inc. Nonlinear stepped programming voltage
US6269025B1 (en) 2000-02-09 2001-07-31 Advanced Micro Devices, Inc. Memory system having a program and erase voltage modifier
US6246610B1 (en) * 2000-02-22 2001-06-12 Advanced Micro Devices, Inc. Symmetrical program and erase scheme to improve erase time degradation in NAND devices
US6246611B1 (en) 2000-02-28 2001-06-12 Advanced Micro Devices, Inc. System for erasing a memory cell
US6295228B1 (en) 2000-02-28 2001-09-25 Advanced Micro Devices, Inc. System for programming memory cells
US6304487B1 (en) 2000-02-28 2001-10-16 Advanced Micro Devices, Inc. Register driven means to control programming voltages
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
JP2003030993A (ja) * 2001-07-17 2003-01-31 Toshiba Corp 半導体記憶装置
US6788574B1 (en) 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
US6992938B1 (en) 2001-12-06 2006-01-31 Virage Logic Corporation Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell
US6850446B1 (en) 2001-12-06 2005-02-01 Virage Logic Corporation Memory cell sensing with low noise generation
US7130213B1 (en) * 2001-12-06 2006-10-31 Virage Logic Corporation Methods and apparatuses for a dual-polarity non-volatile memory cell
US6842375B1 (en) 2001-12-06 2005-01-11 Virage Logic Corporation Methods and apparatuses for maintaining information stored in a non-volatile memory cell
JP4202120B2 (ja) * 2002-12-27 2008-12-24 セイコーインスツル株式会社 集積回路の最適化設計装置
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7002843B2 (en) * 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7139198B2 (en) * 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
KR100632946B1 (ko) * 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100632947B1 (ko) * 2004-07-20 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US7272050B2 (en) 2004-08-10 2007-09-18 Samsung Electronics Co., Ltd. Non-volatile memory device and erase method of the same
KR100648277B1 (ko) * 2004-12-30 2006-11-23 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
KR100666172B1 (ko) * 2005-01-04 2007-01-09 삼성전자주식회사 로드 공급 와이어드 오어 구조를 가지는 불휘발성 반도체메모리 장치와, 이에 대한 구동방법
KR100567158B1 (ko) * 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
EP1772873B1 (en) * 2005-10-10 2008-12-10 STMicroelectronics S.r.l. A method of programming and verifying cells of a nonvolatile memory and relative nand flash memory
US7301821B1 (en) * 2005-10-13 2007-11-27 Actel Corporation Volatile data storage in a non-volatile memory cell array
KR100791341B1 (ko) * 2006-09-04 2008-01-03 삼성전자주식회사 비휘발성 메모리 장치의 기입 방법 및 그 방법을 사용하는비휘발성 메모리 장치
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
US7593259B2 (en) 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7817470B2 (en) 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR101321472B1 (ko) * 2007-07-23 2013-10-25 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
JP4510072B2 (ja) * 2007-12-20 2010-07-21 力晶半導体股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
US7916544B2 (en) * 2008-01-25 2011-03-29 Micron Technology, Inc. Random telegraph signal noise reduction scheme for semiconductor memories
JP5086972B2 (ja) 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法
JP2010134992A (ja) 2008-12-04 2010-06-17 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその書き込み方法
JP2010140521A (ja) 2008-12-09 2010-06-24 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその読み出し方法
JP5231972B2 (ja) 2008-12-18 2013-07-10 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置
JP2011170927A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体記憶装置
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9424938B2 (en) 2011-06-09 2016-08-23 Micron Technology, Inc. Reduced voltage nonvolatile flash memory
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
JP2013143155A (ja) 2012-01-06 2013-07-22 Powerchip Technology Corp 不揮発性半導体記憶装置とその書き込み方法
US8924824B1 (en) 2013-03-12 2014-12-30 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
US10061640B1 (en) 2013-03-12 2018-08-28 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
US9542258B1 (en) 2013-03-15 2017-01-10 Western Digital Technologies, Inc. System and method for error-minimizing voltage threshold selection
US9270296B1 (en) 2013-11-13 2016-02-23 Western Digital Technologies, Inc. Method and system for soft decoding through single read
US9007854B1 (en) 2013-12-09 2015-04-14 Western Digital Technologies, Inc. Method and system for optimized soft decoding in a data storage device
JP5745136B1 (ja) 2014-05-09 2015-07-08 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
JP5931236B1 (ja) 2015-02-05 2016-06-08 力晶科技股▲ふん▼有限公司 半導体装置の制御回路及び方法、並びに半導体装置
JP2016162925A (ja) 2015-03-03 2016-09-05 力晶科技股▲ふん▼有限公司 Ｍｏｍキャパシタ回路及び半導体装置
JP5909294B1 (ja) 2015-03-11 2016-04-26 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
CN105719693B (zh) * 2016-01-22 2019-09-17 清华大学 Nand存储器的多比特编程方法及装置
JP6677786B1 (ja) 2018-11-20 2020-04-08 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ ページバッファ回路及び不揮発性記憶装置
JP6757447B1 (ja) 2019-06-12 2020-09-16 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ フェイルビット数計数回路及び不揮発性半導体記憶装置
KR102483906B1 (ko) * 2021-07-14 2022-12-30 서울시립대학교 산학협력단 Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
JPS63251999A (ja) * 1987-04-08 1988-10-19 Mitsubishi Electric Corp 半導体記憶装置
JP2534733B2 (ja) * 1987-10-09 1996-09-18 日本電気株式会社 不揮発性半導体記憶装置
US4875188A (en) * 1988-01-12 1989-10-17 Intel Corporation Voltage margining circuit for flash eprom
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
JP2724164B2 (ja) * 1988-08-05 1998-03-09 株式会社東芝 Ｎａｎｄ型ｅ▲上２▼ｐｒｏｍ及びそのデータ書き込み方法
US4996669A (en) * 1989-03-08 1991-02-26 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND memory cell structure
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JPH03283200A (ja) * 1990-03-30 1991-12-13 Toshiba Corp 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法
JP3448051B2 (ja) * 1990-03-31 2003-09-16 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
GB2264578A (en) 1993-09-01
JP3228711B2 (ja) 2001-11-12
FR2687828A1 (fr) 1993-08-27
KR950000273B1 (ko) 1995-01-12
ITMI921000A0 (it) 1992-04-28
JPH09147582A (ja) 1997-06-06
GB9209426D0 (en) 1992-06-17
DE4213731A1 (de) 1993-08-26
CN1075572A (zh) 1993-08-25
KR930018589A (ko) 1993-09-22
TW204415B (en) 1993-04-21
RU2097842C1 (ru) 1997-11-27
IT1255108B (it) 1995-10-20
US5299162A (en) 1994-03-29
GB2264578A8 (en) 1995-09-18
CN1032283C (zh) 1996-07-10
ITMI921000A1 (it) 1993-10-28
GB2264578B (en) 1996-01-03
FR2687828B1 (fr) 1994-04-29
JPH1186577A (ja) 1999-03-30
DE4213731C2 (de) 2002-05-08

Similar Documents

Publication Publication Date Title
JP2872484B2 (ja) 不揮発性半導体メモリ装置及びその最適化書込み方法
KR0172441B1 (ko) 불휘발성 반도체 메모리의 프로그램 방법
KR0172366B1 (ko) 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
US6031760A (en) Semiconductor memory device and method of programming the same
JP4652319B2 (ja) プログラム及び消去検証機能を有する非揮発性半導体メモリ装置
KR100332001B1 (ko) 반도체불휘발성기억장치
JP3252306B2 (ja) 半導体不揮発性記憶装置
JP4429007B2 (ja) Ｎａｎｄ型フラッシュメモリのページバッファ
JP4038823B2 (ja) 半導体不揮発性記憶装置及びそれを用いたコンピュータシステム
JP3898349B2 (ja) 半導体記憶装置
US7248504B2 (en) Data processing device
JP2001229684A (ja) 不揮発性半導体メモリ装置のプログラム方法
JP2755936B2 (ja) ブロック単位でストレス印加可能なストレス電圧印加回路
US6826081B2 (en) Nonvolatile semiconductor memory device, nonvolatile semiconductor memory device-integrated system, and defective block detecting method
KR960005370B1 (ko) 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치
US6542410B2 (en) Nonvolatile semiconductor memory device capable of reducing pre-erase write time and erase method therefor
US5930173A (en) Non-volatile semiconductor memory device having trapped charges pulled out
US5812451A (en) Nonvolatile semiconductor storage apparatus and method of writing data to the same
US6134149A (en) Method and apparatus for reducing high current during chip erase in flash memories
JP3914869B2 (ja) 不揮発性メモリ及びその書き換え方法
EP0842514A4 (en) REDUCED DISTURBANCE FLASH MEMORY SYSTEM AND METHOD
JP4068247B2 (ja) プログラム動作を選択する不揮発性半導体メモリ装置
JP2667617B2 (ja) 不揮発性半導体記憶装置
JP3441161B2 (ja) 不揮発性半導体記憶装置
US6973003B1 (en) Memory device and method

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080108

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090108

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100108

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110108

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120108

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 14

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130108

Year of fee payment: 14