TW204415B - A nonvolatile semiconductor memory device particularly relates to an EEPROM having NAND-structured cells and an optimizing programming method. - Google Patents

Description

2044i〇 經潦部屮央櫺準局β工消设合作社印製 五、發明説明（1) <發明之背景> 本發明是關於一種不變性半導朦記億賭元件及一種關 於此元件的最佳化規劃方法，特別是關於一種具有ΝΑΝΕ縮 構單元的EEPROM及能對使用此元件的資料規劃的最佳化方 法。 第1圖像一平面圖，顯示第一代的傳統NAND結構單元 ，及此單元的一動效電路。第2圖則顯示在讀出操作時控 制的狀況，及控制電歷在清除和規劃操作的時序圖， 此淸除和規劃的操作是對於一具有第一代NAND結構單元的 閃光記憶體所作。 一個被選定的單元，在第一代傳統的閃光記憶體中清 除及規劃時，有如下之操作狀況。首先在清除時，只要把 一淸除電歷（17伏）加到一被選定單元CT5的閘極CL5.、把 0伏電壓加到此單元的渠極，電子就可由F-N (Fowler-Nordheim)穿隨，自渠極注入飄浮的鬧極，所以此單元的 臨限電壓變成正值。 而在規劃時，只要將0Y犬電壓加到被選定單元CT5的閘 極，及將一規劃電壓（22伏）加到此單元的渠極，電子就可 由F-N穿魅，自單元的飄浮閘極射入渠極，使得此單元的 臨限電歷變成負值（參考IEEE Journal of Solid-State Circuit , Oct. 1989 PP-1238 1243) 〇 因止匕在ί青除及夫見盡U 時，在薄鬧極氣化屬連绩的施加應力，以使單元的渠極側 有穿隧現象，這會影響此單元之持缠性（寫入的循環數目 )及資料保留性（一飄浮閘極的電荷保留特性）。特別在 -4- (請_先閱請背而之注意事項存填寫本頁) 本紙張尺度边用中8 S家棕準(CNS)肀4規怙（210X297公龙) 81. 2. 20,000 經濟部中央梂準局貝工消伢合作杜印製 五、發明説明（2 ) 提高密度及加大電容值，使得單元尺寸繼缅往下降時，上 述的單元可靠特性會變得更差。 第3A圆及第3B圖像一單元的概略剖面圖，說明的一具 有第二代的傳統NAND結構的閃光記億體，做清除及規劃的 操作。 在第二代的閃光記億體中，當清除時（第3A圖），在被 選定單元的閜極CG上施加0伏電颸，基材SU、源極S及渠極 D則加上一淸除電歷（20伏），所以電子自單元的飄浮閘極 FG射入基材SU,使得此單元的臨限電歷變成負值。而在規 劃時（第3B圓），在被選定單元的蘭極CG上加上一規劃電 歷（18伏），在基材SU、源極S及渠極D上則加上D伏電壓 所以電子由基材SU注入到此單元的飄浮鬧極FG,使得此單 元之臨限電壓變成正值。也就是說，此操作狀況和第一代 的閃光記億體的操作狀況相反，而且電子的注入及發射並 不只限在單元的渠極，在整個單元的飄浮閘極、基材、源 極及渠極都會發生。因此可以降低穿過薄氧化層的穿隨漏 電流.這個穿陡現象是在清除及規剷時的應力所引起的， 因此可以大幅提高單元的可靠度。除此之外，在清除時單 元的臨限電歷是負值，並且解決了過度清除的問題（參考 1990 VLSI技研討會，第129及第130頁）。 然而，如第4A圖所顯示，在第二代的閃光記憶體中規 劃單元時，由於製程參數的變化而産生高歷變化，使得已 規剷單元的臨限電壓分佈特性變差，這會産生一過度規劃 的現象。換言之，在一 NAND結構閃光記億體的單元串列内 -5- (請先閲讀背而之注意节項#填窍本頁) 線 本紙5fc尺度边用中a因家標準（CHS)肀4規格(210X297公龙) 81. 2. 20,000 Λ « 15 6 經濟部+央榀準局员工消坨合作社印5i 五、發明説明（3) ，即使只有一個單元為過度規劃，整値單元串列不曾被讀 出。根據上面所述之結果，我們需要一些防止過度規劃的 装置，以維持此最佳化規剿狀況。 如第48_顯示，在由規劃確認所重覆的規劃時，可以 注意到單元的臨限電為平均分佈。 因此，為了將資料規劃最佳化，傳統上會確認一閃光 EEPROM的已規劃資料狀況，並且用一外部的確認控制器來 做資料的重新規制，此控制器所執行的演算法可見第5圖 。此資料規制確認演算法用分頁楔式載入資料，並且會保 存輸入資料。然後，在將保存的資料規割到一條被選定單 元線的每一單元内後，資料會被謓出以確認此資料之規劃 狀態。在讀出的資料和預期值一致時，表示此規劃已完成 了。同時，如第S圖所顯示，在讀出資料和預期值不同時 ，相對應於一個規劏、、1 〃失敗之單元的資料位元會維持 在'' 1 〃，相對應於資料位元、、1 〃或'、0 〃且在其中為正 常規劃之單元的資料位元，就會被設定為零值。如上面描 述之資料處理會以一個分頁模式重覆調整，而且已調整之 資料會重新劃入已選定單元線的每一單元。在重覆此規劃 後，資料就被讀出以確定每一單元之規剷狀態，所以在規 劃為正常狀態時，就可完成規劃操作。否則，在規剷是處 在一個不正常狀態時，就會一直重覆如上述的讀出資料循 環過程及已更正資料的規劃（參考 IEEE Journal of Solid-State Circuits, Apr.1991,PP.492 496)〇 然而，根據前述的傳統確認演算法，由外部控制器規 - 6- (請先閲請背而之注意亊項/1-填寫本頁) 本紙張尺度边用中國a家4準（CNS) Ή規格⑵0父297公没） 81. 2. 20,000 Λ () η 6 204413 五、發明説明（4 ) 劃的資料會被讀出並檢査，然後重新載入以重新規劃，此 過程會一直重覆執行，直到偵測到每一單元的正常規劃狀 態為止，而逭會降低整個糸統的執行性能。 <發明之總論> 本發明之目的即在解決上面所叙述之傳統問題。因此 ，本發明之目的在於提供一種不變性半導體記億餵元件， 此元件可用一次自動資料載入而自動將資料規劃最佳化。 本發明的另一目的在於提供一種可預防資料過度規_ 現象的不變性半導記億腥元件。 本發明的又一目的在於提供一種不變性半導體記慷體 元件的最佳化規劃方法，此規劃方法能自動將一晶Η内的 資料規劃最佳化。 為了達成本發明造些及其它目的，此處提供一不變性 半導體記憶體元件，包含了： 如具有NAND鬧單元矩陣排列，並能由霜清除的一記億 賭單元陣列，這些NAND軍元由多數串接的記慊饑單元形成 ，每一記憶嫌單元由在一半導應基材上堆β—電荷儲存履 及一控制閘極而形成，而由電荷儲存層及基材間的一個電 荷互相交換，可以完成電淸除； 將規剷資料結予記億艘單元陣列位元線的資料保存電 路； 根據資料保存電路的資料狀態，將一預先決定的高· 供應給記億單元陣列位元線的高壓供應電路； 為了在將資料規劃進記憶體單元陣列後，確定資料的 -7- (請先閲讀背而之注意事項再填筠本頁) 裝· 線. 經濟部屮央捣準扃ts：工消f合作杜印一4 用中因困家搞準（CNS) W規格⑵Ο X 297公设） Si. 2. 20,000 20441〇 經濟部屮央櫺準局貞工消伢合作杜印奴 五、發明説明（5) 已規_狀態，而將確認m流供應給記憶賭單元陣列位元線 的is流源電路； 在確認電流供應到記僚鼸單元控制閘極，而且此記億 體單元將要在記憶體單元陣列中確認時，為了回應是否供 應到位元線的確認電流會流過記憶體單元，而將資料保存 電路中資料狀態反相之規劃檢査裝置；及 為了回應由規劃檢査m路所做的，將資料保存®路的 資料狀能反相搡作，而産生規劃狀態偵測訊號的規劃狀能 偵測霄路。 而且，本發明在提供一種將不變性半導龌記1 最佳規劃的方法•此元件可執行一區塊分頁棋式， 頁棋式中，許多的NAND結構單元串列依據匾塊來淸除，而 且保存在一分頁緩衝器内的輸入資料同時在一被選定單元 列中規劃，此最佳化規劃方法包含下列步驟： 規剷確認步驟，可以：將一確認控制電歷及一確認電 流供應給被選定單元線之每一單元，檢查在毎一單元中資 料的已規劃狀態，及只將部分的分頁緩衝器的資料反相， 這些緩衝器是在回應檢查步驟，相對應於已規剷資料單元 中有正常規劃資料的單元； 重新規剷步驟，可將分頁緩衝器的資利，在所述規劃 確認步驟更正後，重新規剷進被選定單元線的每一單元中 ;及 自動重稷確認及重新規剷步驟，直到緖由正常的規剷 資料到單元中，使得相對應的分頁緩衝器資料反相完全完 元件 :,在此分 (請先閲請背而之注意事項存填寫本頁) -8 本紙張尺度边用中SS家详準（CNS)甲4規格（210x297公·«：) 81. 2. 20,000 20441b 經濟部屮央櫺準局兵工消评合作社印 五、發明説明（G) 成為止，這些單元是被選定單元線的毎一單元中，有執行 資料規劃的部分， 藉此只須一次外部資料輸入操作，而且不會過度規》1 ，即可將一頁長度的資料規劃最佳化。 <圖式之簡單說明> 參考附圖並詳細說明本發明的較佳具體實例，可更淸 楚本發明的上述目的及其它優點，附圖者： 第1圖條一平面圖，表示第一代的傳統閃光EEPROM的 NAND結構單元串列，及它的等效電路圓； 第2圈表示第一代的NANC縮構單元串列，在讀出、淸 除、及規劃操作的供應電壓波形圖； 第3A圖及第3B圖係說明第二代的一閃光EEPROM,清除 及規劃操作之概略圈； 第4A圖及4B圖則顯示一已規劃單元的臨限電壓分佈特 性，此二圖分別代表在有或沒有確認情況下，對應第二代 閃光EEPR0N1規劃電壓變化的圖； 第5圖像一流程圖，說明第二代閃光EEPROM的規劃確 認演算法； 第6圖則說明了根據第5圖的規劃確認演算法，所做 的規劃狀態圖； 第7圖條根據本發明，在第二代開光EEPROM的一單元 陣列及一偵測電路的電路圖；及 第8圖俗一表格，說明在規劃資料及確認已規劏狀態 時第7圖每一部分的波形狀態。 -9- (請先閲讀背而之注意事項再填寫木頁) 本紙張尺度边用中困S家樣準(CNS) 規格（210x297公龙) 81. 2. 20,000 經濟部-5-央標準局κχ工消费合作社印5i 五、發明説明（7) <較佳具鼸實例之詳細描述> 參考第7圖，說明根據本發明的具有NAND型單元結構 之閃光記憶體單元陣列，及規劃狀態偵測電路，其中每一 條位元線BL1-BLI024連到一串列組合的NANC縮構單元CE， 此單元包括一組串接之串列選擇電晶體ST。8個單元電晶 體CT1-CT8、及一接地選擇電晶體GT。串列選擇電晶體ST 及接地選擇電晶體GT有一M0S電晶鼸結構，它們的鬧極分 別連接到選擇線SL1及SL2。每一單元電晶體CT1-CT8有一 空乏型M0S電晶體結構，並有在控制鬧極及基材間的一飄 浮聞極，每一控制閑極分別連接到控制線CL1-CL8。而且 每一條位元線BL1-BL1024連到各自的高電躍供應電路HV, 以在資料規劃時將高電位規劃電壓供應給位元線，及連接 到各自的位元線保存電路LT,外部輸入資料將載入此電路 LT,連到電流源電路CS以在規劃確認時供應確認電流，並 連接到各自的規劃檢査組合PC,此組合可在規副確認時， 將位元線保存電路LT的資料反相，以回應不充分的規劃。 高電藤供應電路HV是一普通的高電歷激勵電路，包括 了電晶護PT1及PT2和一激勵電容C。電晶體PT1的渠極連 接到一規劃供應電壓VPP,閘極連到位元線BL1,而它的源 極則連到電晶體PT2的問極。電晶體PT2的渠極和它的閘極 及激勵電容C 的一端相連，它的源極也連到位元線BL1。 激勵電容在時鐘訊號4 PP抱到高狀態時，會將儲存在其中 的電荷經由電晶體PT2釋放到位元線BL1,時鐘訊號4 PP是 連到激勵電容的另一端點，因此可將清除電壓〇 0伏）或 -10- (請先閲1?背而之注意帘項再填窍本頁) 裝< 訂 本紙尺度边用中a S家《準（CNS) TM規tM210x29’/公龙)

Si. 2. 20,000 204415 Λ6 \\6 經濟部屮央榀準局貝工消评合作社印3i 五、發明説明（3) —規劃禁止電歷（10<犬）提供給位元線BL1。 位元線保存電路LT包括了兩個反相器INV1及INV2及一 轉移電晶體TT1。反相器INV1及INV2以一反相輸入端點和 另一反相器輸出端點相連的方式連接。轉移«晶體TT1的 閜極連到一時鐘訊號源4 1，它的一第一電流端點（渠極或 源極）和位元線相連，它的一第二電流端點（渠極或源極） 和反相器INV2的輸入端相連。因此，位元線保存電路LT可 以由轉移電晶體TT1,將加在位元線上的外部資料輸入並 保存，電晶體TT1在加上高電位的時鐘訊號φ 1時為導通。 電流源電路CS用多數輸出電路0S連到各自的位元線及 —共同參考電流設定電路RC而形成，此電路RC以箸名的複 生電流源電路形成彼此相連而形成，以設定所有輸出電路 0S的一參考電流。共同參考電流設定組合電路RC是由一 p-通道MOS電晶禮Ml及η-通道MOS電晶體M2、M3,在第一供應 電歷Vcc及第二供應電壓Vss(接地）間串接而組成。Ρ- 通 道MOS電晶體Ml的渠極及閜極彼此共同連接。η-通道MOS 電晶體M2的鬧極和一參考電壓源V「ef相連，η-通道MOS電 晶體MS的閘極和時鐘訊號源4 2相連。毎一輸出0S是由一 P -通道MOS電晶體M4及一 η -通道MOS電晶體M5在一個第一供 應電IMVcc及個自的位元線間串接而形成。ρ-通道MOS電晶 髓M4的閘極ίΠΡ通道MOS電晶體Ml的鬧極相連，η-通道MOS 電晶體Μ5的聞極也和時鐘訊號源0 2相連。因此在時鐘訊 號到高狀態時，可以將電流源電路CS致能，所以Ρ-通道MOS電晶體M4的渠極電流，如同一確認電流，會供應 ~ 11 (請先WI1?背而之注意事項再填窍本頁) 裝· 線 本紙張尺度边用中S 8家炫準（CNS) 1Μ^ίΜ210χ297公龙） 31. ?. 20,000 Λ 6 η 6 3441¾ 五、發明説明（5) 到位元線BL1,此霄流正比於Ρ-通道MOS電晶體Ml的渠極電 流乘上MOS電晶腥Ml及M4的寬高比。 規劃檢査組合電路PC用一MOS電晶體M6做成，此電晶 雔的渠極連到位元線保存電路LT的反相器INV1的輸入端， 電晶鼸的源極連到一第二供應電歷（Vss或接地），它的閘 極連到此位元線。因此，當供應到位元線的確認電流，不 會經由NAND結構單元而流到接地，而此NAND結構單元有供 應到一被選定單元的確認菜流時，位元線的電位抱到高狀 態，所以MOS :晶饑M6(規劃檢査組合電路）為導通，逭會 將保存電路LT的反相器INV1的輸入端降到一低電位（接地） 。所以在被選定單元的規剷為不充分時，規剷檢査組合電 路PC檢査此不充分的規劃，這會將位元線保存電路LT的資 料反相。 1024個上述NAN臟構單元CE^成一區塊，每一區塊有 8頁資訊，也就是八仟位元組。一頁的長度是1024個位元 。例如一個四百萬位元閃光記億體包括了512個區塊。這 樣的一個閃光記憶體能將資料規劃到一區塊分頁模式中。 在此處一第一區塊的位元線保存電路LT組成一分頁緩衝器 PB〇 在第7圖中，參考符號PS是一規劃狀態偵測電路。規 劃狀態偵測電路PS在所有被選定單元皆為最佳化規劃時， 會輸出一正常的偵測訊號，或在即使有任何一單元為不充 分規劃時，輸出一不正常偵測訊號。規劃狀態偵測電路PS 有一P-通道MOS電晶體M7,此MOS電晶體M7做為一拉升節點 12- 本紙尺度边用中SB家樣準（CNS)T 4規格（210x297公龙) (請先閲讀背而之注意事項#填窩本頁) 裝· 線 經濟部屮央櫺準局A工消份合作社印5i 81. 2. 20,000 w Λ f) Π 6 經濟部中央榀準局β工消价合作杜印奴 五、發明説明（1G) N1的拉升裝置PL, —空乏型MOSiS晶鼸M8用做為拉升負載 。P-通道MOS®晶《SM7的源極連到第一供應《壓源Vcc,電 晶ϋΜ7的蘭極和時鐮訊號4货目連》電晶腥M7的渠極和空 乏型MOS電晶艘Μ8的源極相連。空乏型MOS^i晶髏Μ8的蘭極 及渠極彼此共同相連，並且都連到節點N1。多數做為接降 裝置PD的η-通道MOS電晶賭PD1-PD1024,在節點N1及第二 供應m/EVss (接地）間並聯連接。每一MOS電晶艘的鬧極連 到各自的位元線保存電路LT的反相輸出"0。節點N1經由一 反相器INV3連到一NOR鬧G的一端點，此NOR鬧G是一輸出蘭 。NOR鬧G的另一端點連到一時鐘訊號源G。 因此，在所有的拉降電晶體PD1-PD1024在確認模式 中為關閉時，規劃狀態偵測霄路PS會産生一高電位的時鐘 訊號4 5。COL2-COL1024行有和C0L1行同樣之結構。 在下文中將參考第8圆中的表格，說明顳示在7圆中 本發明的不變性半導饑記憶«元件的規劃及確認操作〇 在開始的時候•為了在一單元陣列中規劃資料，先依 據届塊執行消除操作。此處，在淸除操時，當0伏電壓加 到毎一單元的控制鬧極及當一消除電壓（20伏）加到基材、 源極、及渠極時，電子會自單元的飄浮問極到基材内，所 以單元的臨限電壓會變成負值。當清除完成了以後，會輸 入外部資料，此外部資料會載入位元線保存電路丨/ro ,在 此時，要載入一資料0 〃（ Vth )時會執行.輯高狀態 (Vcc位準），要載入一货料、、1 〃（_,vth)時，會執行一邏輯 低狀態（接地位準）。在時鐘訊號0 1抱到高狀態時，資料 13 (請先閲讀背而之注意事項洱填窩本頁) 本紙張尺度边用中困困家標準（CNSliTH規格（210x297公设） 81. 2. 20,000

fJ 經濟部屮央標準局貝工消费合作社印51 五、發明説明（π) 會載入位元線保存電路LT中。如果載入位元線保存電路LT 的資料是一邏輯高狀態，高電腰供應電路HV會作用。因此 可以設定位元線BL的電壓為10伏，此10伏的電歷為規劃禁 止電歷。因此如第7圖中所舉之例證，由於在一被選定單 元電晶體CT6的蘭極及渠極間的電位差不足以激發F-N穿 随現象，被選定單元的電晶體CT6繼缠維持一負臨限電歷 (-Vth)。 同時，如果載入位元線保存«路LT的資料是一通輯 低狀態，高電壓供應霄路HV不會作用，因此將位元線BL的 電腰維持在0 伏。如此，因為在被選定單元電晶髏CT6在 閘極及渠極之間的霄位差不足以激發F-N穿随現象，電子 會注入飄浮的閘極，所以單元的臨限電壓會變成正值（ +Vth)。然而，如果一資料位元'' 1 "為不充分的規劃， 被遘定的單元CT6^能獲得預先決定的正值臨限電壓。這 樣一個規劃操作同時由分頁模式中依照分頁而執行。根據 如此，要規剷一個區塊C1024X 8)就要執行8 個規劃操作 。為了碓認在完成規剷操作後的規劃，電流源電路CS反應 時鐘訊號4 2的高狀態而操作，所以一確認電流供應到位 元線。在此時，Vcc電壓會加到選擇線SL1及SL2的控制線 CL1-CL5、CL 7及CL8,和未選定單元電晶體CT1CT5, CT7 及CT8;而一預先決定的確認電壓，即+0.8伏，會加到被 選定單元列的控制線CL6。因此，在被選定單元電晶體CT6 的臨限電壓是負值時（資料=0),確認電流由單元串列CE而 分路到接地。因此位元線BL1維持其0伏位準。 -14- 本紙張尺度逍用中國國家標準（CNS)甲4規格（210x297公龙) (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 線. 經濟部屮央標準局灵工消費合作社印製 〇 0441ο_ Β6_ 五、發明説明0 2) 同時，當被選定單元的臨限霄壓為正值，（即+Vth > 0*8 伏；資料=1)時，由於確認電流沒有流過單元串列CE ，所以位元線BL1會抱到高狀態。然而，如果經規剷而具 有資料> 1 〃的單元為不充分規劃，這表示單元的臨限電 歷少於 0· 8伏，確認電流會分路到接地，使位元線 BL1 仍然維持在它的0伏位準。 在這樣一個確認操作的期間，當在上面規劃有資料'' 1 〃的被選定單元的位元線，經規劃而維持在一低電位時 ，做為規劃檢査裝置電晶體M6不能導通，所以資料不能在 位元線保存電路LT中反相。因此，在起始載入狀態中的資 料” 0 "仍然繼鑕在一輸出Q上。而且，因為一資料” 1 〃 仍然維持在位元線保存電路的反相輸出百上，閘極連到輸 出万的規Sij狀態偵測電路PS的位降電晶體PD1,會繼續維持 在導通狀態。因此，並不會執行正常的規劃，所以規劃狀 態偵測電路PS的時鐘訊號4 5,仍然維持在一低電位狀態 〇 在重新規劃期間，由於當時鐘訊號Φ 1為高狀態週期 時，位元線保存電路LT的一資料a 0 "再度供應到位元線 BL1上，電子會重覆注入被選定單元的飄浮閘極，此被選 定的單元的規劃並不充分。因此，單元的臨限電壓會變為 更大的正值。如果由於被選定單元的臨限電壓在依次重複 規劃、確認及重新規剷操作後，會變為更大的正值，此臨 限電壓的上升使得確認電壓〇 0. 8伏）無法導通被選定的單 元，位元線的電位會變一邏輯高狀態，因此導通電晶體M6 -15- 本紙张尺度逍用中国國家樣準（CNS)甲4規格（210x297公垃) (請先閱讀背面之注意事項再填寫本頁) 裝· 線- _______136_ 2.0441ο Λ 6 五、發明説明（13) 。因此，載入位元線保存電路LT的輸出端Q上的一資料、、 (請先閱讀背面之注意事項再填寫本頁) 0 "會反相成一資料1 ",反相輸出的資料” 1 〃會反相 成資料a 0 ",所以可關閉規劃狀態偵測電路PS的拉降電 晶謾PD1。藉由這種重複的操作，在分頁緩衝器PB的所有 資料位元，卽所有位元線保存電路的反相輸出，是資料” 0 〃時，換句話說，就是當所有起先的輸入資料'' 1 〃反相 成資料'' 0 〃時，規_狀態偵測電路 PS的時鐘訊號0 5變 成一遇輯高狀態（Vcc位準）。也就是說被輸入資料選定的 單元被規劃了。 如同上面的敍述，只需一次資料輸入操作，而且不需 要外部的控制，分頁緩衝器之資料就會自動的重覆規劃及 確認操作，直到所有被分頁緩衝器選定的單元，即位元線 保存電路及一電流源電路，己最佳化規劃為止。 經濟部屮央標準局员工消f合作社印製 根據本發明，規劃狀態不會受製程參數的影響而能得 到最佳化，藉由使用一確認電位可以預防過度規劃，由一 晶Η内部的確認功能就可自動完成最佳化的規劃。結果能 提高晶Η的操作性能，而且由於不需要外部的控制，使用 此晶Μ的整個糸統的操作性能也提升了。此外，本發明可 以用在使用一傳統閃光認億體的分頁緩衝器的現存産品， 此傳統的閃光記億體有分頁模式功能。 -16 本紙張尺度通用中國國家標準(0)5)甲4規格（210x297公:¢)

Claims (1)

1. A： BT C~ η： ^04415 六、申α專 ι·—種不變性半導嫌記億體元件，包含了： 一如矩陣般排列之記億應單元陣列，此陣列具有由多數 串接連接的記慷體單元所形成的NAND結構單元，每一記 億體單元能在一半導體基材上推叠一電荷儲存層及一控 制閘極而形成，而且能由所述電荷儲存層及基材間，一 個霄荷的互相交換而電清除； 一用來把規劃資料給予所述記慊體單元陣列的位元線 BL1-BL1024的資料保存裝置LT ; —根據所述資料保存電路LT的資料狀態，將一預先決定 的高霄歷供應給所述記慊賭單元陣列的位元線的高壓供 應裝置HV ; —為了在將所述資料規劃到所述記憶單元陣列後、確定 資料的已規劃狀態、而將確認電流供應給所述記慊體單 元陣列的所述位元線之電流源裝置CS ; —規劃檢查裝置PC,即在所述確認電壓供應到所述記億 體單元的控制閜極，而且所述記億體單元將要在所述位 元線的確認電流有流過所述已規劃之記憶單元，而將在 所述資料保存裝置LT的資料狀態反相的規劃檢查裝置pC ;及 一為了回應由所述規劃檢查裝置所做的、將所述資料保 存裝置LT中資料狀態反相操作、而産生規劃狀能偵測言开 號的規劃狀態偵測裝置PS。 2♦如申請專利範圍第1項之不變性半導體記憶體元件，其 中所述電·流源装置CS包含了； -17- (i?先聞讀背面之注意事項再填寫本頁 K. 經資部中夬標準局員工消費合作Η印½ 六、申請專十1 [30 一用來當做參考«流源的p-通道MOS電晶體Ml, m晶醱 的源極連到一第一供應霄®Vcc,電晶髁的渠極及閜極 共同互相連接； 一負載η-通道MOS電晶體M2,其渠極和所述p-通道MOS電 晶餓Ml的渠極相連，而它的閘極和一參考電壓V「ef相連 * 一用作開關的η-通道MOS電晶體M3,其渠極和所述η-通 道1'108電晶嫌1'12^目連，而其關極和一時鐘訊號4 2相連 ，此時鏟訊號0 2在所述確認操作期間會抱到高狀態， 而電晶鼸的源極和一第二供應電壓Vss相連； —用來當做輸出霄流源的P-通道MOS電晶體M4 ,其源極 和所述第一供應霄腰相連，其閘極和所述P-通道MOS電 晶體Ml的所述閘極相連；及 一用來當做輸出開關的η-通道MOS電晶體M5 ,其渠極和 所述Ρ-通道MOS電晶體Μ4的所述渠極相連，可用來當作 輸出電流源，其源極和所述位元線相連，其閘極和所述 時鐘訊號4 目連。 3.如申請專利範圍第1項之不變性半導體記億體元件，其 中所述規劃狀態偵測裝置PS包含了； 經濟部中夬標苹局員工消費合作杜印$ (J4先聞讀背面之注意事項再填寫本百) —如矩陣般排列的記億體單元陣列，此陣列具有由多數 串接連接的記億體單元所形成的NAND結構單元，毎一記 憶體單元由在一半導體基材上堆《—電荷儲存靥及一控 制鬧極而形成，而且能由所述的電荷儲存層及基材間， —個電荷的互相交換而AK澝除； -18- 木紙瓜尺度適川屮阀W孓榀芈（CNS)〒‘丨规岱（⑴ΟX L,(J7公;(ί) A 7 0441ο_^_ 六、申访專利範圍 一用來把有一分頁長度的規劃資料行給予所述記億餳單 元陣列的位元線BL1-BL1024的一分頁纽衝器PB ; —根據所述分頁级衝器PB的資料狀態、而將一預先決定 的高Ϊ6應供應給所逑位元線的高電颸供應装置HV ; ―霣流源裝置CS,即在將資料規劃到所述記億體單元陣 列的已選定單元列後，將確認霣壓供應給所述位元線， 以確定規劃狀態的霣流源装置CS ; —規劃檢査裝置PC，g卩在所述確認電遞施如到所述已選 定單元列時，為了回應是否供應到每一位元線的確認電 流會流過每一被選定的單元，將相對應於所述分頁緩衝 器的資料反相的規劃檢查裝置PC ;及 經府部屮央樣準局员工消费合作社印製 (請先閱請背面之注意事項再滇罵本頁) 一規劃狀態偵測裝置PS,即為了回應由所述規剷撿查裝 置PC所改變的、所述分頁緩衝器的資料串列的狀態， 而産生的一規劃狀態偵測訊號的規剷狀態偵測裝置PS。 4. 一種將不變性半導體記憶體元件作最佳化規副的方法， 此種記億體元件可執行一區塊分頁模式，在此模式中， 許多的NAND結構單元串列依據區塊而清除，而且保存在 一分頁緩衝器PB中的輸入資料，也同時在一被選定單元 列中的單元内規劃。上述的方法包含下列步驟： 一規劃確認步驟，此步驟將一確認控制電壓及一確認電 流供應給所述已選定單元列的每一單元，檢査在每一單 元中資料的規劃狀態，並且只將部分的所述分頁緩衝器 的資料反相，這些緩衝器是相對應於所述檢查操作，在 所述已規劃單元中為具有正常規劃資料的一單元； -19- 本纸張尺度適用中81家樣準（CNS)甲*1規格（210x297公蝥） [)44i〇 AT B7 C7 D7 六'申請專利苑® —重新規劃步班，此步驟將所述分頁缓衝器内的所述資 枓重新規劃入所述已選定單元列的每一單元内，分頁缓 衝器内的資料已由所述規劃確認步驟所更正；及 一自動重覆確認及重新規劃步驟，直到藉由正常的規劃 資料到單元中，使得相對應的所述分頁緩衝器資料反相 完全完成為止，這些單元是被選定單元線的每一單元中 ，有執行資料規劃的部分； 一藉由只須一次外部資料輸入的操作，而且不會過度的 規劏’卽可將一頁長度的資料規劃最佳化〇 (-先Μ讀背面之注意事項再填寫本頁) 經濟部屮央標準局员工消费合作社印製 20 本纸張尺度適用中a 8家樣準（CNS) 74規格（210x297公嫠)