RU2097842C1 - Полупроводниковое устройство неразрушаемой памяти - Google Patents

Полупроводниковое устройство неразрушаемой памяти Download PDF

Info

Publication number
RU2097842C1
RU2097842C1 SU925011678A SU5011678A RU2097842C1 RU 2097842 C1 RU2097842 C1 RU 2097842C1 SU 925011678 A SU925011678 A SU 925011678A SU 5011678 A SU5011678 A SU 5011678A RU 2097842 C1 RU2097842 C1 RU 2097842C1
Authority
RU
Russia
Prior art keywords
output
input
programming
inputs
data
Prior art date
Application number
SU925011678A
Other languages
English (en)
Inventor
Ким Джин-ки
Сух Канг-деог
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Application granted granted Critical
Publication of RU2097842C1 publication Critical patent/RU2097842C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3486—Circuits or methods to prevent overprogramming of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate programming
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Полупроводниковое устройство неразрушаемой памяти относится, в частности, к стираемому и электрически программируемому ПЗУ. Устройство включает сеть ячеек памяти, устроенную в виде матрицы, имеющей ячейки И-НЕ, образованную множеством последовательно соединенных ячеек памяти, каждая из которых выполнена путем наложения слоя накопления зарядов и управляющего затвора на полупроводниковую подложку и имеет возможность электрического стирания посредством взаимного обмена заряда между слоем накопления зарядов и подложкой, схему защелки данных LT, источник высоковольтного напряжения HV, схему источника тока CS, схему проверки программирования PC и схему детектирования состояния программирования PS. Кроме того, используется буфер страниц PB стираемой и электрически программируемой памяти, имеющей функцию страничного режима. 2 з.п. ф-лы, 7 ил.

Description

Изобретение относится к полупроводниковому устройству неразрушаемой памяти и способу ее программирования, более точно к стираемому и электрически программируемому ПЗУ, имеющему ячейки в виде структур И-НЕ, и способу, дающему возможность оптимизированного программирования данных, использующему вышеуказанное ПЗУ.
На фиг. 1 показана обычная ячейка структуры НЕ-И первого поколения и ее эквивалентная схема, вид сверху; на фиг. 2 условия управляющих напряжений во время операции считывания и временная диаграмма управляющих напряжении во время операций стирания и программирования стираемой и электрически программируемой памяти, имеющей ячейку структуры И-НЕ первого поколения.
Рабочие условия выбранной ячейки при стирании и программировании в обычной стираемой и электрически программируемой памяти первого поколения следующие. Во-первых, при стирании путем подачи напряжения стирания (17 В) на затвор CL 5 выбранной ячейки CT 5 и напряжения OB на сток ячейки из стока в плавающий затвор за счет F-N туннельного эффекта (Фоулера-Нордхейма) инжектируются электроны, так что пороговое напряжение ячейки становится положительным.
При программировании путем подачи напряжения OB на затвор выбранной ячейки CT 5 и напряжения программирования (22В) на ее сток за счет F-N туннельного эффекта электроны эмиттируются из плавающего затвора в сток ячейки, так что пороговое напряжение ячейки становится отрицательным (см. Журнал по твердотельным схемам института инженеров электриков, октябрь 1989, с. 1238 1243). Следовательно, при стирании и программировании на тонкий оксидный слой для создания туннельного эффекта со стороны стока ячейки непрерывно прикладывается удар, который воздействует на прочность (число циклов записи) и сохранность данных (характеристику сохранения заряда плавающего затвора) ячейки. В частности, если размеры ячейки существенно уменьшаются при достижении более высоких плотностей и емкостей, вышеуказанная характеристика надежности ухудшается еще более.
Фиг. 3 (а и б) представляют схематические виды ячейки для иллюстрирования операции стирания и программирования стираемой и электрически программируемой памяти, имеющей обычную ячейку структуры И-НЕ второго поколения.
В стираемой и электрически программируемой памяти второго поколения при стирании (фиг. 3,а) к затвору CG выбранной ячейки прикладывается напряжение OB, а к подложке SU, истоку S и стоку D -напряжение стирания (20В), так что электроны эмиттируются из плавающего затвора FG ячейки в подложку SU, что делает пороговое напряжение ячейки отрицательным. При программировании (фиг. 3,б) к затвору CG выбранной ячейки прикладывается напряжение программирования (18В), а к подложке SU, истоку S и стоку D прикладывается OB, так что электроны инжектируются из подложки SU в плавающий затвор FG ячейки, что делает пороговое напряжение ячейки положительным. То есть эти рабочие условия противоположны рабочим условиям стираемой и электрически программируемой памяти первого поколения, а инжекция и эмиттирование электронов не ограничены до стока ячейки, но возникают через ее плавающий затвор, подложку и сток, так же как и сток. Следовательно, ток утечки через тонкий запорный оксидный слой для создания туннельного эффекта, который вызывает удар при стирании и программировании, может быть уменьшен, тем самым значительно повышая надежность ячейки. В дополнение к этому пороговое напряжение ячейки во время стирания отрицательно и проблема перестирания является решенной (см. Симпозиум по СБИС технологии, 1990, с. 129 и 130).
Однако, как показано на фиг. 4,а, поскольку из-за больших изменений напряжения, вызываемых изменениями параметров процесса во время программирования ячейки в стираемой и электрически программируемой памяти второго поколения, характеристика распределения порогового напряжения программируемой ячейки ухудшается, то возникает явление перепрограммирования. Другими словами, даже если в пределах ячеечной цепочки структур НЕ-И стираемой и электрически программируемой памяти перепрограммирована только одна ячейка, то не считывается вся цепочка ячеек. Соответственно, чтобы поддержать оптимальные условия программирования, требуется некоторое устройство для предотвращения перепрограммирования.
Когда, как показано на фиг. 4,б, программирование повторяется при проверке программы, можно заметить, что пороговое напряжение ячейки распределено равномерно.
Таким образом, обычно состояния программируемых данных стираемого и электрически программируемого ПЗУ проверяются и внешним контроллером проверки выполняется повторное программирование данных, который выполняет алгоритм, показанный на фиг. 5, чтобы оптимизировать программирование данных. Алгоритм проверки программирования данных загружает данные в режиме страницы и защелкивает вводимые данные. Затем после программирования защелкнутых данных в каждую ячейку выбранной линейки ячеек данные считываются, чтобы проверить состояние программированных данных. Когда считываемые данные такие же, как и ожидаемое значение, программирование завершается. Когда же считываемые данные отличаются от ожидаемого значения, как показано на фиг. 6, биты данных, соответствующие ячейке, программирование на "1" у которой не удалось, удерживаются на "1", а биты данных, соответствующие ячейке, в которой "1" или "О" запрограммировались нормально, устанавливаются на нуль. Данные, обрабатываемые вышеописанным образом, повторно регулируются в режиме страницы и регулируемые данные повторно программируются в каждую ячейку выбранной линейки ячеек. После повторного программирования данные считываются, чтобы проверить запрограммированное состояние каждой ячейки, так что операция программирования заканчивается тогда, когда программирование оказывается в нормальном состоянии. Иными словами, когда программирование оказывается в ненормальном состоянии, циклический процесс считывания данных и программирования скорректированных данных повторяется, как описано выше (см. Журнал по твердотельным схемам института инженеров электриков, апрель 1991, с. 492 496).
Однако в соответствии с вышеописанным обычным алгоритмом проверки должен повторно выполняться процесс, в котором данные, программируемые внешним контроллером, считываются и проверяются, а затем загружаются снова для повторного программирования до тех пор, пока не будет детектировано нормальное запрограммированное состояние каждой ячейки, что ухудшает характеристику всей системы.
Целью изобретения является создание полупроводникового устройства неразрушаемой памяти, которое может автоматически оптимизировать программирование данных посредством одноразовой автоматической загрузки данных.
Другой целью изобретения является создание полупроводникового устройства неразрушаемой памяти, которое может предотвратить явление перепрограммирования данных.
Еще одной целью изобретения является создание оптимального способа программирования полупроводникового устройства неразрушаемой памяти, который может автоматически оптимизировать программирование данных внутри чипа.
Чтобы достичь этих и других целей изобретения, предусмотрено полупроводниковое устройство неразрушаемой памяти, содержащее
сеть ячеек памяти, устроенную в виде матрицы, имеющей ячейки И-НЕ, образованную множеством последовательно соединенных ячеек памяти, каждая из которых образована наложением слоя накопления зарядов и управляющего затвора на полупроводниковую подложку, и имеет возможность электрического стирания посредством взаимного обмена заряда между слоем накопления заряда и подложкой;
схему защелки данных для обеспечения данных программы для битовых линеек сети ячеек памяти;
схему высоковольтного источника питания для подачи предопределенного высокого напряжения к битовым линейкам сети ячеек памяти в соответствии с состоянием данных схемы защелки данных;
схему источника тока для подачи тока проверки к битовым линейкам сети ячеек памяти, для того чтобы подтвердить запрограммированное состояние данных после их программирования в сеть ячеек памяти;
устройство проверки программ для инвертирования состояния данных схемы защелки данных в ответ на то, протекает или нет через ячейку памяти ток проверки, поданный к битовым линейкам, когда этот ток проверки подается к управляющему затвору ячейки памяти, которая должна быть проверена;
схему детектирования состояния программы для генерирования сигнала детектирования состояния программы в ответ на операцию инвертирования состояния данных схемы защелки схемой проверки программы.
Кроме того, изобретение обеспечивает способ для оптимального программирования полупроводникового устройства неразрушаемой памяти, который предусматривает блочно-страничный режим, при котором множество цепочек ячеек структуры И-НЕ стирается блоками, а входные данные, защелкиваемые в буфер страниц, одновременно программируются в ячейки выбранного ряда ячеек, содержащий этапы
проверки программирования, которая подает управляющее напряжение проверки и ток проверки к каждой ячейке выбранной линейки ячеек, проверяет запрограммированное состояние данных в каждой ячейке и инвертирует только данные буфера страниц, соответствующие среди запрограммированных ячеек ячейке, имеющей нормально запрограммированные данные, в ответ на операцию проверки;
повторного программирования, которое повторно программирует данные буфера страниц, скорректированные указанным этапом проверки, в каждую ячейку выбранной линейки ячеек;
автоматического повторения этапов проверки и повторного программирования до тех пор, пока соответствующая инверсия данных буфера страниц не будет полностью выполнена путем нормального программирования данных в каждую из ячеек выбранной линейки ячеек, посредством чего программирование данных длиной в одну страницу может быть оптимизировано только при однократном вводе внешних данных и без перепрограммирования.
На фиг. 1 показана цепочка ячеек структуры И-НЕ обычного стираемого и электрически программируемого ПЗУ первого поколения и его эквивалентная схема, вид сверху; на фиг. 2 осциллограмма напряжений, подаваемых во время операций считывания, стирания и программирования цепочки ячеек структуры И-НЕ первого поколения; на фиг. 3 (а и б) схематические виды для иллюстрирования операций стирания и программирования стираемого и электрически программируемого ПЗУ второго поколения; на фиг. 4 (а и б) графики, изображающие характеристику распределения порогового напряжения запрограммированной ячейки по отношению к изменению напряжения программирования стираемого и электрически программируемого ПЗУ второго поколения с проверкой и без нее соответственно; на фиг. 5 блок-схема, показывающая алгоритм программы проверки стираемого и электрически программируемого ПЗУ второго поколения; на фиг. 6 запрограммированное состояние в соответствии с алгоритмом программы проверки по фиг. 5; на фиг. 7 принципиальная схема сети ячеек и схема детектирования в стираемом и электрически программируемом ПЗУ второго поколения в соответствии с изобретением.
В таблице показано состояние напряжений каждой части фиг. 7 во время программирования данных и проверки запрограммированного состояния.
Обратимся к фиг. 7, которая иллюстрирует сеть ячеек стираемой и электрически программируемой памяти, имеющей ячейки структуры И-НЕ, а также схему детектирования запрограммированного состояния в соответствии с изобретением. Каждая битовая линейка BL1-BL1024 соединена с ячейкой структуры И-НЕ блока цепочки CE, состоящего из транзистора выбора цепочки ST, восьми транзисторов ячейки CT1-CT8 и транзистора выбора земли GT, которые соединены последовательно. Транзистор выбора цепочки ST и транзистор выбора земли GT имеют МОП-структуру и их затворы соответственно соединены с линиями выбора SL1 и SL2. Каждый транзистор ячейки CT1 CT8 имеет истощенную МОП-структуру с плавающим затвором управления и подложкой, а каждый затвор управления соответственно соединен с линиями управления CL1 CL8. Кроме того, каждая битовая линейка BL1 BL1024 соединена с соответствующей схемой высоковольтного источника питания HV для подачи на битовую линейку высоковольтного напряжения программирования во время программирования данных, соответствующей схемой защелки битовой линейки LT, в которую будут загружаться внешние входные данные, схемой источника тока CS для подачи тока проверки во время проверки программы и соответствующим блоком проверки программы PC для инвертирования данных схемы защелки битовой линейки LT в ответ на неудовлетворительное программирование во время проверки программы.
Схема высоковольтного источника питания HV представляет обычную схему высоковольтной накачки, которая составлена из транзисторов PT1 и PT2 и конденсатора накачки C. Сток транзистора PT1 соединен с источником напряжения программирования Vpp, его затвор соединен с битовой линейкой BL1, а его исток соединен с затвором транзистора PT2. Сток транзистора PT2 соединен с его затвором и одной клеммой конденсатора накачки C, его исток также соединен с битовой линейкой BL1. Когда тактовый сигнал ⌀pp, подаваемый на другую клемму конденсатора накачки C, становится высоким, конденсатор накачки C разряжает накопленные в нем заряды через транзистор PT2 на битовую линейку BL1, тем самым подавая напряжение стирания (10В) или напряжение запрещения программирования (10В) на битовую линейку BL1.
Схема защелки битовой линейки LT состоит из двух инверторов INV1 и INV2 и транзистора передачи TT1. Инверторы INV1 и INV2 соединены так, что вход одного инвертора подключен к выходу другого инвертора. Затвор транзистора передачи TT1 соединен с источником тактового сигнала ⌀1, его первая токовая клемма (сток или исток) соединена с битовой линейкой, а его вторая токовая клемма (исток или сток) соединена с входом инвертора INV2. Соответственно, схема защелки битовой линейки LT вводит и защелкивает внешние данные, подаваемые на битовую линейку через транзистор передачи TT1, который отпирается при высоком потенциале тактового сигнала ⌀1.
Схема источника тока CS образована из множества выходных схем OS, подключенных к соответствующим битовым линейкам, и общей схемы установки опорного тока RC, которые соединены друг с другом в виде хорошо известной зеркальной токовой схемы так, чтобы устанавливать опорный ток для всех выходных схем OS. Общий блок установки опорного тока RC составлен из p-канального МОП-транзистора M1 и n-канальных МОП-транзисторов M2 и M3, последовательно включенных между первым источником напряжения Vcc и вторым источником напряжения Vss (землей). Сток и затвор p-канального МОП-транзистора M1 соединены друг с другом. Затвор n-канального МОП-транзистора M2 соединен с источником опорного напряжения Vref, затвор n-канального МОП-транзистора М3 соединен с источником тактового сигнала ⌀2. Каждый выход OS составлен из p-канального МОП-транзистора M4 и n-канального МОП-транзистора M5, последовательно подключенных между первым напряжением питания Vcc и соответствующей битовой линейкой. Затвор p-канального МОП-транзистора M4 соединен с затвором p-канального МОП-транзистора M1, а затвор n-канального МОП-транзистора M5 также подключен к источнику тактового сигнала ⌀2. Следовательно, схема источника тока CS включается, когда тактовый сигнал ⌀2 становится высоким, так что ток стока p-канального МОП-транзистора M4 подается к битовой линейке BL1 в качестве тока проверки, который пропорционален току стока p-канального МОП-транзистора M1, умноженному на отношение токов МОП-транзисторов M1 и M4.
Блок проверки программы PC образован из МОП-транзистора M6, сток которого соединен с входом инвертора INV1 схемы защелки битовой линейки LT, его исток соединен с вторым источником напряжения (Vss или землей), а его затвор соединен с битовой линейкой. Таким образом, когда ток проверки, подаваемый к битовой линейке, не протекает к земле через ячейку структуры И-НЕ, потенциал битовой линейки становится высоким, что МОП-транзистор M6 (блок проверки программы) включается, что, в свою очередь, понижает вход инвертора INV1 схемы защелки LT до низкого потенциала (земли). Следовательно, когда программирование выбранной ячейки неудовлетворительно, блок проверки программы PC проверяет неудовлетворительное программирование, тем самым инвертируя данные схемы защелки битовой линейки LT.
1024 штук вышеописанных ячеек структуры И-НЕ СЕ образуют один блок, и каждый блок имеет 8 страниц информации, т.е. 8 Кбайт данных. Длина одной страницы составляет 1024 бит. Например, стираемая и электрически программируемая память на 4 Мбит включает 512 блоков. Такая стираемая и электрически программируемая память может программировать данные в блочно-страничном режиме. Здесь один блок схем защелок битовых линеек LT составляет буфер страниц PB.
На фиг. 7 символ PS обозначает схему детектирования состояния программирования. Схема детектирования состояния программирования PS выдает нормальный сигнал детектирования, когда все выбранные ячейки запрограммированы оптимально, или ненормальный сигнал детектирования, если неудовлетворительно запрограммирована даже одна какая-либо ячейка. Схема детектирования состояния программирования PS имеет p-канальный МОП-транзистор M7, служащий в качестве устройства прямого смещения PU для прямого смещения узла N 1, и истощенный МОП-транзистор M8, используемый в качестве нагрузки прямого смещения. Исток p-канального МОП-транзистора M7 соединен с источником первого напряжения Vcc, его затвор соединен с источником тактового сигнала ⌀3, а его сток соединен с истоком истощенного МОП-транзистора М8. Затвор и сток истощенного МОП-транзистора M8 соединены друг с другом и также соединены с узлом N 1. Между узлом N 1 и источником второго напряжения Vss (земля) параллельно включено множество n-канальных МОП-транзисторов PD1 PD1024, служащих в качестве устройства обратного смещения PD. Затвор каждого МОП-транзистора соединен с инвертированным выходом
Figure 00000002
соответствующей схемы защелки битовой линейки LT. Узел N 1 соединен через инвертор INV3 с одной клеммой схемы НЕ-ИЛИ G, которая представляет выходную схему. Другая клемма схемы НЕ-ИЛИ G соединена с источником тактового сигнала ⌀4.
Соответственно, когда в режиме проверки все транзисторы обратного смещения PD1 PD1024 заперты, схема детектирования состояния программирования генерирует тактовый сигнал ⌀5 высокого потенциала. Столбцы CJL2 COL1024 имеют ту же структуру, что и столбец COL1.
Операции программирования и проверки полупроводникового устройства неразрушаемой памяти по изобретению (фиг. 7) будут описаны со ссылкой на таблицу.
Для того чтобы запрограммировать данные внутри сети ячеек, сперва заполняется операция стирания по блокам. Здесь во время стирания, когда к управляющему затвору каждой ячейки прикладывается OB, а к подложке, истоку и стоку прикладывается напряжение стирания 20В, электроны эмиттируются из плавающего затвора ячейки в подложку, так что пороговое напряжение ячейки становится отрицательным. Когда стирание завершается, вводятся внешние данные, которые загружаются в схему защелки битовой линейки LT. В этот момент выполняется загрузка при высоком логическом уровне (уровень Vcc) для загрузки данных "0" (- Vth) и низком логическом уровне (уровне земли) для загрузки данных "1" (+ Vth). Данные загружаются в схему защелки битовой линейки LT, когда тактовый сигнал ⌀1 становится высоким. Если данные, загружаемые в схему защелки битовой линейки LT, представляют высокий логический уровень, то действует схема высоковольтного источника HV, тем самым устанавливая напряжение битовой линейки BL 10B, что представляет напряжение запрета программирования. Следовательно, как пояснено на фиг. 7, поскольку разность потенциалов между затвором и стоком транзистора выбранной ячейки CT6 недостаточна, чтобы возбудить F-N туннельный эффект, транзистор выбранной ячейки CT6 непрерывно сохраняет отрицательное пороговое напряжение (- Vth).
В то же время, если данные, загружаемые в схему защелки битовой линейки LT представляют низкий логический уровень, схема высоковольтного источника HV не действует, тем самым поддерживая напряжение битовой линейки на OB. Таким образом, поскольку F-N туннельный эффект не возбуждается разностью потенциалов между затвором и стоком транзистора выбранной ячейки CT6, электроны инжектируются в плавающий затвор, так что пороговое напряжение ячейки становится положительным (+ Vth). Однако, если бит данных "1" запрограммирован неудовлетворительно, выбранная ячейка CT6 не может получить предопределенное положительное пороговое напряжение. Такая операция программирования одновременно выполняется по страницам в режиме страниц. Соответственно, чтобы запрограммировать один блок (1024 х 8), выполняется восемь операций программирования. Чтобы проверить программирование по окончании операции программирования, в ответ на высокие состояния тактового сигнала ⌀2 действует схема источника тока CS, так что к битовой линейке BL прикладывается ток проверки. В этот момент к линиям управления CL1 CL5, CL7 и CL8 линии выбора SL1 и SL2 и транзисторам не выбранных ячеек CT1 CT5, CT7 и CT8 подается напряжение Vcc, а к линии управления CL6 выбранного ряда ячеек подается предопределенное напряжение проверки, например, 0,8 В. Следовательно, когда пороговое напряжение транзистора выбранной ячейки CT6 отрицательно (данные 0), ток проверки через цепочку ячеек шунтируется на землю. Таким образом, битовая линейка BL1 сохраняет свой уровень OB.
Когда же пороговое напряжение выбранной ячейки положительно (т.е. + Vth > 0, данные 1), битовая линейка BL1 принимает высокий уровень, так как ток проверки не протекает через цепочку ячеек CE. Однако, если ячейка, запрограммированная данными "1", запрограммирована неудовлетворительно, а это означает, что пороговое напряжение ячейки меньше 0,8В, ток проверки шунтируется на землю, позволяя битовой линейке BL1 все еще сохранять свой уровень OB.
Во время такой операции проверки, когда битовая линейка выбранной ячейки, в которой запрограммированы данные "1", сохраняет низкий потенциал, транзистор M6, который является устройством проверки программирования, не может быть отперт, так что данные в схеме защелки битовой линейки LT не инвертируются. Следовательно, данные "0" в первоначальном состоянии загрузки продолжают оставаться на выходе Q. Кроме того, поскольку на инвертированном выходе
Figure 00000003
схемы защелки битовой линейки LT сохраняются данные "1", транзистор обратного смещения PD1 схемы детектирования состояния программирования PD, затвор которого соединен с выходом
Figure 00000004
, непрерывно поддерживается в открытом состоянии. Поэтому нормальное программирование не выполняется, так что тактовый сигнал ⌀5 схемы детектирования состояния программирования PS поддерживается на низком уровне.
Во время повторного программирования, поскольку данные "0" схемы защелки битовой линейки LT снова подаются к битовой линейке BL1 при высоком уровне тактового сигнала ⌀1, электроны повторно инжектируются в плавающий затвор выбранной ячейки, которая запрограммирована неудовлетворительно. Таким образом, пороговое напряжение ячейки становится более положительным. Если выбранная ячейка не отпирается напряжением проверки (+0,8 В) во время подъема ее порогового напряжения, чтобы стать положительной, за счет последовательного повторения операций программирования, проверки и повторного программирования, то потенциал битовой линейки становится логическим высоким уровнем, тем самым отпирая транзистор M6. Таким образом, данные "0", загружаемые на выходе Q схемы защелки битовой линейки LT, инвертируются в данные "1", а данные "1" инвертированного выхода инвертируются в данные "0", так что транзистор обратного смещения PD1 схемы детектирования состояния программирования PD запирается. За счет этого повторного действия, когда все биты данных буфера страниц PB, т.е. инвертированные выходные сигналы
Figure 00000005
всех схем защелок битовых линеек, являются данными "0", иными словами, когда все первоначальные входные данные "1" инвертируются в данные "0", тактовый сигнал ⌀5 схемы детектирования состояния программирования PS становится высоким (уровня Vcc). То есть ячейки, выбранные входными данными, запрограммированы.
Как раскрыто выше, операции программирования и проверки повторяются автоматически данными из буфера страниц только при одноразовой операции ввода данных и без внешнего управления до тех пор, пока все ячейки, выбранные буфером страниц, т.е. схемами защелок битовых линеек и схемой источника тока, оптимально не запрограммированы.
В соответствии с изобретением программированное состояние может быть оптимизировано, не подвергаясь влиянию изменения параметров процесса, перепрограммирование предотвращается путем использования потенциала проверки, и оптимальное программирование автоматически выполняется внутренней функцией проверки чипа. В результате характеристика чипа может быть улучшена, и, в свою очередь, поскольку внешнее управление не требуется, улучшается характеристика всей системы, использующей такой чип. Кроме того, изобретение, используя буфер страниц обычной стираемой и электрически программируемой памяти, имеющей функцию страничного режима, применимо для существующих изделий.

Claims (3)

1. Полупроводниковое устройство неразрушаемой памяти, содержащее матрицу ячеек памяти, фиксаторы данных и источники высоковольтного напряжения по числу столбцов матрицы ячеек памяти, каждая из которых выполнена наложением слоя накопления заряда и управляющего затвора на полупроводниковую подложку, управляющие затворы ячеек памяти каждой строки матрицы объединены и являются соответствующим адресным входом устройства, последовательно соединенные ячейки памяти каждого столбца матрицы объединены в соответствующую ячейку структуры И НЕ, информационный вход-выход которой соединен с соответствующей разрядной шиной устройства, первые и вторые входы выборки ячеек структуры И НЕ соответственно объединены и являются первым и вторым входами выборки устройства, тактовый вход каждого фиксатора данных является первым управляющим входом устройства, первые информационные входы-выходы каждого фиксатора данных и каждого источника высоковольтного напряжения соединены с соответствующей разрядной шиной устройства, тактовый вход и вход программирования источника высоковольтного напряжения являются соответственно вторым управляющим входом и входом программирования устройства, отличающееся тем, что в него введены блоки проверки программы по числу столбцов матрицы ячеек памяти, блок детектирования состояния программирования и источник тока, выходы которого соединены с входами соответствующих блоков проверки программы, выходы которых и выходы-входы фиксаторов данных соответственно объединены и подключены к соответствующим информационным входам блока детектирования состояния программирования, выход которого является выходом проверочного сигнала устройства, тактовый вход источника тока и первый и второй тактовые входы блока детектирования состояния программирования являются соответственно третьим, четвертым и пятым управляющими входами устройства, вход источника тока соединен с шиной опорного напряжения устройства.
2. Устройство по п.1, отличающееся тем, что источник тока содержит источник опорного тока, выполненный на p-канальном МОП-транзисторе, исток которого соединен с первой шиной питания источника, нагрузочный n-канальный МОП-транзистор, затвор которого соединен с первым входом источника тока, ключевой n-канальный МОП-транзистор, исток и затвор которого соединены соответственно с второй шиной питания и тактовым входом источника, группу выходных p-канальных МОП-транзисторов и группу выходных ключевых n-канальных МОП-транзисторов по числу столбцов матрицы ячеек памяти, затвор p-канального МОП-транзистора и затворы выходных p-канальных МОП-транзисторов группы объединены и подключены к объединенным стокам p-канального и нагрузочного n-канального МОП-транзисторов, исток последнего соединен со стоком ключевого n-канального МОП-транзистора, истоки выходных p-канальных МОП-транзисторов группы подключены к первой шине питания источника тока, стоки выходных p-канальных МОП-транзисторов группы соединены со стоками соответствующих выходных ключевых n-канальных МОП-транзисторов группы, истоки которых соединены с соответствующими выходами источника тока, затворы выходных ключевых n-канальных МОП-транзисторов подключены к тактовому входу источника тока.
3. Устройство по п.1, отличающееся тем, что блок детектирования состояния программирования содержит узел прямого смещения сигнала, узел обратного смещения сигнала и выходной элемент, выход которого соединен с выходом блока детектирования состояния программирования, первый и второй тактовые входы которого соединены соответственно с управляющими входами узла прямого смещения сигнала и первым входом выходного элемента, второй вход которого через инвертор соединен с выходами узла прямого смещения сигнала и узла обратного смещения сигнала, входы последнего из которых соединены с информационными входами блока, вывод узла прямого смещения сигнала подключен к первой шине питания блока, выводы узла обратного смещения сигнала подключены к второй шине питания блока.
SU925011678A 1992-02-21 1992-04-29 Полупроводниковое устройство неразрушаемой памяти RU2097842C1 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019920002689A KR950000273B1 (ko) 1992-02-21 1992-02-21 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
KR92-2689 1992-02-21

Publications (1)

Publication Number Publication Date
RU2097842C1 true RU2097842C1 (ru) 1997-11-27

Family

ID=19329334

Family Applications (1)

Application Number Title Priority Date Filing Date
SU925011678A RU2097842C1 (ru) 1992-02-21 1992-04-29 Полупроводниковое устройство неразрушаемой памяти

Country Status (10)

Country Link
US (1) US5299162A (ru)
JP (2) JP2872484B2 (ru)
KR (1) KR950000273B1 (ru)
CN (1) CN1032283C (ru)
DE (1) DE4213731C2 (ru)
FR (1) FR2687828B1 (ru)
GB (1) GB2264578B (ru)
IT (1) IT1255108B (ru)
RU (1) RU2097842C1 (ru)
TW (1) TW204415B (ru)

Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357462A (en) * 1991-09-24 1994-10-18 Kabushiki Kaisha Toshiba Electrically erasable and programmable non-volatile semiconductor memory with automatic write-verify controller
US6781895B1 (en) * 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
US5740395A (en) * 1992-10-30 1998-04-14 Intel Corporation Method and apparatus for cleaning up a solid state memory disk storing floating sector data
US5479633A (en) * 1992-10-30 1995-12-26 Intel Corporation Method of controlling clean-up of a solid state memory disk storing floating sector data
KR960000616B1 (ko) * 1993-01-13 1996-01-10 삼성전자주식회사 불휘발성 반도체 메모리 장치
JP3373632B2 (ja) * 1993-03-31 2003-02-04 株式会社東芝 不揮発性半導体記憶装置
US6240018B1 (en) 1993-03-31 2001-05-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having verify function
US5471423A (en) * 1993-05-17 1995-11-28 Nippon Steel Corporation Non-volatile semiconductor memory device
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US5623620A (en) * 1993-06-30 1997-04-22 Intel Corporation Special test modes for a page buffer shared resource in a memory device
JP3462894B2 (ja) * 1993-08-27 2003-11-05 株式会社東芝 不揮発性半導体メモリ及びそのデータプログラム方法
US6091639A (en) * 1993-08-27 2000-07-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and data programming method
JP3512833B2 (ja) * 1993-09-17 2004-03-31 株式会社東芝 不揮発性半導体記憶装置
EP0661814B1 (en) * 1993-12-28 1999-03-31 STMicroelectronics S.r.l. End-of-count detecting device, particularly for nonvolatile memories
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
EP0700051A1 (en) * 1994-08-31 1996-03-06 STMicroelectronics S.r.l. Circuit for single bit programming of non-volatile memory words
JP3199989B2 (ja) * 1994-09-30 2001-08-20 株式会社東芝 不揮発性半導体記憶装置とその過書込み救済方法
DE69524257T2 (de) * 1995-01-05 2002-12-12 Macronix Int Co Ltd Fortgeschrittene programmierverifikation für flash-speicher mit seitenmodus
JP2755197B2 (ja) * 1995-01-13 1998-05-20 日本電気株式会社 半導体不揮発性記憶装置
US6475846B1 (en) 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
KR0164376B1 (ko) * 1995-07-28 1999-02-18 김광호 불휘발성 반도체 메모리의 기준 비트라인 셀
KR0169412B1 (ko) * 1995-10-16 1999-02-01 김광호 불휘발성 반도체 메모리 장치
KR0169420B1 (ko) * 1995-10-17 1999-02-01 김광호 불 휘발성 반도체 메모리의 데이타 리드 방법 및 그에 따른 회로
KR0172366B1 (ko) * 1995-11-10 1999-03-30 김광호 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
KR100208433B1 (ko) * 1995-12-27 1999-07-15 김영환 플래쉬 메모리 소자 및 그를 이용한 프로그램 방법
US5638326A (en) * 1996-04-05 1997-06-10 Advanced Micro Devices, Inc. Parallel page buffer verify or read of cells on a word line using a signal from a reference cell in a flash memory device
JP3200012B2 (ja) * 1996-04-19 2001-08-20 株式会社東芝 記憶システム
EP0904589B1 (en) * 1996-06-14 2004-10-06 Macronix International Co., Ltd. Floating gate memory device with low current page buffer
US5793677A (en) * 1996-06-18 1998-08-11 Hu; Chung-You Using floating gate devices as select gate devices for NAND flash memory and its bias scheme
US5912489A (en) * 1996-06-18 1999-06-15 Advanced Micro Devices, Inc. Dual source side polysilicon select gate structure utilizing single tunnel oxide for NAND array flash memory
US5648930A (en) * 1996-06-28 1997-07-15 Symbios Logic Inc. Non-volatile memory which is programmable from a power source
KR100193898B1 (ko) * 1996-06-29 1999-06-15 김영환 플래쉬 메모리 장치
US5661687A (en) * 1996-09-30 1997-08-26 Symbios Logic Inc. Drain excluded EPROM cell
US5838616A (en) * 1996-09-30 1998-11-17 Symbios, Inc. Gate edge aligned EEPROM transistor
JP3481817B2 (ja) * 1997-04-07 2003-12-22 株式会社東芝 半導体記憶装置
DE19731954C2 (de) * 1997-07-24 2000-08-24 Bosch Gmbh Robert Verfahren zur Erkennung von fehlprogrammierten Speicherzellen eines Speichers
US6137153A (en) * 1998-02-13 2000-10-24 Advanced Micro Devices, Inc. Floating gate capacitor for use in voltage regulators
US6040993A (en) * 1998-02-23 2000-03-21 Macronix International Co., Ltd. Method for programming an analog/multi-level flash EEPROM
JP2000011674A (ja) * 1998-06-25 2000-01-14 Sony Corp ラッチ形センス回路及びプログラム・ベリファイ回路
JP3888808B2 (ja) * 1999-08-16 2007-03-07 富士通株式会社 Ｎａｎｄ型不揮発性メモリ
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
FR2803080A1 (fr) * 1999-12-22 2001-06-29 St Microelectronics Sa Memoire flash programmable page par page
US6327183B1 (en) 2000-01-10 2001-12-04 Advanced Micro Devices, Inc. Nonlinear stepped programming voltage
US6269025B1 (en) 2000-02-09 2001-07-31 Advanced Micro Devices, Inc. Memory system having a program and erase voltage modifier
US6246610B1 (en) * 2000-02-22 2001-06-12 Advanced Micro Devices, Inc. Symmetrical program and erase scheme to improve erase time degradation in NAND devices
US6295228B1 (en) 2000-02-28 2001-09-25 Advanced Micro Devices, Inc. System for programming memory cells
US6304487B1 (en) 2000-02-28 2001-10-16 Advanced Micro Devices, Inc. Register driven means to control programming voltages
US6246611B1 (en) 2000-02-28 2001-06-12 Advanced Micro Devices, Inc. System for erasing a memory cell
JP3940570B2 (ja) * 2001-07-06 2007-07-04 株式会社東芝 半導体記憶装置
JP2003030993A (ja) * 2001-07-17 2003-01-31 Toshiba Corp 半導体記憶装置
US6992938B1 (en) 2001-12-06 2006-01-31 Virage Logic Corporation Methods and apparatuses for test circuitry for a dual-polarity non-volatile memory cell
US6788574B1 (en) 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
US6850446B1 (en) 2001-12-06 2005-02-01 Virage Logic Corporation Memory cell sensing with low noise generation
US7130213B1 (en) 2001-12-06 2006-10-31 Virage Logic Corporation Methods and apparatuses for a dual-polarity non-volatile memory cell
US6842375B1 (en) 2001-12-06 2005-01-11 Virage Logic Corporation Methods and apparatuses for maintaining information stored in a non-volatile memory cell
JP4202120B2 (ja) * 2002-12-27 2008-12-24 セイコーインスツル株式会社 集積回路の最適化設計装置
KR100512178B1 (ko) * 2003-05-28 2005-09-02 삼성전자주식회사 플렉서블한 열 리던던시 스킴을 갖는 반도체 메모리 장치
US6917542B2 (en) * 2003-07-29 2005-07-12 Sandisk Corporation Detecting over programmed memory
US7139198B2 (en) * 2004-01-27 2006-11-21 Sandisk Corporation Efficient verification for coarse/fine programming of non-volatile memory
US7002843B2 (en) * 2004-01-27 2006-02-21 Sandisk Corporation Variable current sinking for coarse/fine programming of non-volatile memory
US7110301B2 (en) * 2004-05-07 2006-09-19 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory device and multi-block erase method thereof
KR100632946B1 (ko) * 2004-07-13 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
KR100632947B1 (ko) * 2004-07-20 2006-10-12 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US7272050B2 (en) 2004-08-10 2007-09-18 Samsung Electronics Co., Ltd. Non-volatile memory device and erase method of the same
KR100648277B1 (ko) * 2004-12-30 2006-11-23 삼성전자주식회사 프로그램 시간을 줄일 수 있는 플래시 메모리 장치
KR100666172B1 (ko) * 2005-01-04 2007-01-09 삼성전자주식회사 로드 공급 와이어드 오어 구조를 가지는 불휘발성 반도체메모리 장치와, 이에 대한 구동방법
KR100567158B1 (ko) * 2005-01-10 2006-04-03 삼성전자주식회사 캐쉬기능을 가지는 와이어드 오어 타입의 페이지 버퍼 및이를 포함하는 불휘발성 반도체 메모리 장치, 그리고,이를 이용한 프로그램 방법
DE602005011628D1 (de) * 2005-10-10 2009-01-22 Hynix Semiconductor Inc Verfahren zur Programmierung und Verifizierung von Zellen eines nicht-flüchtigen Speicher und ein entsprechender NAND Flash Speicher
US7301821B1 (en) * 2005-10-13 2007-11-27 Actel Corporation Volatile data storage in a non-volatile memory cell array
KR100791341B1 (ko) * 2006-09-04 2008-01-03 삼성전자주식회사 비휘발성 메모리 장치의 기입 방법 및 그 방법을 사용하는비휘발성 메모리 장치
KR100771882B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치의 프로그램 방법
KR100771883B1 (ko) * 2006-09-06 2007-11-01 삼성전자주식회사 멀티-레벨 불휘발성 메모리 장치 및 프로그램 방법
US7593259B2 (en) * 2006-09-13 2009-09-22 Mosaid Technologies Incorporated Flash multi-level threshold distribution scheme
US7817470B2 (en) * 2006-11-27 2010-10-19 Mosaid Technologies Incorporated Non-volatile memory serial core architecture
KR100816162B1 (ko) * 2007-01-23 2008-03-21 주식회사 하이닉스반도체 낸드 플래시 메모리 장치 및 셀 특성 개선 방법
US7639540B2 (en) 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
US20080201588A1 (en) * 2007-02-16 2008-08-21 Mosaid Technologies Incorporated Semiconductor device and method for reducing power consumption in a system having interconnected devices
US7646636B2 (en) 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
US7577059B2 (en) * 2007-02-27 2009-08-18 Mosaid Technologies Incorporated Decoding control with address transition detection in page erase function
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
US7577029B2 (en) * 2007-05-04 2009-08-18 Mosaid Technologies Incorporated Multi-level cell access buffer with dual function
KR101321472B1 (ko) * 2007-07-23 2013-10-25 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 프로그램 방법
JP4510072B2 (ja) * 2007-12-20 2010-07-21 力晶半導体股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
US7916544B2 (en) * 2008-01-25 2011-03-29 Micron Technology, Inc. Random telegraph signal noise reduction scheme for semiconductor memories
JP5086972B2 (ja) 2008-11-06 2012-11-28 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置のためのページバッファ回路とその制御方法
JP2010134992A (ja) 2008-12-04 2010-06-17 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその書き込み方法
JP2010140521A (ja) 2008-12-09 2010-06-24 Powerchip Semiconductor Corp 不揮発性半導体記憶装置とその読み出し方法
JP5231972B2 (ja) 2008-12-18 2013-07-10 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置
JP2011170927A (ja) * 2010-02-19 2011-09-01 Toshiba Corp 半導体記憶装置
KR101139133B1 (ko) * 2010-07-09 2012-04-30 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9424938B2 (en) * 2011-06-09 2016-08-23 Micron Technology, Inc. Reduced voltage nonvolatile flash memory
US9588883B2 (en) 2011-09-23 2017-03-07 Conversant Intellectual Property Management Inc. Flash memory system
JP2013143155A (ja) 2012-01-06 2013-07-22 Powerchip Technology Corp 不揮発性半導体記憶装置とその書き込み方法
US10061640B1 (en) 2013-03-12 2018-08-28 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
US8924824B1 (en) 2013-03-12 2014-12-30 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
US9542258B1 (en) 2013-03-15 2017-01-10 Western Digital Technologies, Inc. System and method for error-minimizing voltage threshold selection
US9270296B1 (en) 2013-11-13 2016-02-23 Western Digital Technologies, Inc. Method and system for soft decoding through single read
US9007854B1 (en) 2013-12-09 2015-04-14 Western Digital Technologies, Inc. Method and system for optimized soft decoding in a data storage device
JP5745136B1 (ja) 2014-05-09 2015-07-08 力晶科技股▲ふん▼有限公司 不揮発性半導体記憶装置とその書き込み方法
JP5931236B1 (ja) 2015-02-05 2016-06-08 力晶科技股▲ふん▼有限公司 半導体装置の制御回路及び方法、並びに半導体装置
JP2016162925A (ja) 2015-03-03 2016-09-05 力晶科技股▲ふん▼有限公司 Ｍｏｍキャパシタ回路及び半導体装置
JP5909294B1 (ja) 2015-03-11 2016-04-26 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置
CN105719693B (zh) * 2016-01-22 2019-09-17 清华大学 Nand存储器的多比特编程方法及装置
JP6677786B1 (ja) 2018-11-20 2020-04-08 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ ページバッファ回路及び不揮発性記憶装置
JP6757447B1 (ja) 2019-06-12 2020-09-16 力晶積成電子製造股▲ふん▼有限公司Ｐｏｗｅｒｃｈｉｐ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ フェイルビット数計数回路及び不揮発性半導体記憶装置
KR102483906B1 (ko) * 2021-07-14 2022-12-30 서울시립대학교 산학협력단 Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301535A (en) * 1979-07-02 1981-11-17 Mostek Corporation Programmable read only memory integrated circuit with bit-check and deprogramming modes and methods for programming and testing said circuit
JPS63251999A (ja) * 1987-04-08 1988-10-19 Mitsubishi Electric Corp 半導体記憶装置
JP2534733B2 (ja) * 1987-10-09 1996-09-18 日本電気株式会社 不揮発性半導体記憶装置
US4875188A (en) * 1988-01-12 1989-10-17 Intel Corporation Voltage margining circuit for flash eprom
US5053990A (en) * 1988-02-17 1991-10-01 Intel Corporation Program/erase selection for flash memory
JP2724164B2 (ja) * 1988-08-05 1998-03-09 株式会社東芝 Ｎａｎｄ型ｅ▲上２▼ｐｒｏｍ及びそのデータ書き込み方法
US4996669A (en) * 1989-03-08 1991-02-26 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with NAND memory cell structure
US5075890A (en) * 1989-05-02 1991-12-24 Kabushiki Kaisha Toshiba Electrically erasable programmable read-only memory with nand cell
JPH03283200A (ja) * 1990-03-30 1991-12-13 Toshiba Corp 不揮発性半導体記憶装置及びこれに用いられるメモリセルトランジスタのしきい値電圧の測定方法
JP3448051B2 (ja) * 1990-03-31 2003-09-16 株式会社東芝 不揮発性半導体記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Журнал по твердотельным схемам института инженеров электриков, апрель, 1991, v. 26, N 494, фиг. 8. *

Also Published As

Publication number Publication date
GB2264578A (en) 1993-09-01
KR930018589A (ko) 1993-09-22
GB9209426D0 (en) 1992-06-17
DE4213731A1 (de) 1993-08-26
CN1032283C (zh) 1996-07-10
JPH09147582A (ja) 1997-06-06
US5299162A (en) 1994-03-29
KR950000273B1 (ko) 1995-01-12
DE4213731C2 (de) 2002-05-08
GB2264578B (en) 1996-01-03
JP2872484B2 (ja) 1999-03-17
IT1255108B (it) 1995-10-20
JP3228711B2 (ja) 2001-11-12
JPH1186577A (ja) 1999-03-30
FR2687828A1 (fr) 1993-08-27
FR2687828B1 (fr) 1994-04-29
GB2264578A8 (en) 1995-09-18
CN1075572A (zh) 1993-08-25
ITMI921000A1 (it) 1993-10-28
ITMI921000A0 (it) 1992-04-28
TW204415B (en) 1993-04-21

Similar Documents

Publication Publication Date Title
RU2097842C1 (ru) Полупроводниковое устройство неразрушаемой памяти
US5642309A (en) Auto-program circuit in a nonvolatile semiconductor memory device
US6031760A (en) Semiconductor memory device and method of programming the same
KR100343285B1 (ko) 프로그램 시간을 단축시킬 수 있는 플래시 메모리 장치의프로그램 방법
KR960000616B1 (ko) 불휘발성 반도체 메모리 장치
KR0172366B1 (ko) 불휘발성 반도체 메모리 장치의 독출 및 프로그램 방법과 그 회로
KR0172441B1 (ko) 불휘발성 반도체 메모리의 프로그램 방법
US7710773B2 (en) Nonvolatile memory devices that support virtual page storage using odd-state memory cells
US6172917B1 (en) Semiconductor memory device and regulator
US5371702A (en) Block erasable nonvolatile memory device
US6512702B1 (en) Non-volatile semiconductor memory device and data erase controlling method for use therein
JP3898349B2 (ja) 半導体記憶装置
US6327180B2 (en) Semiconductor memory device for effecting erasing operation in block unit
US5327384A (en) Flash memory
EP0320916A2 (en) Electrically erasable and programmable read only memory using stacked-gate cell
KR960005370B1 (ko) 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치
US6542410B2 (en) Nonvolatile semiconductor memory device capable of reducing pre-erase write time and erase method therefor
US6023423A (en) Nonvolatile semiconductor memory device
US20030016560A1 (en) Semiconductor memory and method of driving semiconductor memory
US5303197A (en) Non-volatile semiconductor memory device having EEPROM cell, dummy cell, and sense circuit for increasing reliability and enabling one-bit operation
US6973003B1 (en) Memory device and method
KR100609567B1 (ko) 플래쉬 메모리 소자 및 그 소거 검증 방법
KR0172377B1 (ko) 다수상태 불휘발성 반도체 메모리 및 그의 구동방법
KR20010001529A (ko) 낸드 플래시 메모리 장치
KR0172336B1 (ko) 불 휘발성 반도체 메모리의 프로그램 검증 및 금지 방법과 그 회로