KR0172336B1 - 불 휘발성 반도체 메모리의 프로그램 검증 및 금지 방법과 그 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야 :

불휘발성 반도체 메모리

2. 발명이 해결하려고 하는 기술적 과제 :

접힘 비트라인구조를 가지는 메모리에 적용가능한 프로그램 검증 및 금지 방법과 그 회로를 제공함

3. 발명의 해결방법의 요지 :

반도체 기판상에 형성된 채널영역과 플로팅 게이트 및 제어 게이트를 가지는 메모리 셀들과, 기준 셀들 및 선택 트랜지스터들이 비트라인에 함께 연결되어 하나의 셀 스트링을 이루고; 다수의 셀 스트링들이 상기 비트라인에 대하여 접힘구조로 되어있는 불 휘발성 반도체 메모리의 프로그램 검증 방법에 따르면, 상기 셀 스트링들중의 두 개의 인접 비트라인간에 대칭적으로 위치되며 격리 트랜지스터를 통하여 격리 가능한 제1,2센스 앰프를 준비하는 단계와; 상기 제2 센스 앰프의 출력노드를 기준 레벨로 설정하는 단계와; 상기 기준레벨과 상기 제1센스 앰프의 출력노드의 레벨을 비교하는 단계와; 상기 제1 센스 앰프의 출력레벨이 더 높은 상태를 유지할 때 이 레벨을 상기 제2센스앰프에 저장하는 단계를 가짐을 특징으로 한다.

4. 발명의 중요한 용도 :

접힘 비트라인구조를 가지는 메모리에 적용가능

Description

불 휘발성 반도체 메모리의 프로그램 검증 및 금지 방법과 그 회로

제1도는 종래기술의 프로그램 검증을 설명하기 위해 도시된 일반적인 불 휘발성 반도체 메모리의 주요부 회로도.

제2도는 본 발명에 따른 프로그램 검증 및 금지 방법을 설명하고 구체적 회로 동작을 보여주기 위해 제시된 메모리의 주요부 회로도.

제3도는 제2도에 따른 프로그램 검증 및 금지 방법을 설명하기 위해 도시된 동작 타이밍도.

본 발명은 전기적으로 소거 및 프로그램 가능한 불 휘발성 반도체 메모리에 관한 것으로, 특히 접힘(folded) 비트라인 구조를 가지는 메모리에서의 개선된 프로그램 검증(Verify) 및 금지(Inhibit) 방법 및 그에 따른 회로에 관한 것이다.

일반적으로, NAND 플래쉬 EEPROM 등과 같은 불 휘발성 반도체 메모리 소자에 관한 프로그램 금지관련 기술, 프로그램, 및 소거 검증 회로는 본 분야에 개시되어 있다. 이러한 기술들중에서, 제1도에는 종래의 NAND 플래쉬 EEPROM의 회로가 도시된다. 상기 제1도는 프로그램 금지, 및 프로그램, 소거 검증회로를 포함하고 있는데 먼저 검증동작을 설명한다. 라이트 즉, 프로그램이 완료되었을 때 메모리 셀 스트링 6내의 플로팅 게이트를 가지는 메모리 셀이 예를들어, 인핸스먼트 트랜지스터(이 경우에 문턱전압은 약1볼트정도)로서 동작한다고 하면, 소거가 완료되었을 때의 상기 메모리 셀은 반대로 디플리션 트랜지스터(이 경우에 문턱전압은 약-2볼트 정도)로서 기능한다. 상기 검증동작은 상기 메모리 셀의 프로그램 또는 소거의 유무를 확인하기 위해 필요해진다.

제1도에서, 셀 스트링 6내의 메모리 셀의 검증동작을 위해 전류미러부(1), 페이지 버퍼(2), 풀 다운 트랜지스터(이하 TrL)(3), 패스 게이트(4)들은 검증수단으로서 기능한다. 검증동작을 살펴보면, 비트라인상의 노드 M1,M2를 풀 다운 Tr.ⓐ,ⓑ과 신호 ODCB, OSBCC에 의해 접지전압 Vss로 잡아둔다. 그후 워드라인(OV)에 의해 선택된 셀 스트링(6)내의 메모리 셀(그 이외의 셀은 Vpass로 on상태임)이 프로그램된 셀일 경우 이는 프로그램된 셀의 문턱전압에 의해 스위칭 오프(swiched off)상태와 동일하므로, 상기 전류미러부(1)에서 공급된 전하가 그대로 비트라인에 축적되어 결과적으로 래치단의 노드 M2가 전원전압 Vcc레벨로 된다. 반대로, 선택된 셀이 소거된 셀일 경우 스위치 온 상태와 동일하므로 상기 전류미러부(1)에서 공급된 전하는 그대로 선택된 셀 스트링을 통해 그라운드 GND로 빠져나가 래치단의 노드 M2가 Vss로 남아있게 된다. 이때, 신호 OLATCHL이 인에이블시 풀 다운 트랜지스터의 트랜지스터(8), 트랜지스터(9)에 의해 프로그램된 셀일 경우 페이지 버퍼인 래치의 출력 논리가 반전되고(즉, 노드 M2: Vss-Vcc), 소거된 셀일 경우 래치의 출력 논리는 그대로 Vss상태로 남아있게 된다.

이와같이, NAND 플래쉬 메로리의 프로그램 및 소거 검증 수행에 있어 프로그램 패스(pass)때와 소거 패스시에 상기 페이지 버퍼(2) 출력상태가 서로 반대가 됨을 알 수 있다. 상기한 종래의 패스/페일에 대한 판정관련 회로는 상기 페이지 버퍼(2)와 Y-게이트(20)사이에 위치하고 있기 때문에 비트라인 각각에 대한 패스/페일의 체크는 수행하지 못하고, 모든 비트라인에 대하여 동시에 패스/페일의 체크를 하는 와이어드 오아(wird-OR)구조를 쓰고 있다. 따라서, 동일한 패스/페일 체크를 사용하기 위해서는 서로 반대의 상태로 되어 있는 페이지 버퍼(2)의 프로그램, 소거 패스 상태를 동일하게 전달할 수 있는 방법이 고려 되어야 하는데, 이를 위하여 삼상태 버퍼(2)가 채용된다. 즉, 프로그램 검증시에는 상기 페이지 버퍼(2)의 래치 출력값인 Vcc 논리가 삼상태 버퍼를 통해 반전되어 프로그램, 소거 검증 패스가 프리 차아지된 상태로 남아있게 된다. 만약 하나의 비트라인이라도 프로그램이 되지 않을 경우, 페이지 버퍼의 데이터에 의해 검증 Tr.(12)이 온상태로되어, PGM,ERS 검증 패스의 프리 차아지된 상태는 레벨 다운된다. 반대로, 소거 검증시에는 페이지 버퍼(2)의 래치 값인 Vss가 상기 버퍼(10)을 통하여 PGM,ERS 검증 패스라인(11)로 전달되고 역시 모든 비트라인이 소거가 완료되었을 때에만 PGM,ERS 검증 패스가 프리 차아지된 상태로 남아 있게 된다. 따라서, 종래에는 검증관련의 동작구현을 위해 상기 삼상태 버퍼를 반드시 사용해야 함을 알 수 있다.

한편, 프로그램 금지한 비선택된 비트라인의 셀을 프로그램하지 않고자 함을 말한다. 선택된 셀을 프로그램할 때 워드라인에는 Vpgm(=20V)이 걸리는데 이때 비트라인에 Vss가 걸리게 되면 선택된 셀은 FN-터널링 조건에 의해 프로그램되고, Vcc가 걸리게 되면, FN-터널링 조건이 성립하지 않아 프로그램되지 않는다. 그러므로 이와같이 프로그램시에는 프로그램 금지를 위해 비트라인을 Vcc 또는 Vss상태로 만들어 줘야한다. 이것은 I/O 버퍼(30)를 전달된 프로그램 정보를 Y-패스 게이트(20)와 패스 게이트(4)를 통해 상기 페이지 버퍼(2)에 저장하고 이를 비트라인에 전달함으로써 구현된다.

그러므로, 상기한 바와 같은 종래의 검증동작은 삼상태 버퍼를 반드시 필요로 하고 있으며, 특히, 접힘 비트라인 구조를 가지는 메모리에 적용이 어려운 문제점이 있다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 감안하여 접힘 비트라인 구조를 가지는 메모리에 적용가능한 프로그램 검증 및 금지 방법과 그 회로를 제공함에 있다.

본 발명의 다른 목적은 NAND 플래쉬 메모리의 랜덤 억세스의 실현을 위해 접힘 비트라인 구조를 가지는 메모리 셀의 개선된 프로그램, 소거 검증회로, 및 프로그램 금지방법을 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명의 방법, 즉 반도체 기판상에 형성된 채널영역과 플로팅 게이트 및 제어 게이트를 가지는 메모리 셀들과, 기준 셀들 및 선택 트랜지스터들이 비트라인에 함께 연결되어 하나의 셀 스트링을 이루고; 다수의 셀 스트링들이 상기 비트라인에 대하여 접힘구조로 되어있는 불 휘발성 반도체 메모리의 프로그램 검증 방법에 따르면, 상기 셀 스트링들중의 두 개의 인접 비트라인간에 대칭적으로 위치되며 격리 트랜지스터를 통하여 격리 가능한 제1,2센스 앰프를 준비하는 단계와; 상기 제2 센스 앰프의 출력노드를 기준 레벨로 설정하는 단계와; 상기 기준레벨과 상기 제1센스 앰프의 출력노드의 레벨을 비교하는 단계와; 상기 제1 센스 앰프의 출력레벨이 더 높은 상태를 유지할 때 이 레벨을 상기 제2센스앰프에 저장하는 단계를 가짐을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 적용되는 접힘 비트라인 구조를 가진 메모리의 주요부 회로도이다. 상기 제2도를 통해 본 발명의 새로운 프로그램, 소거 검증 회로 및 프로그램 금지 회로가 구현된다. 즉, 제2도를 참조하면, 접힘 비트라인구조의 셀 스트링(1), 두 개의 래치타입 센스앰프(30,3), 프리 차아지부(2), 및 그외 다수의 패스 게이트들은 상기 메모리 회로를 구성한다.

먼저, 검증 동작을 설명하면, 두 개의 래치타입 센스앰프중 하부 래치(3)를 격리 트랜스터(4,5)를 통해 격리 시킨후 신호 LAb, nLAb(6)를 주어 노드 M1를 기준 레벨로 설정한다. 여기서, 기준 레벨은 Vref=1.5V이다. 그후 워드라인에 의해 선택된 셀이 프로그램이 완료되지 않았을 경우[Vt(셀) Vt(프로그램된 셀)] 프리 차아지부(2)에 의해 공급된 전하가 선택된 셀에 의해 비트라인에 충분히 축전되지 않게 한다. 이때 신호 Yot를 수신하는 Tr.(7)과 ISOt2 Tr.(5)를 통해 비트라인 레벨과 하부 래치의 노드 M1의 Vref 레벨을 비교하고, 비트라인의 레벨이 높을 경우 상부 래치의 노드 M2가 Vcc로 잡히게 된다. 이 상태가 되면 프로그램이 완료된 것으로 간주하고 이 정보를 하부 래치(3)에 저장한다. 결국 모든 프로그램이 완료되었을 경우 와이어드 오아 구조를 통해 프로그램이 완료되었다는 것을 검증할 수 있다.

프로그램 금지의 실현은 두 개의 래치 중 하부 래치(3)에 프로그램, 프로그램 금지 정보를 저장, 이 정보를 상기 비트라인에 전달함으로써 프로그램 금지를 구현한다. 만약 여기서, 하부 래치(3)가 없다면 프로그램 검증시 프로그램 금지유무의 정보를 보전할 수가 없게 된다.

제3도에는 상기 제2도에 따른 접힘 비트라인 NAND 플래쉬 메모리의 새로운 프로그램, 소거 검증 동작에 대한 타이밍이 도시되어 있다. 제3도중 제3a도는 프로그램 검증시에 나타나는 타이밍도이고, 제3b도는 프로그램 금지시에 나타나는 타이밍이다. 여기서, 하부래치는 검증시에 기준전압과 그라운드 전압사이를 스윙하며, 금지시에 전원전압과 그라운드 전압사이를 스윙함을 알 수 있다.

상기한 바와 같이 본 발명에 따르면, 접힘 비트라인 구조를 가지는 메모리에서 트라이 스테이트 버퍼를 채용함이 없이도 프로그램 검증 및 금지를 효율적으로 행하게 할 수 있는 효과가 있게된다.

Claims (3)

1. 반도체 기판상에 형성된 채널영역과 플로팅 게이트 및 제어 게이트를 가지는 메모리 셀들과, 기준 셀들 및 선택 트랜지스터들이 비트라인에 함께 연결되어 하나의 셀 스트링을 이루고; 다수의 셀 스트링들이 상기 비트라인에 대하여 접힘구조로 되어있는 불 휘발성 반도체 메모리의 프로그램 검증 방법에 있어서, 상기 셀 스트링들중의 두 개의 인접 비트라인간에 대칭적으로 위치되며 격리 트랜지스터를 통하여 격리 가능한 제1,2센스 앰프를 준비하는 단계와; 상기 제2 센스 앰프의 출력노드를 기준 레벨로 설정하는 단계와; 상기 기준레벨과 상기 제1센스 앰프의 출력노드의 레벨을 비교하는 단계와; 상기 제1 센스 앰프의 출력레벨이 더 높은 상태를 유지할 때 이 레벨을 상기 제2센스앰프에 저장하는 단계로 이루어짐을 특징으로 하는 방법.
2. 반도체 기판상에 형성된 채널영역과 플로팅 게이트 및 제어 게이트를 가지는 메모리 셀들과, 기준 셀들 및 선택 트랜지스터들이 비트라인에 함께 연결되어 하나의 셀 스트링을 이루고; 다수의 셀 스트링들이 상기 비트라인에 대하여 접힘구조로 되어있는 불 휘발성 반도체 메모리의 프로그램 검증회로에 있어서; 상기 셀 스트링들중의 두 개의 인접 비트라인간에 대칭적으로 위치되며 격리 트랜지스터를 통하여 격리 가능한 제1,2센스 앰프와; 상기 제2 센스 앰프의 출력노드를 기준 레벨로 설정하는 수단과; 상기 기준레벨과 상기 제1센스 앰프의 출력노드의 레벨을 비교하는 수단과; 상기 제1 센스 앰프의 출력레벨이 더 높은 상태를 유지할 때 이 레벨을 상기 제2센스앰프에 저장하는 수단을 가짐을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 제1,2센스앰프는 래치타입 센스 앰프로 구성됨을 특징으로 하는 회로.