JPH1186577A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JPH1186577A
JPH1186577A JP10200317A JP20031798A JPH1186577A JP H1186577 A JPH1186577 A JP H1186577A JP 10200317 A JP10200317 A JP 10200317A JP 20031798 A JP20031798 A JP 20031798A JP H1186577 A JPH1186577 A JP H1186577A
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Abstract

(57)【要約】 【課題】 データ書込みを最適化できるＮＡＮＤ形セ
ル構造を有するＥＥＰＲＯＭ及びその方法を提供する。 【解決手段】 半導体基板上に電荷蓄積層と制御ゲー
トが積層形成され、メモリセルがＮＡＮＤセルを構成し
てマトリックス配列されたメモリセルアレイと、データ
ラッチ回路と、電流ソース回路と、書込みチェック手段
と、書込み状態検出回路とを具備する。 【効果】 これにより、工程変数変化等に影響を受け
ずに、最適化された書き込み状態を防止することがで
き、検証電位によって過書込みを防止することができ
る。また、チップの性能（performance）及びシステム
全体の性能（performance）が向上し、既存製品への適
用が容易になる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置及びその最適化書込み方法に関し、特にデータ書
込みを最適化できるＮＡＮＤ形セル構造を有するＥＥＰ
ＲＯＭ及びその方法に関する。
【０００２】
【従来の技術】図１は従来の第１世代ＮＡＮＤ形セル構
造の平面図及び等価回路を示したものである。
【０００３】図２は第１世代ＮＡＮＤ形セル構造を有す
るフラッシュメモリ（flash memory）の読出し動作時制
御電圧条件と消去及び書込み動作時制御電圧タイミング
を示したものである。
【０００４】既存の第１世代フラッシュメモリで消去及
び書込み動作時に選択されたセルの動作条件は、まず消
去時に選択されたセルＣＴ５のゲートＣＬ５に消去電圧
１７Ｖを印加し、セルのドレインにＯＶを加えれば、ド
レインからセル浮遊ゲートにＦ−Ｎトンネリング（tunn
eling）によって電子が注入されることによって、セル
の閾値電圧Ｖｔｈが正になる。書込み時には選択された
セルＣＴ５のゲートにＯＶを印加し、セルのドレインに
書込み電圧２２Ｖを加え、セルの浮遊ゲートからドレイ
ンにＦ−Ｎトンネリングによって電子が放出されること
によってセルの閾値電圧Ｖｔｈが負になる。（IEEE jou
rnal of solid-state circuits, Oct・1989・ PP1238〜12
43参照）。従って、消去及び書込み時にセルのドレイン
側のトンネル用の薄いゲート酸化膜に、続けてストレス
が加えられて、セルの耐性（endurnce;Write cycling回
数）及びデータ保存力（retention）（浮遊ゲートの電
荷保存特性）に影響を与える。特に、高集積及び大容量
化によってセルサイズがスケールダウン（scale down）
されれば、前述したセルの信頼性特性が更に低下する。
【０００５】図３Ａ及び図３Ｂは、従来の第２世代ＮＡ
ＮＤ形セル構造を有するフラッシュメモリの消去及び書
込み動作を説明するための概略的なセル断面図を示した
ものである。
【０００６】第２世代フラッシュメモリは、消去時に選
択されたセルのゲートＣＧにＯＶ、セルの基板ＳＵ、ソ
ースＳ及びドレインＤに消去電圧２０Ｖを印加してセル
の浮遊ゲートＦＧから基板ＳＵに電子を放出させること
によってセルの閾値電圧が負になる。書込み時には選択
されたセルのゲートＣＧに書込み電圧１８Ｖが加えら
れ、セルの基板ＳＵ、ソースＳ及びドレインＤにＯＶが
加えられて、基板ＳＵからセルの浮遊ゲートＦＧに電子
が注入されることによってセルの閾値電圧が正になる。
即ち、第１世代フラッシュメモリと動作条件が逆にな
り、電子の注入及び放出が、セルのドレインＤに限ら
ず、セルの浮遊ゲートと基板、ソース及びドレインの全
体にかけて発生する。従って、消去及び書込み時のスト
レスによるトンネル用の薄いゲート酸化膜の漏れ電流
（leakage current）を減少させ得るので、セルの信頼
性特性を大幅に向上させることができた。また、消去状
態でセルの閾値電圧を負にすることによって、過消去と
いう問題点を解決した（Symposiumon VLSI Technology/
1990・PP129〜130参照）。
【０００７】しかし、第２世代フラッシュメモリに於て
も、セル書込み時の工程変数（process parameter)の変
化による高電圧レベルの変化等によって図４Ａに示した
通り、書込まれたセルの閾値電圧分布特性が低下するの
でオーバ書込み現象が生ずる。即ち，ＮＡＮＤ形フラッ
シュメモリのセルストリング内に１つのセルでもオーバ
ー書込みがあれば、セルストリングの全体が判読されな
い。従って、オーバー書込みを防止するための最適化さ
れた書込み状態を維持する手段が必要になる。
【０００８】図４Ｂに示した通り、書込み検証を通じて
再書込みする場合は、セルの閾値電圧分布が均一になる
ことがわかる。
【０００９】従って、従来では図５のアルゴリズムを行
う外部検証コントローラによって、フラッシュＥＥＰＲ
ＯＭのデータ書込み状態を検証し再書込みすることによ
って、データ書込みの最適化を図った。データ書込み検
証アルゴリズムは、ページモードでデータをローデイン
グし、入力されたデータをラッチする。次いで、ラッチ
されたデータを選択されたセル行の各セルに書込んだ
後、データ書込み状態を検証するために、書込まれたデ
ータをリードする。リードされたデータが期待値と同一
であれば書込み動作を終了し、一致しなければ図６に示
した通り”１”データ書込みが失敗したセルに対応する
データを”１”そのままに維持し、”１”または”０”
データ書込みが正常に行われたセルに対応するデータ
を”０”と処理する。このように処理されたデータをペ
ージモードで再び調整し、調整されたデータを選択され
たセル行の各セルに再び書込む。再書込み後、データを
呼出して各セルの書込み状態をチェックして、正常であ
れば書込み動作を終了させ、非正常であれば前述したよ
うに、データをリードして訂正されたデータを再書込み
する循環過程を繰り返して行う（IEEE journal of Soli
d-State Circuit/Apr.1991、PP492〜496参照）。
【００１０】しかし、前述した従来の検証アルゴリズム
は、外部コントローラによって書込まれたデータをリー
ドしてチェックし、再書込みのためにデータを再度ロー
ディングする過程を、全てのセルの正常的な書込み状態
が検出されるまで繰り返して行うのでシステム全体の性
能（performance）低下を招いた。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は前述した従来の技術の問題点を解決するために、自動
的に一回のデータローディングによって、自動的にデー
タ書込み状態を最適化できる不揮発性半導体メモリ装置
を提供することである。
【００１２】本発明の他の目的は、データオーバー書込
み現象を防止できる不揮発性半導体メモリ装置を提供す
ることである。
【００１３】本発明の更に他の目的は、チップ内部で自
動的にデータ書込み状態を最適化できる不揮発性半導体
メモリの最適化書込み方法を提供することである。
【００１４】
【課題を解決するための手段】前述した目的を達成する
ために、本発明は、半導体基板上に電荷蓄積層と制御ゲ
ートが積層形成され、電荷蓄積層と基板上の間の電荷授
受によって電気的消去を可能にしたメモリセルが複数個
ずつ直列接続され、ＮＡＮＤセルを構成してマトリック
ス配列されたメモリセルアレイと、前記メモリセルアレ
イのビット線に書込みデータを付与するデータラッチ回
路と、前記メモリセルアレイにデータを書込んだ後書込
み状態を確認するための検証電流を前記メモリセルアレ
イのビット線に供給するための電流ソース回路と、前記
メモリセルアレイの検証しようとするメモリセルの制御
ゲートに検証電圧が印加された状態で、前記ビット線に
供給された検証電流が前記メモリセルを通じて流れるか
否かに応じて、前記データラッチ回路のデータ状態を反
転させる書込みチェック手段と、前記書込み手段による
データラッチ回路のデータ状態の反転動作に応じて、書
込み状態検出信号を発生する書込み状態検出信号を備え
た不揮発性半導体メモリ装置を提供する。
【００１５】また、前述した目的を達成するたに、本発
明は、複数のＮＡＮＤ形セルストリングをブロック消去
し、ページバッファにラッチされた入力データを選択さ
れたセル行のセルに同時に書込むブロックページモード
を行う不揮発性半導体メモリに於て、前記選択されたセ
ル行の各セルに検証コントロール電圧と検証電流を印加
して各セルのデータの書込み状態をチェックし、このチ
ェック動作に応じて各セルのデータ書込み動作が行われ
たセルのうち、正常にデータが書込まれたセルに対応す
る前記ページバッファのデータだけを反転させる書込み
検証過程と、前記書込み検証によって修正されたページ
バッファのデータを、前記選択されたセル行の各セルに
再び書込む再書込み過程と、前記選択されたセル行の各
セルのうち、データ書込み動作が行われたセルの全てに
正常にデータが書込まれて、ページバッファの対応する
データ反転が全部行われるまで、前記書込み検証及び再
書込み過程を自動的に繰り返して行う過程とを備える、
一回の外部データ入力によってオーバー書込みなしでペ
ージ長さのデータ書込みを最適化できる不輝発性半導体
メモリの最適化書込み方法を提供する。
【００１６】本発明によれば、外部制御なしで一回のデ
ータ入力によってページバッファ、即ちビットラインラ
ッチ回路と電流源回路によって選択されたセルの全てが
プログラムされるまでページバッファのデータによって
書込み及び検証が自動的に繰り返して行われる。
【００１７】 〔発明の詳細な説明〕以下、添付した図面に基づいて本
発明をより詳細に説明する。
【００１８】図７は、本発明によるＮＡＮＤ形セル構造
を有するフラッシュメモリのセルアレイと書込み状態検
出回路の構成を示す。
【００１９】各ビットラインＢＬ１〜ＢＬ１０２４に
は、ストリング選択トランジスタＳＴと８個のセルトラ
ンジスタＣＴ１〜ＣＴ８とグラウンド選択トランジスタ
ＧＴが直列で接続された、ストリング単位のＮＡＮＤ形
セルＣＥが接続されている。ＳＴとＧＴはＭＯＳトラン
ジスタ構造をなし、それらのゲートはそれぞれ選択ライ
ンＳＬ１、ＳＬ２に接続されている。ＣＴ１〜ＣＴ８は
コントロールゲートと基板との間に浮遊ゲートを有する
デプレッション（depletion）ＭＯＳトランジスタ構造
を有し、それらのコントロールゲートはそれぞれコント
ロールラインＣＬ１〜ＣＬ８に接続されている。各ビッ
トラインＢＬ１〜ＢＬ１０２４には、データ書込み時に
ビットラインに高電位の書込み電圧を供給するための高
電圧供給回路ＨＶ、外部入力データがローディングされ
るビットラインラッチ回路ＬＴ、書込み検証時に検証電
流を供給するための電流源回路ＣＳ、及び書込み検証時
に不十分な書込みに応じて前記ビットラインラッチ回路
ＬＴのデータ状態を反転させる書込みチェック手段ＰＣ
が接続されている。
【００２０】高電圧供給回路ＨＶは通常の高電圧ポンピ
ング回路であって、トランジスタＰＴ１、ＰＴ２とポン
ピングキャパシタＣより構成される。トランジスタＰＴ
１はドレインに書込み電源電圧Ｖｐｐが接続され、ソー
スがトランンジスタＰＴ２のゲートに接続される。トラ
ンジスタＰＴ２のドレインはそのゲートに接続され、か
つポンピングキャパシタＣの一方の端子に接続され、ソ
ースはビットラインＢＬ１に接続される。ポンピングキ
ャパシタＣの他方の端子はクロック信号φｐｐが高電位
状態になる時、トランジスタＰＴ２を通じてポンピング
キャパシタＣに充電された電荷をビットラインＢＬ１に
放電することによって、ビットラインＢＬ１に１０Ｖの
消去電圧または書込み禁止電圧を提供する。
【００２１】ビットラインラッチ回路ＬＴは２個のイン
バータＩＮＶ１、ＩＮＶ２及び伝達トランジスタＴＴ１
より構成される。２個のインバータＩＮＶ１，ＩＮＶ２
は一方の入力端子が他方の出力端子に相互接続され、伝
達トランジスタＴＴ１のゲートにはクロック信号φ１が
接続され、第１電流端子（ドレインまたはソース）はビ
ットラインに接続され、第２電流端子（ソースまたはド
レイン）はインバータＩＮＶ２の入力端子に接続され
る。従って、クロック信号φ１の高電位状態でターンオ
ンされる伝達トランジスタＴＴ１を通じて、ビットライ
ンラッチ回路ＬＴはビットラインに加えられた外部デー
タを入力してラッチする。
【００２２】電流源回路ＣＳは、よく知られている電流
ミラー回路形態で接続され、各ビットラインに接続され
る複数の出力回路ＯＳと、全ての出力回路ＯＳに基準電
流を設定するための一つの共通基準電流設定回路ＲＣよ
り構成される。共通基準電流設定部ＲＣは第１電源電圧
Ｖｃｃと第２電源電圧Ｖｓｓ＝ＧＮＤとの間に直列接続
されたｐチャンネルＭＯＳトランジスタＭ１と，ｎチャ
ンネルＭＯＳトランジスタＭ２、Ｍ３より構成される。
ｐチャンネルＭＯＳトランジスタＭ１のドレインとゲー
トは相互接続され、ｎチャンネルＭＯＳトランジスタＭ
２のゲートには基準電圧Ｖｒｅｆのソースが接続され、
ｎチャンネルＭＯＳトランジスタＭ３のゲートにはクロ
ック信号φ２のソースが接続される。各出力部ＯＳは第
１電流電圧Ｖｃｃと各ビットラインとの間に直列接続さ
れたｐチャンネルＭＯＳトランジスタＭ４、ｎチャンネ
ルＭＯＳトランジスタＭ５より構成される。ｐチャンネ
ルＭＯＳトランジスタＭ４のゲートはＭ１のゲートに接
続され、ｎチャンネルＭＯＳトランジスタＭ５のゲート
にはクロック信号φ２のソースが接続される。従って、
電流源回路ＣＳはクロック信号φ２が高電位状態の時イ
ネーブルされ、Ｍ１とＭ４のアスペクト比によってＭ１
のドレイン電流に比例するＭ４のドレイン電流を検証電
流としてビットラインＢＬ１に提供する。
【００２３】書込みチェック手段ＰＣは、ＭＯＳトラン
ジスタＭ６によって構成され、ＭＯＳトランジスタＭ６
は、ドレインがビットラインラッチ回路ＬＴのインバー
タＩＮＶ１の入力端子に接続され、ソースが第２電源電
圧Ｖｓｓ＝ＧＮＤに接続され、ゲートがビットラインに
接続される。従って、ビットラインに供給された検証電
流が、選択されたセルに検証電位が印加されたＮＡＮＤ
形セル構造を通じてグランドに流れないときには、ビッ
トラインの電位が高電位になるので、書込みチェック手
段であるＭＯＳトランジスタＭ６はターンオンされ、ラ
ッチ回路ＬＴのＩＮＶ１の入力端子をグランドレベルで
ある低電位にダウンさせる。従って、選択されたセルの
書込みが不十分な時には書込みチェック手段ＰＣがこれ
をチェックしてラッチ回路ＬＴのデータ状態を反転させ
る。
【００２４】前述したＮＡＮＤ形セルＣＥは１０２４個
単位で一つのブロックを形成し、１ブロックは８ページ
の情報、即ち８Ｋバイトデータ量を有する。１ぺージの
長さは１０２４ビットである。
【００２５】従って、例えば４Ｍビットフラッシュメモ
リは５１２ブロックを備える。このようなフラッシュメ
モリは、ブロックページモードでデータの書込みが可能
であり、この際各ビットラインラッチ回路ＬＴの１ブロ
ックがページバッファＰＢとして提供される。
【００２６】図７に於て参照符号ＰＳは書込み状態検出
回路である。書込み状態検出回路ＰＳは書込み検証回路
で全ての選択されたセルが最適にプログラム完了された
時、正常検出信号を出力し、いずれか一つのセルでも書
込みが不十分な時には非正常検出信号を出力する。書込
み状態検出回路ＰＳは、ノードＮ１をプルアップさせる
ためのプルアップ手段ＰＵとして機能するｐチャンネル
ＭＯＳトランジスタＭ７及びプルアップ負荷として使用
されるデプレッションＭＯＳトランジスタＭ８を備え
る。ｐチャンネルＭＯＳトランジスタＭ７はソースが第
１電源電圧Ｖｃｃに接続され、ゲートがクロック信号φ
３に接続され、ドレインがデプレッションＭＯＳトラン
ジスタＭ８のソースに接続される。デプレッションＭＯ
ＳトランジスタＭ８はゲートとドレインが相互接続さ
れ、かつ前記ノードＮ１に接続される。前記ノードと第
２電源電圧（Ｖｓｓ＝ＧＮＤ）との間には、プルダウン
手段ＰＤとして複数のｎチャンネルＭＯＳトランジスタ
ＰＤ１〜ＰＤ１０２４が並列接続される。各ＭＯＳトラ
ンジスタのゲートには、各ビットラインラッチ回路ＬＴ
の負出力端子
【外１】
【００２７】が接続される。前記ノードＮ１は、インバ
ータＩＮＶ３を通じて出力ゲートであるＮＯＲゲートＧ
の一方の入力端子に接続され、ＮＯＲゲートＧの他方の
入力端子にはクロック信号
【外２】
【００２８】が接続される。従って、書込み状態検出回
路ＰＳが検証モードで、プルダウントランジスタＰＤ１
〜ＰＤ１０２４が全部ターンオフされる時、クロック信
号
【外３】
【００２９】が高電位状態になる。コラムＣＯＬ２〜Ｃ
ＯＬ１０２４はコラムＣＯＬ１と同一な構成を有する。
【００３０】このように構成した図７に示された本発明
について、図８を参照して書込み動作と書込み検証動作
を説明する。
【００３１】まず、セルアレイ内にデータを書込むため
にはブロック単位で消去動作を行うが、消去動作時には
各セルのコントロールゲートに０Ｖを加え、基板、ソー
ス及びドレインに消去電圧２０Ｖを加えれば、セルの浮
遊ゲートから基板に電子が放出されセルの閾値電圧が負
になる。消去動作が完了されれば、外部データを入力し
てビットラインラッチ回路ＬＴに入力データをローディ
ングする。この際、”０”データ（−Ｖｔｈ）で書込む
ためには”Ｈ”（Ｖｃｃレベル）でローディングし、”
１”データ（＋Ｖｔｈ）で書込むためには”Ｌ”（ＧＮ
Ｄレベル）でローディングする。クロック信号φ１が高
電位になる時、ラッチ回路ＬＴにデータがローディング
される。ラッチ回路ＬＴにローディングされたデータ
が”Ｈ”であれば、高電圧供給回路ＨＶが動作して、ビ
ットラインＢＬが書込み抑制電圧である１０Ｖになる。
従って、選択されたセルＣＴ６のゲートとドレインとの
間の電位差がＦ−Ｎトンネリングを励起させる程十分で
ないので、選択されたセルのＣＴ６は続けて負の閾値電
圧（−Ｖｔｈ）を維持する。
【００３２】一方、ラッチ回路ＬＴにローディングされ
たデータが”Ｌ”であれば、高電圧供給回路ＨＶが動作
しないので、ビットラインＢＬが０Ｖに維持される。従
って、選択されたセルＣＴ６のゲートとドレインとの間
の電位差によってＦ−Ｎトンネリングが励起され浮遊ゲ
ートに電子が注入されるので、セルの閾値電圧が正にな
る。
【００３３】しかし、もし”１”データが不十分に書込
まれたとすれば、選択されたセルＣＴ６は所定の＋Ｖｔ
ｈを有しない。このような書込み動作は、ページモード
に於いてページ単位で同時に行われる。従って１ブロッ
ク（１０２４×８）を書込むためには８回の書込み動作
が完了されれば、書込み検証のためにクロック信号φ２
の高電位に応じて電流源回路ＣＳが動作して、ビットラ
インＢＬに検証電流が供給される。この際、選択ライン
ＳＬ１，ＳＬ２及び非選択のセルＣＴ１〜ＣＴ５，ＣＴ
７，ＣＴ８のコントロールラインＣＬ１〜ＣＬ５，ＣＬ
７，ＣＬ８にはＶｃｃ電圧が印加され、選択されたセル
行のコントロールラインＣＬ６には所定の検証電圧、例
えば＋０．８Ｖが印加される。従って、選択されたセル
トランジスタＣＴ６の閾値電圧が−Ｖｔｈ（”０”デー
タ）であれば、検証電流がセルストリングＣＥを通じて
グランドに流れるようになる。これによりビットライン
ＢＬは”０”Ｖを維持する。
【００３４】一方、選択されたセルの閾値電圧が＋Ｖｔ
ｈ（＞０．８Ｖ以上：”１”データ）であれば、検証電
流がセルストリングＣＥを通じて流れないので、ビット
ラインＢＬは”Ｈ”レベルになる。しかし、”１”デー
タで書込まれたセルが不十分に書込まれ、セルの閾値電
圧がＶｔｈ＜０．８Ｖの場合は検証電流がグランドに流
れることになるので、ビットラインＢＬは続けて０Ｖを
保つことになる。
【００３５】このような検証動作時に選択されたセル
に”１”データの書込まれたビットラインの電位が低電
位状態を保つと、書込みチェック手段であるトランジス
タＭ６がターンオンされないので、ビットラインラッチ
回路ＬＴのデータ反転が起こらない。従って、最初のロ
ーディング状態の”０”データが正出力端子Ｑで続けて
保たれる。そして、ラッチ回路ＬＴの負出力端子
【外４】
【００３６】では”１”データが保たれるので、この負
出力端子
【外５】
【００３７】にゲートの接続された、書込み状態回路Ｐ
ＳのプルダウントランジスタＰＤ１は、続けてターンオ
ン状態に保たれる。従って、正常な書込み動作がなされ
ないことによって、書込み状態検出回路ＰＳのクロック
信号
【外６】
【００３８】は低電位状態を保つ。再書込み動作時にク
ロック信号φ１の高電位状態で、ラッチ回路ＬＴの”
０”データがビットラインＢＬ１に再び供給されるの
で、不十分に書込まれた選択されたセルの浮遊ゲートに
再び電子が注入され、セルの閾値電圧がより閾値電圧側
に上昇することになる。このような書込み−検証−再書
込み動作の繰り返しにより選択されたセルの閾値電圧が
正で上昇して、検証電圧０．８Ｖによってセルがターン
オンされなくなれば、ビットライン電位が”Ｈ”レベル
になるので、トランジスタＭ６がターンオンされる。
【００３９】従って、ビットラインラッチ回路ＬＴで、
正出力端子にローディングされた”０”データが”１”
データに反転され、負出力端子の”１”データが”０”
データになるので、書込み状態検出回路ＰＳのプルダウ
ントランジスタＰＤ１がターンオフされる。このような
繰り返し動作によってページバッファＰＢ，即ち全ての
ラッチ回路の負出力端子
【外７】
【００４０】のデータが”０”状態になった時（最初に
入力された全ての”１”データが”０”データに反転さ
れた時）、書込み状態検出回路ＰＳの検出信号φ５が”
Ｈ”レベル（Ｖｃｃレベル）になる。即ち、与えられた
入力データに応じて選択されたセルが最適状態で書き込
まれたことを示す。
【００４１】
【発明の効果】以上述べたように、外部制御なしで一回
のデータ入力によってページバッファ、即ちビットライ
ンラッチ回路と電流源回路によって選択されたセルの全
てが最適にプログラムされるまで、ページバッファのデ
ータによって書込み及び検証が自動的に反復遂行され
る。
【００４２】従って、工程変数変化等に影響を受けず最
適化された書込み状態を確保でき、検証電位によって過
書込みを防止することができる。また、チップ内部の検
証機能に応じて自動的に最適化書込みがなされるので、
チップの性能（performance）が向上し、外部制御を必
要としないので、このチップを用いたシステム全体の性
能が向上し、ページモード機能の有する既存のフラッシ
ュメモリのページバッファを用いることによって既存製
品への適用が容易になる。
【００４３】
【図面の簡単な説明】
【図１】図１は従来の第１世代フラッシュＥＥＰＲＯＭ
のＮＡＮＤ形セルストリングの平面図及び等価回路図で
ある。
【図２】図２は第１世代ＮＡＮＤ形セルストリングの読
出し動作、消去及び書込み動作時に印加される電圧波形
図である。
【図３】図３Ａ及び図３Ｂは第２世代フラッシュＥＥＰ
ＲＯＭの消去及び書込み動作を説明する為の概略図であ
る。
【図４】図４は第２世代フラッシュＥＥＰＲＯＭの書込
み電圧変動に対する書込まれたセルの閾値電圧分布特性
を示すグラフであって、図４Ａは書込み検証がない場
合、図４Ｂは書込み検証がある場合である。
【図５】図５は第２世代フラッシュＥＥＰＲＯＭの書込
み検証アルゴリズムを示す流れ図である。
【図６】図６は図５の書込み検証アルゴリズムによる書
込み状態を説明するための図面である。
【図７】図７は本発明による第２世代フラッシュＥＥＰ
ＲＯＭのセルアレイとその書込み状態検出回路を示す回
路図である。
【図８】図８はデータ書込み及び書込み状態検証時の、
図７の各部波形状態を示す状態表である。
【符号の説明】
ＳＴ ストリング選択トランジスタ ＧＴ グラウンド選択トランジスタ ＳＬ１，ＳＬ２ 選択ライン ＨＶ 高電圧供給回路 ＣＳ 電流源回路 ＬＴ ビットラインラッチ回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に電荷蓄積層と制御ゲー
    トが積層形成され、電荷蓄積層と基板との間の電荷授受
    によって電気的消去を可能にしたメモリセルが複数個づ
    つ直例接続されＮＡＮＤセルを構成してマトリックス配
    列されたメモリセルアレイと、 前記メモリセルアレイのビット線に書込みデータを付与
    するデータラッチ回路と、 前記メモリセルアレイにデータを書込んだ後、書込み状
    態を確認するための検証電流を前記メモリセルアレイの
    ビット線に供給するための電流ソース回路と、前記メモ
    リセルアレイを検証しようとするメモリセルの制御ゲー
    トに検証電圧が印加された状態で、前記セット線に供給
    された検証電流が前記プログラムされたメモリセルを通
    じて流れるか否かに応じて、前記データラッチ回路のデ
    ータ状態を反転させる書込みチェック手段と、 前記書込みチェック手段によるデータラッチ回路のデー
    タ状態の反転動作に応じて、書込み状態検出信号を発生
    する書込み状態検出回路とを備えることを特徴とする不
    揮発性半導体メモリ装置。
  2. 【請求項２】 第１電源電圧にソースが接続され、ド
    レインとゲートが相互接続された基準電流ソース用ｐチ
    ャンネルＭＯＳトランジスタと、 前記ｐチャンネルＭＯＳトランジスタのドレインにその
    ドレインが接続され、基準電圧がゲートに接続された負
    荷用ｎチャンネルＭＯＳトランジスタと、 前記ｎチャンネルＭＯＳトランジスタのソースにそのド
    レインが接続され、前記検証動作時に高電位になるクロ
    ック信号がゲートに接続され、ソースが第２電源電圧
    （接地）と接続されたスイッチ用ｎチャンネルＭＯＳト
    ランジスタと、 第１電源電圧にソースが接続され、ゲートが前記ｐチャ
    ンネルＭＯＳトランジスタのゲートに接続された出力電
    流ソース用ｐチャンネルＭＯＳトランジスタと、 前記出力電流ソース用ｐチャンネルＭＯＳトランジスタ
    のドレインにそのドレインが接続され、前記ビット線に
    ソースが接続され、前記クロック信号がゲートに接続さ
    れた出力スイッチ用ｎチャンネルＭＯＳトランジスタと
    を前記電流ソース回路とを備えることを特徴とする請求
    項１に記載の不揮発性半導体メモリ装置。
  3. 【請求項３】 第１電源電圧とノードとの間に接続さ
    れ、制御クロック信号に応じてイネーブルされるプルア
    ップ手段と、 前記ノードと第２電源電圧との間に接続され、前記デー
    タラッチ回路のデータ状態の反転動作に応じてターンオ
    ン／オフされるプルダウン手段と、 前記ノードの電位をバッファリングされたノード電位
    を、前記書込み状態検出信号として出力する出力手段と
    を前記書込み状態検出回路とを備えることを特徴とする
    請求項１に記載の不揮発性半導体メモリ装置。
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