DE4213731C2 - Nichtflüchtiges Halbleiterspeicherbauelement und Programmierverfahren hierfür - Google Patents

Description

Die Erfindung bezieht sich auf ein nichtflüchtiges Halbleiterspeicherbauelement und ein Verfahren zu seiner Programmierung, insbesondere auf ein EEPROM mit NAND- strukturierten Speicherzellen und auf ein Verfahren zur Datenprogrammierung des­ selben.

Die Betriebsweise einer angesteuerten Speicherzelle während des Löschens und Pro­ grammierens in einem bekannten Flash-EEPROM einer ersten Generation ist unter Bezugnahme auf die Fig. 3 und 4 folgendermaßen. Zuerst werden während des Löschens durch Anlegen einer Löschspannung (17 V) an eine Gate-Elektrode (CL6) der angesteuerten Speicherzelle (CT6) und einer Spannung von 0 V an eine Drain- Elektrode der Speicherzelle aufgrund F-N(Fowler-Nordheim)-Tunnelns Elektronen von der Drain- zu einer floatenden Gate-Elektrode injiziert, so daß die Schwellen­ spannung der Speicherzelle positiv wird.

Während der Programmierung werden durch Anlegen einer Spannung von 0 V an die Gate-Elektrode der angesteuerten Speicherzelle (CT6) und einer Programmierspan­ nung (22 V) an ihre Drain-Elektrode Elektronen aufgrund F-N-Tunnelns von der floa­ tenden Gate-Elektrode zur Drain-Elektrode der Speicherzelle emittiert, so daß die Schwellenspannung der Speicherzelle negativ wird (siehe IEEE Journal of Solid-State Circuits, Okt. 1989, Seiten 1238-1243). Daher wird während des Löschens und Pro­ grammierens die dünne Gate-Oxidschicht für den Tunnelprozeß an der Drain-Seite der Speicherzelle fortwährend belastet, was Lebensdauer, d. h. die Anzahl möglicher Schreibzyklen, und Datenspeicherung, d. h. die Ladungsspeicherungscharakteristik der floatenden Gate-Elektrode, der Speicherzelle beeinflußt. Zudem wird, wenn die Zellengröße zunehmend herunterskaliert wird, um höhere (Speicher-)Dichten und größere (Speicher-)Kapazitäten zu erhalten, die Zuverlässigkeit der Speicherzelle weiter verschlechtert.

In einem Flash-Speicher einer zweiten Generation, auf den sich die Fig. 5 bis 8 be­ ziehen, werden während des Löschens (Fig. 5a)) eine Spannung von 0 V an eine Gate-Elektrode (CG) einer angesteuerten Speicherzelle und eine Löschspannung (20 V) an einen Substratanschluß (SU), eine Source-Elektrode (S) und eine Drain- Elektrode (D) angelegt, so daß Elektronen von einer floatenden Gate-Elektrode (FG) der Speicherzelle zum Substratgebiet (SU) emittiert werden, wodurch die Schwellen­ spannung der Speicherzelle negativ wird. Während des Programmierens (Fig. 5b)) werden eine Programmierspannung (20 V) an die Gate-Elektrode (CG) der ange­ steuerten Speicherzelle und eine Spannung von 0 V an den Substratanschluß (SU), die Source-Elektrode (S) und die Drain-Elektrode (D) angelegt, so daß Elektro­ nen vom Substratgebiet (SU) zur floatenden Gate-Elektrode der Speicherzelle inji­ ziert werden, wodurch die Schwellenspannung der Speicherzelle positiv wird. Das heißt, die Betriebsweise ist derjenigen des Flash-Speichers der ersten Generation entgegengesetzt und die Injektion sowie Emission von Elektronen sind nicht auf die Drain-Elektrode der Speicherzelle beschränkt, sondern erfolgen sowohl an ihrer floatenden Gate-Elektrode, am Substrat, an der Source-Elektrode als auch an der Drain-Elektrode. Daher kann der Verluststrom durch die für das Tunneln vorgese­ hene dünne Gate-Oxidschicht, der durch die Belastung während des Löschens und Programmierens verursacht wird, vermindert werden, wodurch die Zuverlässigkeit der Speicherzelle beträchtlich gesteigert wird. Zudem ist die Schwellenspannung während des Löschens negativ und das Problem des Überlöschens wird gelöst (siehe Symposium on VLSI Technology/1990, Seiten 129 und 130).

Da sich jedoch, wie in Fig. 6A gezeigt, die Schwellenspannungs-Verteilungscharak­ teristik der programmierten Speicherzelle aufgrund von hohen, durch Variation von Prozeßparametern während der Speicherzellenprogrammierung verursachten Span­ nungsänderungen im Flash-Speicher der zweiten Generation verschlechtert, tritt ein Überprogrammierungsphänomen auf. Mit anderen Worten wird, auch wenn nur eine Zelle innerhalb einer Speicherzellensequenz eines NAND-strukturierten Flash- Speichers überprogrammiert ist, die gesamte Speicherzellensequenz nicht ausgelesen. Demgemäß sind Mittel zur Verhinderung der Überprogrammierung erforderlich, um eine optimale Programmierungsbedingung aufrechtzuerhalten.

Wenn, wie in Fig. 6B gezeigt, die Programmierung über eine Programmprüfung wiederholt wird, läßt sich feststellen, daß die Schwellenspannung der verschiedenen Speicherzellen gleichmäßig ist.

Daher werden üblicherweise programmierte Datenzustände eines Flash-EEPROMs geprüft, und die Reprogrammierung von Daten wird durch eine externe Prüfsteue­ rung ausgeführt, die den in Fig. 7 gezeigten Algorithmus durchführt, um die Daten­ programmierung zu optimieren. Der Datenprogrammierungs-Prüfalgorithmus lädt Daten in einem Seitenmodus und speichert Eingabedaten. Nach der Programmie­ rung der zwischengespeicherten Daten in jede Speicherzelle einer angesteuerten Zel­ lenleitung werden die Daten dann ausgelesen, um den Programmierungszustand der Daten zu prüfen. Wenn die ausgelesenen Daten den erwarteten Werten entsprechen, ist die Programmierung abgeschlossen. Hingegen werden, wenn die ausgelesenen Da­ ten von den erwarteten Werten abweichen, wie in Fig. 8 gezeigt. Datenbits, die zu einer Speicherzelle gehören, welche bei der Programmierung einer "1" versagt hat, auf "1" gehalten, und Datenbits, die zu einer Speicherzelle gehören, in welche nor­ malerweise ein Datenbit "1" oder "0" einprogrammiert wird, auf Null gesetzt. Die wie oben beschrieben behandelten Daten werden erneut im Seitenmodus angegli­ chen, und die angeglichenen Daten werden in jede Speicherzelle der angesteuerten Zellenleitung reprogrammiert. Nach dieser Wiederholung der Programmierung wer­ den die Daten ausgelesen, um den programmierten Zustand jeder Speicherzelle zu überprüfen, woraufhin der Programmierungsvorgang beendet wird, wenn die Pro­ grammierung sich in ordnungsgemäßem Zustand befindet. Anderenfalls wird die Prozeßschleife des Auslesens der Daten und des Einprogrammierens der korrigierten Daten wie oben beschrieben wiederholt, wenn sich nämlich die Programmierung in einem nicht ordnungsgemäßen Zustand befindet (siehe IEEE Journal of Solid-State Circuits, Apr. 1991, Seiten 492-496).

Gemäß dem vorhergehenden, bekannten Prüfalgorithmus ist jedoch der Prozeß, in dem durch eine externe Steuerung programmierte Daten ausgelesen, überprüft und dann zur Reprogrammierung wieder geladen werden, wiederholt auszuführen, bis der ordnungsgemäß programmierte Zustand jeder Speicherzelle festgestellt ist, was die Leistungsfähigkeit des gesamten Systems herabsetzt.

Aufgabe der Erfindung ist die Bereitstellung eines nichtflüchtigen Halbleiterspeicherbauelements, welches die oben beschriebenen Schwierigkeiten überwindet, sowie die Schaffung eines optimalen Programmierverfahrens hierfür.

Diese Aufgabe wird durch ein nichtflüchtiges Halbleiterspeicherbauelement mit den Merkmalen des Patentanspruchs 1 oder 4 sowie durch ein Verfahren mit den Merk­ malen des Patentanspruchs 5 gelöst. Das nichtflüchtige Halbleiterspeicherbauele­ ment ermöglicht einen einmaligen, automatischen Datenladevorgang, was die Da­ tenprogrammierung optimiert und Daten-Überprogrammierungsphänomene verhin­ dert. Das Programmierverfahren optimiert automatisch die Datenprogrammierung innerhalb eines Chips.

Weitere Merkmale und vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine bevorzugte Ausführungsform der Erfindung sowie zu deren besserem Verständ­ nis Teile bekannter Speicherbauelemente mit NAND-strukturierten Speicherzellen­ sequenzen einer ersten und zweiten Generation sind in den beigefügten Zeichnungen dargestellt und werden nachfolgend beschrieben.

Fig. 1 zeigt ein Schaltbild eines erfindungsgemäßen Speicherzellenfeldes und einer erfindungsgemäßen Erkennungsschaltung in einem Flash- EEPROM einer zweiten Generation,

Fig. 2 eine Tabelle mit den Spannungszuständen jedes Teils von Fig. 1 während der Programmierung von Daten und der Prüfung des pro­ grammierten Zustands,

Fig. 3 eine Draufsicht auf eine NAND-strukturierte Speicherzellensequenz eines bekannten Flash-EEPROMs einer ersten Generation und de­ ren Ersatzschaltbild,

Fig. 4 Verläufe von Spannungen, die während Auslese-, Lösch- und Programmiervorgängen der NAND-strukturierten Speicherzellen­ sequenz der Fig. 3 angelegt sind,

Fig. 5 schematische Querschnitte zur Erläuterung der Löschvorgänge (Teilbild a)) und der Programmiervorgänge (Teilbild b)) eines be­ kannten Flash-EEPROMs der zweiten Generation mit NAND- strukturierten Speicherzellen,

Fig. 6A und 6B graphische Darstellungen der Schwellenspannungs-Verteilungscha­ rakteristika einer programmierten Speicherzelle bei unterschiedli­ chen Programmierspannungen des Flash-EEPROMs der zweiten Generation mit bzw. ohne Prüfung,

Fig. 7 ein Flußdiagramm, das den Programmierprüfalgorithmus des Flash-EEPROMs der zweiten Generation darstellt, und

Fig. 8 eine Darstellung zur Erläuterung eines programmierten Zustands gemäß dem Programmierprüfalgorithmus von Fig. 7.

Wie aus Fig. 1, die das Speicherzellenfeld eines erfindungsgemäßen Flash-Speichers mit sowohl einer NAND-artigen Speicherzellenstruktur als auch einer Erkennungs­ schaltung für den Programm-Zustand zeigt, zu ersehen, ist jede Bitleitung (BL1 bis BL1024) mit einer NAND-strukturierten Speicherzellensequenz (CE) verbun­ den, die aus einem Sequenzansteuertransistor (ST), acht Speicherzellentransisto­ ren (CT1 bis CT8) und einem Masseansteuertransistor (GT) besteht, welche se­ riell miteinander verbunden sind. Der Sequenzansteuertransistor (ST) und der Masseansteuertransistor (GT) weisen eine MOS-Transistorstruktur auf, und ihre Gate-Elektroden sind jeweils mit Ansteuerleitungen (SL1 und SL2) verbunden. Je­ der der Speicherzellentransistoren (CT1 bis CT8) besitzt eine Verarmungs-MOS- Transistorstruktur mit einer floatenden Gate-Elektrode zwischen einer steuernden Gate-Elektrode und einem Substratgebiet, und jede steuernde Gate-Elektrode ist mit einer jeweils zugehörigen Steuerleitung (CL1 bis CL8) verbunden. Außerdem ist jede Bitleitung (BL1 bis BL1024) jeweils mit einem Spannungsversorgungsschalt­ kreis (HV) zur Versorgung der Bitleitung während der Datenprogrammierung mit einer Programmierspannung auf hohem Potential, mit jeweils einem Bitleitungs- Zwischenspeicherschaltkreis (LT), in den von außen Eingabedaten geladen werden, mit einem Stromquellenschaltkreis (CS) zur Lieferung eines Prüfstroms während einer Programmprüfung und mit jeweils einer Programmierprüfeinheit (PC) zur In­ vertierung der Daten des Bitleitungs-Zwischenspeicherschaltkreises (LT) in Reaktion auf eine unzureichende Programmierung während der Programmierprüfung verbun­ den.

Beim Spannungsversorgungsschaltkreis (HV) handelt es sich um einen üblichen Pumpschaltkreis für hohe Spannungen, der aus zwei Transistoren (PT1 und PT2) und einem Pumpkondensator (C) zusammengesetzt ist. Die Drain-Elektrode des er­ sten Transistors (PT1) ist mit einer Programmierversorgungsspannungsquelle (Vpp), seine Gate-Elektrode mit der Bitleitung (BL1) und seine Source-Elektrode mit der Gate-Elektrode des zweiten Transistors (PT2) verbunden. Die Drain-Elektrode des zweiten Transistors (PT2) ist mit seiner Gate-Elektrode und einem Anschluß des Pumpkondensators (C) und seine Source-Elektrode ebenfalls mit der Bitleitung (BL1) verbunden. Der Pumpkondensator (C) entlädt die in ihm gespeicherte Ladung über den zweiten Transistor (PT2) in die Bitleitung (BL1), wenn ein mit dem an­ deren Anschluß des Pumpkondensators (C) gekoppeltes Taktsignal (ϕpp) auf hohen Pegel umschaltet, wodurch eine Löschspannung (10 V) oder eine Programmiersperr­ spannung (10 V) an die Bitleitung (BL1) angelegt wird.

Der Bitleitungs-Zwischenspeicherschaltkreis (LT) besteht aus zwei Invertern (INV1 und INV2) und einem Transfertransistor (TT1). Die Inverter (INV1 und INV2) sind derart miteinander verbunden, daß jeweils der Eingang des einen Inverters mit dem Ausgang des anderen Inverters verbunden ist. Die Gate-Elektrode des Trans­ fertransistors (TT1) ist mit der Quelle eines Taktsignals (ϕ1) gekoppelt, und ein erster Stromanschluß (Drain- oder Source-Elektrode) ist mit der Bitleitung sowie der zweite Stromanschluß (Source- oder Drain-Elektrode) mit dem Eingang des In­ verters (INV2) verbunden. Demgemäß empfängt der Bitleitungs-Zwischenspeicher­ schaltkreis (LT) externe Daten, mit denen die Bitleitung über den während des ho­ hen Potentialzustands des Taktsignals (ϕ1) leitend geschalteten Transfertransistor beaufschlagt wird, und speichert sie.

Der Stromquellenschaltkreis (CS) wird von einer Mehrzahl von Ausgabeschaltkrei­ sen (OS) gebildet, die mit den jeweiligen Bitleitungen und einem gemeinsamen refe­ renzstromsetzenden Schaltkreis (RC) verbunden sind, welche miteinander nach Art einer bekannten Stromspiegelschaltung gekoppelt sind, um für alle Ausgabeschalt­ kreise (OS) einen Referenzstrom zu setzen. Die gemeinsame referenzstromsetzende Einheit (RC) besteht aus einem p-Kanal-MOS-Transistor (M1) und n-Kanal-MOS- Transistoren (M2 und M3), die zwischen die Quellen einer ersten Versorgungsspan­ nung (Vcc) und einer zweiten Versorgungsspannung (Vss), d. h. Masse, eingeschleift sind. Die Drain- und die Gate-Elektrode des p-Kanal-MOS-Transistors (M1) sind miteinander verbunden. Die Gate-Elektrode des n-Kanal-MOS-Transistors (M2) ist mit der Quelle einer Referenzspannung (Vref) und die Gate-Elektrode des n- Kanal-MOS-Transistors (M3) mit der Quelle eines Taktsignals (ϕ2) verbunden. Jeder Ausgabeschaltkreis (OS) setzt sich aus einem p-Kanal-MOS-Transistor (M4) und einem n-Kanal-MOS-Transistor (M5) zusammen, die seriell zwischen der Quelle der ersten Versorgungsspannung (Vcc) und den jeweiligen Bitleitungen eingeschleift sind. Die Gate-Elektrode des p-Kanal-MOS-Transistors (M4) ist mit der Gate- Elektrode des p-Kanal-MOS-Transistors (M1) verbunden, und die Gate-Elektrode des n-Kanal-MOS-Transistors (M5) ist ebenfalls mit der Quelle des Taktsignals (ϕ2) gekoppelt. Daher wird der Stromquellenschaltkreis (CS) aktiviert, wenn das Takt­ signal (ϕ2) auf hohen Pegel wechselt, so daß die Bitleitung (BL1) mit dem Drain- Strom des p-Kanal-MOS-Transistors (M4) als einem Prüfstrom beaufschlagt wird, der, zum Drain-Strom des p-Kanal-MOS-Transistors (M1), multipliziert mit dem Seitenverhältnis der MOS-Transistoren (M1) und (M4), im Verhältnis steht.

Die Programmierprüfeinheit (PC) ist aus einem MOS-Transistor (M6) gebildet, des­ sen Drain-Elektrode mit dem Eingang des Inverters (INV1) des Bitleitungs-Zwi­ schenspeicherschaltkreis (LT), seine Source-Elektrode mit der Quelle der zweiten Versorgungsspannung (Vss bzw. Masse) und seine Gate-Elektrode mit der Bit­ leitung verbunden sind. Daher wechselt das Potential, wenn der der Bitleitung zugeführte Prüfstrom, welcher eine angesteuerte Speicherzelle beaufschlagt, nicht über die NAND-strukturierte Speicherzellensequenz nach Masse abfließt, auf hohen Pegel, so daß der MOS-Transistor (M6), d. h. die Programmierprüfeinheit, leitend geschaltet wird, was wiederum den Eingang des Inverters (INV1) des Zwischen­ speicherschaltkreises (LT) auf niedriges Potential (Masse) heruntersetzt. Daher überprüft die Programmierprüfeinheit (PC), wenn die Programmierung der ange­ steuerten Speicherzelle unzureichend ist, diese unzureichende Programmierung, wo­ durch die Daten des Bitleitungs-Zwischenspeicherschaltkreises (LT) invertiert wer­ den.

Eine Anzahl von 1024 der oben beschriebenen NAND-strukturierten Speicherzellen­ sequenzen (CE) bildet einen Block, und jeder Block besitzt 8 Informationsseiten, d. h. 8 kByte Daten. Die Länge einer Seite beträgt 1024 Bit. Zum Beispiel enthält ein 4 MBit Flash-Speicher 512 Blöcke. Ein solcher Flash-Speicher kann Daten in ei­ nem Blockseitenmodus einprogrammieren. Hierbei bildet ein Block des Bitleitungs- Zwischenspeicherschaltkreises (LT) einen Seitenpuffer (PB).

In Fig. 1 bezeichnet das Bezugszeichen (PS) einen Programmzustands-Erkennungs­ schaltkreis. Der Programmzustands-Erkennungsschaltkreis (PS) gibt ein norma­ les Erkennungssignal, wenn alle angesteuerten Speicherzellen optimal programmiert sind, oder ein abnormales Erkennungssignal aus, wenn auch nur eine einzige Spei­ cherzelle unzureichend programmiert ist. Der Programmzustands-Erkennungsschalt­ kreis (PS) besitzt einen p-Kanal-MOS-Transistor (M7), der als Pull-up-Einheit (PU) dient, um einen Knoten (N1) und einen Verarmungs-MOS-Transistor (M8), der als Pull-up-Last verwendet wird, auf hohes Potential zu ziehen. Die Source-Elektrode des p-Kanal-MOS-Transistors (M7) ist mit der Quelle der ersten Versorgungsspan­ nung (Vcc), seine Gate-Elektrode mit einem Taktsignal (ϕ3) und seine Drain-Elek­ trode mit der Source-Elektrode des Verarmungs-MOS-Transistors (M8) gekoppelt. Die Gate- und die Drain-Elektrode des Verarmungs-MOS-Transistors (M8) sind mit­ einander und außerdem mit dem Knoten (N1) verbunden. Eine Mehrzahl von n-Kanal-MOS-Transistoren (PD1 bis PD1024), die als Pull-down-Einheiten (PD) dienen, ist parallel zwischen dem Knoten (N1) und der Quelle der zweiten Versor­ gungsspannung (Vss), d. h. Masse, eingeschleift. Die Gate-Elektrode jedes dieser MOS-Transistoren ist mit einem invertierten Ausgang Q des jeweiligen Bitleitungs- Zwischenspeicherschaltkreises (LT) verbunden. Der Knoten (N1) ist über einen Inverter (INV3) mit einem Eingangsanschluß eines NOR-Gatters (G) verbunden, das ein Ausgabe-Gatter bildet. Der andere Eingangsanschluß des NOR-Gatters (G) ist mit der Quelle eines Taktsignals (ϕ4) gekoppelt.

Demgemäß erzeugt der Programmzustands-Erkennungsschaltkreis (PS) ein Takt­ signal (ϕ5) auf hohem Potential, wenn alle Pull-down-Transistoren (PD1 bis PD1024) im Prüfmodus sperrend geschaltet sind. Die Spalten (COL2) bis (COL1024) weisen dieselbe Struktur wie die Spalte (COL1) auf.

Die Programmier- und Prüfoperationen des in Fig. 1 gezeigten, erfindungsgemäßen, nichtflüchtigen Halbleiterspeicherbauelements werden im folgenden unter Bezug­ nahme auf die Tabelle von Fig. 2 beschrieben.

Um Daten innerhalb eines Speicherzellenfeldes einzuprogrammieren, wird als erstes ein blockweiser Löschvorgang durchgeführt. Hierbei werden während des Löschens, wenn eine Spannung von 0 V an die steuernde Gate-Elektrode jeder Speicherzelle und eine Löschspannung (20 V) an das Substratgebiet, die Source- und die Drain- Elektrode angelegt werden, Elektronen von der floatenden Gate-Elektrode der Spei­ cherzelle zum Substratgebiet emittiert, so daß die Schwellenspannung der Speicher­ zelle negativ wird. Wenn der Löschvorgang abgeschlossen ist, werden externe Daten eingegeben und diese werden in den Bitleitungs-Zwischenspeicherschaltkreis (LT) geladen. Dabei wird der Ladevorgang mit einem hohen logischen Pegel (Vcc-Pegel) durchgeführt, um einen Datenwert "0" zu laden (-Vth), und mit einem niedrigen logischen Pegel (Massepegel), um einen Datenwert "1" zu laden (+Vth). Die Da­ ten werden in den Bitleitungs-Zwischenspeicherschaltkreis (LT) geladen, wenn das Taktsignal (ϕ1) auf hohen Pegel wechselt. Wenn die in den Bitleitungs-Zwischenspei­ cherschaltkreis (LT) geladenen Daten einen hohen logischen Pegel aufweisen, wirkt der Versorgungsschaltkreis für hohe Spannung (HV), indem er die Spannung der Bit­ leitung (BL1) auf 10 V setzt, was die Programmiersperrspannung darstellt. Da die Potentialdifferenz zwischen der Gate- und der Drain-Elektrode eines angesteuerten Speicherzellentransistors (CT6) zur Anregung von F-N-Tunneln unzureichend ist, hält daher, wie in Fig. 1 veranschaulicht, der angesteuerte Speicherzellentransistor (CT6) kontinuierlich eine negative Schwellenspannung (-Vth) aufrecht.

Wenn hingegen die in den Bitleitungs-Zwischenspeicherschaltkreis (LT) geladenen Daten einen niedrigen logischen Pegel aufweisen, wirkt der Versorgungsschaltkreis für hohe Spannung (HV) nicht, wodurch die Spannung der Bitleitung (BL1) auf 0 V gehalten wird. Daher werden, da durch die Potentialdifferenz zwischen Gate- und Drain-Elektrode des angesteuerten Speicherzellentransistors (CT6) F-N-Tunneln an­ geregt wird, Elektronen zur floatenden Gate-Elektrode injiziert, so daß die Schwel­ lenspannung der Speicherzelle positiv wird (+Vth). Wenn ein Datenbit "1" un­ zureichend einprogrammiert ist, kann die angesteuerte Speicherzelle (CT6) jedoch nicht eine vorgegebene positive Schwellenspannung erhalten. Eine derartige Pro­ grammierungsoperation wird simultan seitenweise in einem Seitenmodus ausgeführt. Dementsprechend werden acht Programmieroperationen ausgeführt, um einen Block (1024 × 8 Zellen) zu programmieren. Um die Programmierung als Abschluß der Pro­ grammieroperation zu prüfen, arbeitet der Stromquellenschaltkreis (CS) in Reaktion auf hohe logische Zustände des Taktsignals (ϕ2), so daß die Bitleitung (BL1) mit einem Prüfstrom beaufschlagt wird. Dabei werden die Steuerleitungen (CL1) bis (CL5), (CL7) und (CL8) der Ansteuerleitungen (SL1 und SL2) und die nicht an­ gesteuerten Speicherzellentransistoren (CT1) bis (CT5), (CT7) und (CT8) mit der Spannung (Vcc) beaufschlagt, während die Steuerleitung (CL6) der angesteuerten Speicherzellenzeile mit einer vorgegebenen Prüfspannung, z. B. +0,8 V, beaufschlagt wird. Deshalb wird, wenn die Schwellenspannung des angesteuerten Speicherzellen­ transistors (CT6) negativ ist (Datenwert = "0"), der Prüfstrom durch die Speicher­ zellensequenz (CE) hindurch nach Masse abgeführt. So hält die Bitleitung (BL1) ihren 0 V-Pegel.

Wenn hingegen die Schwellenspannung der angesteuerten Speicherzelle positiv ist, d. h. +Vth ≧ 0,8 V, Datenwert = "1", wechselt die Bitleitung (BL1) auf hohen Pegel, da der Prüfstrom nicht durch die Speicherzellensequenz (CE) abfließt. Wenn jedoch die mit dem Datenwert "1" programmierte Speicherzelle unzureichend programmiert ist, das heißt, daß die Schwellenspannung der Speicherzelle weniger als 0,8 V beträgt, wird der Prüfstrom nach Masse abgeführt, wodurch die Bitleitung (BL1) ihren 0 V- Pegel weiterhin zu halten vermag.

Während einer derartigen Prüfoperation kann, wenn die Bitleitung der angesteuer­ ten Speicherzelle, in die ein Datenwert "1" einprogrammiert ist, ein niedriges Poten­ tial aufrechterhält, der Transistor (M6), der die Programmierprüfeinheit darstellt, nicht leitend geschaltet werden, so daß der Datenwert im Bitleitungs-Zwischenspei­ cherschaltkreis (LT) nicht invertiert wird. Deshalb steht ein im anfänglichen La­ dungszustand auf "0" befindlicher Datenwert weiterhin an einem Ausgang Q an. Außerdem bleibt, da ein Datenwert "1" am invertierten Ausgang Q des Bitleitungs- Zwischenspeicherschaltkreises (LT) aufrechterhalten wird, der Pull-down-Transistor (PD1) des Programmzustands-Erkennungsschaltkreises (PS), dessen Gate-Elektrode mit dem Ausgang Q verbunden ist, kontinuierlich im leitend geschalteten Zustand. Daher wird eine normale Programmierung nicht ausgeführt, so daß das Taktsignal (ϕ5) des Programmzustands-Erkennungsschaltkreises (PS) einen Zustand mit nied­ rigem Potential aufrechterhält.

Während der Reprogrammierung werden, da die Bitleitung (BL1) während einer Hochpegel-Zeitspanne des Taktsignals (ϕ1) wiederum mit einem Datenwert "0" des Bitleitungs-Zwischenspeicherschaltkreises (LT) beaufschlagt wird, wiederholt Elek­ tronen zur floatenden Gate-Elektrode der angesteuerten, unzureichend program­ mierten Speicherzelle injiziert. So wird die Schwellenspannung der Speicherzelle positiver. Wenn die angesteuerte Speicherzelle durch die Prüfspannung (+0,8 V) aufgrund der Anhebung der Schwellenspannung einer angesteuerten Speicherzelle, die durch die sequentielle Wiederholung der Programmierungs-, der Prüf- und der Reprogrammierungsoperationen positiv wird, nicht leitend geschaltet wird, wech­ selt das Bitleitungspotential dann auf einen hohen logischen Pegel, wodurch der Transistor (M6) leitend geschaltet wird. Dadurch wird der am Ausgang Q des Bitleitungs-Zwischenspeicherschaltkreises (LT) geladene Datenwert "0" zunächst in einen Datenwert "1" invertiert, und dieser Datenwert "1" am invertierten Ausgang dann in einen Datenwert "0" invertiert, so daß der Pull-down-Transistor (PD1) des Programmzustands-Erkennungsschaltkreises (PS) sperrend geschaltet wird. Durch diesen wiederholten Vorgang wechselt, wenn alle Datenbits des Seitenpuffers (PB), d. h. die invertierten Ausgaben Q, aller Bitleitungs-Zwischenspeicherschaltkreise Da­ tenwerte "0" sind, in anderen Worten, wenn alle anfänglichen Eingabedatenwerte "1" in Datenwerte "0" invertiert sind, das Taktsignal (ϕ5) des Programmzustands- Erkennungsschaltkreises (PS) auf einen hohen logischen Pegel (Vcc-Pegel). Das heißt, die durch die Eingabedaten angesteuerten Speicherzellen sind programmiert.

Wie oben beschrieben, werden die Programmierungs- und Prüfoperationen durch nur eine einmalige Dateneingabeoperation und ohne externe Steuerung mittels der Daten des Seitenpuffers automatisch wiederholt, bis alle durch den Seitenpuffer, d. h. die Bitleitungs-Zwischenspeicherschaltkreise und den Stromquellenschaltkreis, angesteuerten Speicherzellen optimal programmiert sind.

Entsprechend der vorliegenden Erfindung kann der einprogrammierte Zustand opti­ miert werden, ohne daß er von Abweichungen der Prozeßparameter beeinflußt wird, eine Überprogrammierung wird durch die Verwendung eines Prüfpotentials verhin­ dert, und die optimale Programmierung wird durch eine interne Prüffunktion eines Chips automatisch ausgeführt. Demzufolge kann die Leistungsfähigkeit des Chips gesteigert werden und damit wird wiederum, da eine externe Steuerung nicht erfor­ derlich ist, die Leistungsfähigkeit des gesamten Systems, das einen derartigen Chip verwendet, gesteigert. Des weiteren ist die vorliegende Erfindung bei vorhandenen Produkten einsetzbar, indem ein Seitenpuffer eines bekannten Flash-Speichers mit Seitenmodusfunktion verwendet wird.

Claims (5)

1. Nichtflüchtiges Halbleiterspeicherbauelement mit:
einem Speicherzellenfeld, das als Matrix mit NAND-strukturierten Speicherzel­ lensequenzen angeordnet ist, die jeweils aus einer Mehrzahl von seriell verbundenen Speicherzellen bestehen, von denen jede durch Übereinanderstapeln einer Ladungs­ speicherschicht und einer steuernden Gate-Elektrode auf einem Halbleitersubstrat gebildet ist, und das durch wechselseitigen Austausch von Ladungen zwischen der Ladungsspeicherschicht und dem Substratgebiet elektrisch löschbar ist,
gekennzeichnet durch
eine Daten-Zwischenspeichereinheit (LT), um Bitleitungen (BL1 bis BL1024) des Speicherzellenfeldes mit Programmdaten zu beaufschlagen,
eine Versorgungseinheit für hohe Spannungen (HV), um eine vorgegebene hohe Spannung an die Bitleitungen des Speicherzellenfeldes in Abhängigkeit vom Zustand der Daten der Daten-Zwischenspeichereinheit (LT) anzulegen,
eine Stromquelleneinheit (CS) zur Beaufschlagung der Bitleitungen des Speicher­ zellenfeldes mit einem Prüfstrom, um den einprogrammierten Datenzustand nach der Einprogrammierung der Daten in das Speicherzellenfeld zu bestätigen,
eine Programmierprüfeinheit (PC) zur Invertierung des Datenzustands der Daten- Zwischenspeichereinheit (LT) in Abhängigkeit davon, ob der in die Bitleitungen ein­ gespeiste Prüfstrom durch die programmierte Speicherzelle fließt, oder nicht, wenn eine Prüfspannung an die steuernde Gate-Elektrode der in dem Speicherzellenfeld zu prüfenden Speicherzelle angelegt wird, und
eine Programmzustands-Erkennungseinheit (PS) zur Erzeugung eines Programm­ zustands-Erkennungssignals in Reaktion auf einen Invertierungsvorgang des Daten­ zustands der Daten-Zwischenspeichereinheit (LT) durch die Programmierprüfein­ heit.

2. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1, dadurch ge­ kennzeichnet, daß die Stromquelleneinheit (CS) folgende Elemente beinhaltet:

• - einen p-Kanal-MOS-Transistor (M1) für eine Referenzstromquelle, an dessen Source-Elektrode eine erste Versorgungsspannung (Vcc) angelegt ist und dessen Drain- und Gate-Elektrode gemeinsam miteinander verbunden sind,
• - einen n-Kanal-MOS-Lasttransistor (M2), dessen Drain-Elektrode mit der Drain- Elektrode des p-Kanal-MOS-Transistors (M1) verbunden und an dessen Gate-Elek­ trode eine Referenzspannung (Vref) angelegt ist,
• - einen n-Kanal-MOS-Schalttransistor (M3), dessen Drain-Elektrode mit der Source- Elektrode des n-Kanal-MOS-Lasttransistors (M2) verbunden ist, an dessen Gate-Elek­ trode ein Taktsignal (ϕ2), das während des Prüfvorgangs auf hohen Pegel wechselt, und an dessen Source-Elektrode eine zweite Versorgungsspannung (Vss) angelegt ist,
• - einen p-Kanal-MOS-Transistor (M4) als eine ausgangsseitige Stromquelle, an dessen Source-Elektrode die erste Versorgungsspannung angelegt und dessen Gate- Elektrode mit der Gate-Elektrode des p-Kanal-MOS-Transistors (M1) verbunden ist, und
• - einen ausgangsseitigen n-Kanal-MOS-Schalttransistor (M5), dessen Drain-Elek­ trode mit der Drain-Elektrode des als ausgangsseitige Stromquelle dienenden p- Kanal-MOS-Transistors (M4) und dessen Source-Elektrode mit der Bitleitung ver­ bunden und an dessen Gate-Elektrode das Taktsignal (ϕ2) angelegt ist.

3. Nichtflüchtiges Halbleiterspeicherbauelement nach Anspruch 1 oder 2, da­ durch gekennzeichnet, daß die Programmzustands-Erkennungseinheit (PS) folgende Elemente aufweist:

• - eine Pull-up-Einheit (PU), die zwischen die erste Versorgungsspannung und einen Knoten (N1) eingeschleift ist und durch ein Steuertaktsignal (ϕ3) aktiviert wird,
• - eine Pull-down-Einheit (PD), die zwischen dem Knoten und der zweiten Ver­ sorgungsspannung eingeschleift ist und in Abhängigkeit vom Invertierungsvorgang der Daten der Daten-Zwischenspeichereinheit (LT) leitend und sperrend geschaltet wird, und
• - eine Ausgabeeinheit (G) zur Pufferung des Potentials des Knotens und zur Aus­ gabe des gepufferten Knotenpotentials als Programmzustands-Erkennungssignal in Abhängigkeit von einem Ausgabesteuerungstaktsignal (ϕ4).

4. Nichtflüchtiges Halbleiterspeicherbauelement mit:
einem Speicherzellenfeld, das als Matrix mit NAND-strukturierten Speicherzel­ lensequenzen angeordnet ist, die jeweils aus einer Mehrzahl von seriell verbundenen Speicherzellen bestehen, von denen jede durch Übereinanderstapeln einer Ladungs­ speicherschicht und einer steuernden Gate-Elektrode auf einem Halbleitersubstrat gebildet ist, und das durch wechselseitigen Austausch von Ladungen zwischen der Ladungsspeicherschicht und dem Substratgebiet elektrisch löschbar ist, und
einem Seitenpuffer (PB) zur Beaufschlagung von Bitleitungen (BL1 bis BL1024) des Speicherzellenfeldes mit Programmdatenspalten von der Länge einer Seite,
gekennzeichnet durch
eine Versorgungseinheit für hohe Spannungen (HV), um eine vorgegebene hohe Spannung an die Bitleitungen des Speicherzellenfeldes in Abhängigkeit vom Zustand der Daten des Seitenpuffers (PB) anzulegen,
eine Stromquelleneinheit (CS) zur Beaufschlagung der Bitleitungen des Speicher­ zellenfeldes mit einem Prüfstrom, um den einprogrammierten Datenzustand nach der Einprogrammierung der Daten in eine angesteuerte Speicherzellenzeile des Spei­ cherzellenfeldes zu bestätigen,
eine Programmierprüfeinheit (PC) zur Invertierung von zum Seitenpuffer gehöri­ gen Daten in Abhängigkeit davon, ob der in jede Bitleitung eingespeiste Prüfstrom durch jede angesteuerte Speicherzelle fließt oder nicht, wenn eine Prüfspannung an die Steuerleitung der angesteuerten Speicherzellenzeile angelegt wird, und
eine Programmzustands-Erkennungseinheit (PS) zur Erzeugung eines Programm­ zustands-Erkennungssignals in Abhängigkeit des Zustands der Datensequenzen des Seitenpuffers, der durch die Programmierprüfeinheit (PC) geändert wird.

5. Verfahren zur optimalen Programmierung eines nichtflüchtigen Halbleiter­ speicherbauelements in einem Blockseitenmodus, bei dem eine Mehrzahl von NAND- strukturierten Speicherzellensequenzen blockweise gelöscht wird und in einem Sei­ tenpuffer (PB) oder einem Zwischenspeicher (LT) gespeicherte Eingabedaten simul­ tan in die Speicherzellen einer angesteuerten Speicherzellenzeile einprogrammiert werden, gekennzeichnet durch folgende Schritte:

• - Prüfen des Programmiervorgangs, wobei jede Speicherzelle der angesteuerten Speicherzellenzeile mit einer Prüfsteuerspannung und einem Prüfstrom beaufschlagt wird, der einprogrammierte Zustand der Daten in jeder Speicherzelle überprüft und in Abhängigkeit von dieser Überprüfung nur diejenigen Daten des Seitenpuffers bzw. des Zwischenspeichers, die unter den programmierten Zellen zu einer Zelle mit nor­ mal programmierten Daten gehören, invertiert werden,
• - Ausführen einer Reprogrammierung, mittels der die durch den Programmprüf­ schritt korrigierten Daten des Seitenpuffers bzw. Zwischenspeichers in jede Spei­ cherzelle der angesteuerten Speicherzellenzeile reprogrammiert werden, und
• - automatisches Wiederholen des Prüf- und des Reprogrammierungsschrittes, bis die entsprechende Dateninvertierung des Seitenpuffers bzw. Zwischenspeichers durch ordnungsgemäße Programmierung der Daten in die unter den Zellen der angesteu­ erten Speicherzellenzeile, in der die Dateneinprogrammierung durchgeführt wird,
  ausgewählte Speicherzelle, vollständig ausgeführt ist,
  wobei die Dateneinprogrammierung einer Seitenlänge durch nur eine einmalige Da­ teneingabeoperation von außen und ohne Überprogrammierung erfolgt.