JP2000011674A - ラッチ形センス回路及びプログラム・ベリファイ回路 - Google Patents

ラッチ形センス回路及びプログラム・ベリファイ回路

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Abstract

(57)【要約】 【課題】２つのインバータが組み合わされた簡素な回路
構成のラッチ形センス回路を提供する。 【解決手段】ラッチ形センス回路は、第１のインバータ
ＩＮＶ1及び第２のインバータＩＮＶ2から成り、少なく
とも第１のインバータＩＮＶ1の論理反転の閾値は可変
である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２つのインバータ
が組み合わされたラッチ形センス回路、及びかかるラッ
チ形センス回路を備えたプログラム・ベリファイ回路に
関する。
【０００２】
【従来の技術】近年、フローティングゲート電極及びコ
ントロールゲート電極を有し、電気的書き換えが可能な
メモリセル（以下、単にメモリセルと略称する）の開発
が鋭意、進められている。このメモリセルは、形式によ
って、１つのメモリ素子から構成され、あるいは、複数
のメモリ素子から構成されており、例えば、ＮＯＲ型不
揮発性半導体メモリセル（以下、ＮＯＲ型メモリセルと
呼ぶ）、ＮＡＮＤ型不揮発性半導体メモリセル（以下、
ＮＡＮＤ型メモリセルと呼ぶ）等の形式に分類すること
ができる。そして、データの読み出し方法、プログラム
・ベリファイ方法（データ書き込み方法）等も、メモリ
セルの形式の違いにより、各種の方法が提案されてい
る。
【０００３】電位センス型のメモリセルのプログラム・
ベリファイ回路には、ビット線の電位をセンスするため
の電位センシング回路が備えられている。この電位セン
シング回路は、例えば、図２３に示すような、２つのＣ
ＭＯＳインバータの組み合わせから成るラッチ形センス
回路によって構成されている。尚、それぞれのＣＭＯＳ
インバータは、ｐチャネル型ＭＯＳトランジスタＴＲ1
とｎチャネル型ＭＯＳトランジスタＴＲ2、及び、ｐチ
ャネル型ＭＯＳトランジスタＴＲ3とｎチャネル型ＭＯ
ＳトランジスタＴＲ4から構成されている。また、この
ラッチ形センス回路には、スイッチ用トランジスタＴＲ
A，ＴＲB，ＴＲC，ＴＲDが備えられている。そして、こ
のラッチ形センス回路においては、ビット線出力電位Ｖ
BLとリファレンス電位Ｖrefとを比較することによっ
て、ビット線のアナログ電位を２値データに変換し、保
持（ラッチ）することが可能である。
【０００４】また、メモリセルにおいて、大容量、低コ
ストを実現するための技術として、１つのメモリ素子に
２ビットあるいはそれ以上の、即ち、３値以上の多値デ
ータを記憶する多値化の技術が着目されている。メモリ
セルに多値データを記憶する場合、多段階のビット線出
力電位ＶBLを区別してセンシングすることが不可欠であ
る。
【０００５】
【発明が解決しようとする課題】ところが、図２３に示
した従来のラッチ形センス回路においては、ＣＭＯＳイ
ンバータの論理反転の閾値は、回路設計時のトランジス
タサイズ等によって予め決定されている。そして、メモ
リセルの回路内のシステムによって、あるいはメモリセ
ルの動作時に、ＣＭＯＳインバータの論理反転の閾値を
変更することは不可能である。従って、多段階のビット
線出力電位ＶBLを区別してセンシングするためには、複
数のラッチ形センス回路を設けるか、あるいは又、複数
のリファレンス電位Ｖrefを用意し、メモリセルに記憶
された多値データに対応して、ラッチ形センス回路ある
いはリファレンス電位Ｖrefを切り替えることが必要と
される。しかしながら、このような方法では、メモリセ
ルの回路レイアウト面積が増大し、しかも、回路が複雑
になるばかりか、メモリセルの動作それ自体が複雑にな
り、且つ、動作速度の低下を招くといった問題がある。
【０００６】従って、本発明の目的は、２つのインバー
タが組み合わされた簡素な回路構成のラッチ形センス回
路、及びかかるラッチ形センス回路を備えた、多値デー
タを記憶する電気的書き換えが可能なメモリセルのため
のプログラム・ベリファイ回路を提供することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のラッチ形センス回路は、第１のインバータ
及び第２のインバータから成り、少なくとも第１のイン
バータの論理反転の閾値は可変であることを特徴とす
る。
【０００８】上記の目的を達成するための本発明のプロ
グラム・ベリファイ回路は、フローティングゲート電極
及びコントロールゲート電極を有し、３値以上の多値デ
ータを記憶する電気的書き換えが可能なメモリセルのた
めのプログラム・ベリファイ回路であって、ラッチ形セ
ンス回路を備え、該ラッチ形センス回路は第１のインバ
ータと第２のインバータから成り、少なくとも第１のイ
ンバータの論理反転の閾値は可変であり、該ラッチ形セ
ンス回路の入出力端はビット線を介してメモリセルに接
続されていることを特徴とする。尚、メモリセルとし
て、ＮＯＲ型不揮発性半導体メモリセルあるいはＮＡＮ
Ｄ型不揮発性半導体メモリセルを例示することができ
る。
【０００９】本発明のラッチ形センス回路あるいはプロ
グラム・ベリファイ回路においては、第１のインバータ
は、リファレンス電位が入力され、且つ、第２のインバ
ータの出力部に接続された入力部（以下、便宜上、第１
の入力部と呼ぶ場合がある）と、第１のインバータの論
理反転の閾値を制御するための電位が印加される入力部
（以下、便宜上、第２の入力部と呼ぶ場合がある）を有
し、第１のインバータの出力部はラッチ形センス回路の
入出力端に相当し、且つ、第２のインバータの入力部に
接続されている構成とすることができる。尚、このよう
な構成のラッチ形センス回路あるいはプログラム・ベリ
ファイ回路を、本発明の第１の態様に係るラッチ形セン
ス回路あるいはプログラム・ベリファイ回路と呼ぶ場合
がある。
【００１０】あるいは又、本発明のラッチ形センス回路
あるいはプログラム・ベリファイ回路においては、第１
のインバータは、ラッチ形センス回路の入出力端に相当
し、且つ、第２のインバータの出力部に接続された入力
部（以下、便宜上、第１の入力部と呼ぶ場合がある）
と、第１のインバータの論理反転の閾値を制御するため
の電位が印加される入力部（以下、便宜上、第２の入力
部と呼ぶ場合がある）とを有し、第２のインバータの入
力部にはリファレンス電位が入力され、且つ、第１のイ
ンバータの出力部が接続されている構成とすることがで
きる。尚、このような構成のラッチ形センス回路あるい
はプログラム・ベリファイ回路を、本発明の第２の態様
に係るラッチ形センス回路あるいはプログラム・ベリフ
ァイ回路と呼ぶ場合がある。
【００１１】本発明の第１若しくは第２の態様に係るラ
ッチ形センス回路あるいはプログラム・ベリファイ回路
においては、第１のインバータは、第１のトランジスタ
と、該第１のトランジスタとは逆の導電型を有する第２
のトランジスタから構成され、第１のトランジスタ及び
第２のトランジスタのそれぞれは、（Ａ）ソース／ドレ
イン領域、（Ｂ）該ソース／ドレイン領域に挟まれたチ
ャネル形成領域、及び、（Ｃ）該チャネル形成領域の上
方に第１の絶縁膜を介して設けられた浮遊電極から成
り、第１のインバータは、更に、該浮遊電極の上方に第
２の絶縁膜を介して設けられた複数の入力ゲート電極を
有し、第１のトランジスタを構成する浮遊電極と第２の
トランジスタを構成する浮遊電極とは共通であり、一の
入力ゲート電極は前記第１の入力部に相当し、他の入力
ゲート電極は前記第２の入力部に相当する構成とするこ
とができる。尚、このような第１のインバータを構成す
る第１のトランジスタと第２のトランジスタの組み合わ
せは、ニューロンＣＭＯＳトランジスタとも呼ばれる。
【００１２】更には、本発明の第１若しくは第２の態様
に係るラッチ形センス回路あるいはプログラム・ベリフ
ァイ回路においては、第２のインバータの論理反転の閾
値は固定であり、そして、第３のトランジスタと、該第
３のトランジスタとは逆の導電型を有する第４のトラン
ジスタから構成され、第３のトランジスタ及び第４のト
ランジスタのそれぞれは、（Ａ）ソース／ドレイン領
域、（Ｂ）該ソース／ドレイン領域に挟まれたチャネル
形成領域、及び、（Ｃ）該チャネル形成領域の上方に第
１の絶縁膜を介して設けられた浮遊電極から成り、第２
のインバータは、更に、該浮遊電極の上方に第２の絶縁
膜を介して設けられた複数の入力ゲート電極を有し、第
３のトランジスタを構成する浮遊電極と第４のトランジ
スタを構成する浮遊電極とは共通であり、複数の入力ゲ
ート電極は共通であり、該共通の入力ゲート電極は第２
のインバータの入力部に相当する構成とすることができ
る。あるいは又、第２のインバータの論理反転の閾値は
固定であり、そして、ＣＭＯＳから構成されていてもよ
い。あるいは又、本発明の第１の態様に係るラッチ形セ
ンス回路あるいはプログラム・ベリファイ回路において
は、第２のインバータの論理反転の閾値は可変であり、
そして、第３のトランジスタと、該第３のトランジスタ
とは逆の導電型を有する第４のトランジスタから構成さ
れ、第３のトランジスタ及び第４のトランジスタのそれ
ぞれは、（Ａ）ソース／ドレイン領域、（Ｂ）該ソース
／ドレイン領域に挟まれたチャネル形成領域、及び、
（Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
て設けられた浮遊電極から成り、第２のインバータは、
更に、該浮遊電極の上方に第２の絶縁膜を介して設けら
れた複数の入力ゲート電極を有し、第３のトランジスタ
を構成する浮遊電極と第４のトランジスタを構成する浮
遊電極とは共通であり、一の入力ゲート電極は第２のイ
ンバータの入力部に相当し、他の入力ゲート電極には第
２のインバータの論理反転の閾値を制御するための電位
が印加される構成とすることもできる。
【００１３】本発明の第１若しくは第２の態様に係るプ
ログラム・ベリファイ回路においては、デジタル／アナ
ログ・コンバータを更に備え、該デジタル／アナログ・
コンバータは、第１のインバータの論理反転の閾値を制
御するための電位を出力する構成とすることができる。
この場合、デジタル／アナログ・コンバータは可変閾値
電圧電界効果型トランジスタから成り、該可変閾値電圧
電界効果型トランジスタは、（ａ）ソース／ドレイン領
域、（ｂ）ソース／ドレイン領域に挟まれたチャネル形
成領域、（ｃ）該チャネル形成領域の上方に第１の絶縁
膜を介して設けられた１つの浮遊電極、及び、（ｄ）該
浮遊電極の上方に第２の絶縁膜を介して設けられ、記憶
すべき多値データに相当する信号が入力される複数の入
力ゲート電極から成り、該ソース／ドレイン領域の一方
から、第１のインバータの論理反転の閾値を制御するた
めの電位が出力される構成とすることができる。
【００１４】更には、アナログ／デジタル・コンバータ
と、可変閾値電圧電界効果型トランジスタから成る前記
デジタル／アナログ・コンバータから構成されたリード
回路を更に備え、アナログ／デジタル・コンバータの入
力部はビット線と接続され、アナログ／デジタル・コン
バータの出力部のそれぞれは、デジタル／アナログ・コ
ンバータを構成する該可変閾値電圧電界効果型トランジ
スタの入力ゲート電極と接続され、デジタル／アナログ
・コンバータを構成する該可変閾値電圧電界効果型トラ
ンジスタのソース／ドレイン領域の一方は、アナログ／
デジタル・コンバータの入力部にも接続されている構成
とすることが好ましい。この場合、デジタル／アナログ
・コンバータを構成する可変閾値電圧電界効果型トラン
ジスタは２つの入力ゲート電極を有し、アナログ／デジ
タル・コンバータは、２つの入力部と１つの出力部を有
する可変閾値電圧インバータと、ＣＭＯＳインバータか
ら成る第３、第４及び第５のインバータから構成され、
可変閾値電圧インバータの一方の入力部及び第３のイン
バータの入力部はビット線に接続され、第３のインバー
タの出力部は可変閾値電圧インバータの他方の入力部及
び第５のインバータの入力部に接続され、可変閾値電圧
インバータの出力部は第４のインバータの入力部に接続
され、第４のインバータ及び第５のインバータの出力部
のそれぞれは前記デジタル／アナログ・コンバータの２
つの入力ゲート電極と接続されている構成とすることが
できる。尚、可変閾値電圧インバータは、ｐチャネル型
トランジスタとｎチャネル型トランジスタとが組み合わ
されたニューロンＣＭＯＳトランジスタから構成されて
いることが好ましい。
【００１５】本発明においては、論理反転の閾値が可変
のインバータからラッチ形センス回路あるいはプログラ
ム・ベリファイ回路を構成するので、ラッチ形センス回
路に入力される電位とリファレンス電位とを比較すると
き、リファレンス電位を見掛け上変更することができる
結果、回路構成の簡素化を図ることができる。
【００１６】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００１７】（実施の形態１）実施の形態１は、本発明
の第１の態様に係るラッチ形センス回路に関する。この
ラッチ形センス回路の回路図を図１の（Ａ）に示し、等
価回路を図１の（Ｂ）に示す。実施の形態１のラッチ形
センス回路は、第１のインバータＩＮＶ1及び第２のイ
ンバータＩＮＶ2から成り、第１のインバータＩＮＶ1の
論理反転の閾値は可変である。実施の形態１において
は、第１のインバータＩＮＶ1は、リファレンス電位Ｖ
refが入力され、且つ、第２のインバータＩＮＶ2の出力
部に接続された入力部（第１の入力部と呼ぶ）、並び
に、第１のインバータＩＮＶ1の論理反転の閾値を制御
するための電位（閾値制御電圧）Ｖconが印加される入
力部（第２の入力部と呼ぶ）を有する。そして、第１の
インバータＩＮＶ1の出力部はラッチ形センス回路の入
出力端に相当し、且つ、第２のインバータＩＮＶ2の入
力部に接続されている。尚、閾値制御電圧Ｖconを生成
するための閾値制御電圧発生器は、例えば、通常のＤ／
Ａコンバータから構成することができるし、実施の形態
２にて説明するＤ／Ａコンバータから構成することもで
きる。
【００１８】第１のインバータＩＮＶ1は、具体的に
は、ｐチャネル型の第１のトランジスタＴＲ1と、第１
のトランジスタＴＲ1とは逆の導電型を有するｎチャネ
ル型の第２のトランジスタＴＲ2から構成されている。
そして、ｐチャネル型の第１のトランジスタＴＲ1は、
図３の（Ａ）及び図３の（Ｂ）に模式的な一部断面図を
示すように、ｎ型のシリコン半導体基板１０に設けられ
たｎ型ウエル１２Ａ内に形成されたソース／ドレイン領
域（ドレイン領域１５Ａ1，ソース領域１５Ａ2）、ソー
ス／ドレイン領域１５Ａ1，１５Ａ2に挟まれたチャネル
形成領域１４Ａ及びチャネル形成領域１４Ａの上方に第
１の絶縁膜（ゲート絶縁膜）１３を介して設けられた浮
遊電極１６から成る。一方、ｎチャネル型の第２のトラ
ンジスタＴＲ2は、図３の（Ａ）に模式的な一部断面図
を示すように、ｎ型のシリコン半導体基板１０内に設け
られたｐ型ウエル１２Ｂ内に形成されたソース／ドレイ
ン領域（ドレイン領域１５Ｂ1，ソース領域１５Ｂ2）、
ソース／ドレイン領域１５Ｂ1，１５Ｂ2に挟まれたチャ
ネル形成領域１４Ｂ及びチャネル形成領域１４Ｂの上方
に第１の絶縁膜（ゲート絶縁膜）１３を介して設けられ
た浮遊電極１６から成る。第１のインバータＩＮＶ
1は、更に、浮遊電極１６の上方に第２の絶縁膜１７を
介して設けられた入力ゲート電極１８Ａ（一の入力ゲー
ト電極に相当する）及び入力ゲート電極１８Ｂ（他の入
力ゲート電極に相当する）を有する。第１のトランジス
タＴＲ1と第２のトランジスタＴＲ2とは素子分離領域１
１によって分離されている。参照番号１９は層間絶縁層
であり、参照番号２０Ａ1，２０Ａ2，２０Ｂ1，２０Ｂ2
は配線である。尚、第１のインバータＩＮＶ1、第１の
トランジスタＴＲ1及び第２のトランジスタＴＲ2を構成
する要素の模式的な配置図を図４に示す。図３の（Ａ）
は、図４の矢印Ａ−Ａに沿った模式的な断面図であり、
図３の（Ｂ）は、図４の矢印Ｂ−Ｂに沿った模式的な断
面図である。第２のトランジスタＴＲ2は、図３の
（Ｂ）に示したと同様の構造を有する。このような構造
のトランジスタは、ニューロンＣＭＯＳトランジスタと
も呼ばれている。このニューロンＣＭＯＳトランジスタ
に関しては、例えば、特開平７−２００５１３号公報を
参照されたい。
【００１９】そして、第１のトランジスタＴＲ1を構成
する浮遊電極１６と第２のトランジスタＴＲ2を構成す
る浮遊電極１６とは共通である。即ち、共有化され、一
体的に、あるいは連続して、繋がって形成されている。
また、入力ゲート電極１８Ａは第１の入力部に相当し、
入力ゲート電極１８Ｂは第２の入力部に相当する。尚、
入力ゲート電極１８Ａが第２の入力部に相当し、入力ゲ
ート電極１８Ｂが第１の入力部に相当する構成としても
よい。
【００２０】一方、第２のインバータＩＮＶ2の論理反
転の閾値は固定であり、そして、ｐチャネル型の第３の
トランジスタＴＲ3と、第３のトランジスタＴＲ3とは逆
の導電型を有するｎチャネル型の第４のトランジスタＴ
Ｒ4から構成されている。第３のトランジスタＴＲ1及び
第４のトランジスタＴＲ4の断面構成は、図３に模式的
な一部断面図を示した第１のトランジスタＴＲ1及び第
２のトランジスタＴＲ2と、入力ゲート電極１８Ａと入
力ゲート電極１８Ｂとが共通である点を除き、実質的に
同じ構成を有する。具体的には、入力ゲート電極１８Ａ
と入力ゲート電極１８Ｂとは、配線で接続されていても
よいし、共有化され、一体的に、あるいは連続して、繋
がって形成されていてもよい。共通の入力ゲート電極は
第２のインバータＩＮＶ2の入力部に相当する。
【００２１】第１のトランジスタＴＲ1のソース領域１
５Ａ2と第３のトランジスタＴＲ3のソース領域１５Ａ2
とは、スイッチ用トランジスタＴＲAに接続されてい
る。また、第２のトランジスタＴＲ2のソース領域１５
Ｂ2と第４のトランジスタＴＲ4のソース領域１５Ｂ2と
は、スイッチ用トランジスタＴＲBに接続されている。
これらのスイッチ用トランジスタＴＲA，ＴＲBには、ラ
ッチ形センス回路を活性化するための活性化信号φp，
φnが入力される。更には、第２のインバータＩＮＶ2の
出力部は、スイッチ用トランジスタＴＲDを介してリフ
ァレンス電位Ｖrefを発生させる発生手段（図示せず）
に接続されている。また、ラッチ形センス回路の入出力
端に相当する第１のインバータＩＮＶ1の出力部（第１
及び第２のトランジスタＴＲ1，ＴＲ2のドレイン領域１
５Ａ1，１５Ｂ1）は、スイッチ用トランジスタＴＲCに
接続されている。スイッチ用トランジスタＴＲC，ＴＲD
は、ラッチ形センス回路とリファレンス電位Ｖref及び
外部の回路との接続を制御するために設けられている。
【００２２】図２の（Ａ）に示すニューロンＣＭＯＳト
ランジスタを用いた２入力の第１のインバータＩＮＶ1
の概要を、説明する。この第１のインバータＩＮＶ
1は、図３に示したようにｐチャネル型の第１のトラン
ジスタＴＲ1とｎチャネル型の第２のトランジスタＴＲ2
とが組み合わされ、浮遊電極１６を共通とするニューロ
ンＣＭＯＳトランジスタから構成されている。第１のイ
ンバータＩＮＶ1の第１の入力部Ｔrefに相当する入力ゲ
ート電極１８Ａには、リファレンス電位Ｖrefが入力さ
れる。一方、第１のインバータＩＮＶ1の第２の入力部
Ｔconに相当する入力ゲート電極（閾値電圧制御ゲート
電極）１８Ｂには、閾値制御電圧Ｖconが入力される。
尚、入力ゲート電極１８Ａを他の入力ゲート電極とし、
入力ゲート電極１８Ｂを一の入力ゲート電極とし、入力
ゲート電極１８Ａに閾値制御電圧Ｖconを入力し、入力
ゲート電極１８Ｂにリファレンス電位Ｖrefを入力して
もよい。また、他の実施の形態において、一の入力ゲー
ト電極と他の入力ゲート電極とを交換しても等価であ
る。図２の（Ｂ）に、第１のインバータＩＮＶ1の略記
号を示す。
【００２３】第１のトランジスタＴＲ1と第２のトラン
ジスタＴＲ2とで共通な浮遊電極１６と入力ゲート電極
１８Ａとの間の結合容量をＣAとし、浮遊電極１６と入
力ゲート電極１８Ｂとの間の結合容量をＣBとし、浮遊
電極１６とシリコン半導体基板１０との間の結合容量を
Ｃ0とし、ＣTOTAL＝（Ｃ0＋ＣA＋ＣB）、各入力ゲート
電極１８Ａ，１８Ｂに印加される電位をＶref，Ｖconと
したとき、浮遊電極１６の電位ΦF1は次式（１）で与え
られる。但し、シリコン半導体基板１０の電位を０ボル
トとする。
【００２４】
【数１】 ΦF1＝（ＣAＶref＋ＣBＶcon）／ＣTOTAL （１）
【００２５】スイッチ用トランジスタＴＲA，ＴＲB，Ｔ
ＲC，ＴＲDをオフとし、ラッチ形センス回路をフローテ
ィング状態とした後、スイッチ用トランジスタＴＲC，
ＴＲDをオンにする。ラッチ形センス回路の入出力端に
は入力電位Ｖinが印加されるとする。即ち、図１の
（Ａ）のノードＮ1の電位はＶin、ノードＮ2の電位はＶ
refとなる。次いで、スイッチ用トランジスタＴＲBに、
ラッチ形センス回路を活性化するための活性化信号φn
を入力する。その後、スイッチ用トランジスタＴＲAに
活性化信号φpを入力する。
【００２６】通常のｐチャネル型ＭＯＳトランジスタと
ｎチャネル型ＭＯＳトランジスタとが組み合わされたＣ
ＭＯＳインバータにおいては、トランジスタの製造時
に、ＣＭＯＳインバータの論理反転の閾値が決定されて
しまう。一方、実施の形態１のラッチ形センス回路に保
持される「Ｈ」状態又は「Ｌ」状態、即ち、ラッチ形セ
ンス回路の第１のインバータＩＮＶ1の論理反転の閾値
はΦF1に依存する。更に、ΦF1は、式（１）からも明ら
かなように、Ｖconに依存する。即ち、閾値制御電圧Ｖ
conが高い程、高い入力電位Ｖinにて第１のインバータ
ＩＮＶ1の論理の反転が生じる。このように、第１のイ
ンバータＩＮＶ1において、閾値電圧制御ゲート電極に
入力される閾値制御電圧Ｖconを変えることによって、
第１のインバータＩＮＶ1の論理反転の閾値を任意の電
圧に設定することができる。
【００２７】以上のように、ラッチ形センス回路の入出
力端から見た場合、恰も、リファレンス電位Ｖrefが変
化していると見做すことができる。即ち、見掛けのリフ
ァレンス電位Ｖ’refを変化させることができる。図２
の（Ｃ）に等価回路を示すように、第１のインバータＩ
ＮＶ1の入力ゲート電極を１つに纏め、この入力ゲート
電極に見掛けのリファレンス電位Ｖ’refが印加される
と想定する。尚、浮遊電極と入力ゲート電極との間の結
合容量をＣiとし、Ｃiの値は（ＣA＋ＣB）の値にほぼ等
しいとする。見掛けのリファレンス電位Ｖ’refとΦF1
との間には以下の式（２）が成立する。更には、式
（２）と式（１）から、以下の式（３）が導かれる。
【００２８】
【数２】 ΦF1＝ＣiＶ’ref／ＣTOTAL ≒（ＣA＋ＣB）Ｖ’ref／ＣTOTAL （２） Ｖ’ref≒（ＣA・Ｖref＋ＣB・Ｖcon）／（ＣA＋ＣB） （３）
【００２９】従って、式（３）からも明らかなように、
閾値制御電圧Ｖconを変化させることによって、ラッチ
形センス回路の入出力端における電位Ｖinと見かけのリ
ファレンス電位Ｖ’refとの比較をラッチ形センス回路
により行い、ラッチ形センス回路の入出力端におけるア
ナログ電位を２値データに変換し、ラッチ形センス回路
によって保持（ラッチ）することが可能となる。即ち、
ラッチ形センス回路の入出力端における電位Ｖinが見か
けのリファレンス電位Ｖ’refよりも高ければ、ラッチ
形センス回路の入出力端は「Ｈ」状態が保持され、ラッ
チ形センス回路の入出力端における電位Ｖinが見かけの
リファレンス電位Ｖ’refよりも低ければ、ラッチ形セ
ンス回路の入出力端は「Ｌ」状態が保持される。以上の
とおり、本発明のラッチ形センス回路を用いることによ
って、複数のラッチ形センス回路や複数のリファレンス
電位を用意する必要が無くなる。尚、実施の形態１のラ
ッチ形センス回路のより具体的な動作は、次の実施の形
態２にて説明する。
【００３０】（実施の形態２）実施の形態２は、本発明
の第１の態様にかかるプログラム・ベリファイ回路に関
する。このプログラム・ベリファイ回路の回路図を図５
に示すように、図１に示した本発明の第１の態様に係る
ラッチ形センス回路がプログラム・ベリファイ回路に組
み込まれている。実施の形態２においては、フローティ
ングゲート電極（浮遊電極あるいは電荷蓄積電極とも呼
ばれる）及びコントロールゲート電極（制御ゲート電極
あるいは制御電極とも呼ばれる）を有し、３値以上の多
値データを記憶する電気的書き換えが可能なメモリセル
を、ＮＡＮＤ型メモリセルとした。ラッチ形センス回路
の入出力端は、プログラム用トランジスタＴＲPROGある
いはベリファイ用トランジスタＴＲVERIFY、及びビット
線を介してメモリセルに接続されている。実施の形態２
のプログラム・ベリファイ回路においては、ラッチ形セ
ンス回路の入出力端とプログラム用トランジスタＴＲ
PROGとの間に、更に、インバータＩＮＶ10が設けられて
いる。更には、ラッチ形センス回路を構成する第１のイ
ンバータＩＮＶ1の入力部（第２のインバータＩＮＶ2の
出力部でもある）には、リセット・トランジスタＴＲ
RSTが接続されている。
【００３１】セル・アレイ構造を図７に示し、模式的な
一部断面図を図８に示すように、ＮＡＮＤ型メモリセル
は複数のメモリ素子Ｍ0〜Ｍ7から構成され、ＮＡＮＤ型
メモリセルを構成する各メモリ素子Ｍ0〜Ｍ7は、例えば
ｐ型ウエル内に形成されており、ソース／ドレイン領
域、チャネル形成領域、フローティングゲート電極及び
コントロールゲート電極を有する。そして、ＮＡＮＤ型
メモリセルにおいては、メモリ素子の一方のソース／ド
レイン領域を、隣接するメモリ素子の他方のソース／ド
レイン領域と共有化させることによって、複数のメモリ
素子が直列接続されている。また、ＮＡＮＤ型メモリセ
ルの一端に位置するメモリ素子は、第１の選択トランジ
スタＤＳＧを介してビット線ＢＬに接続されており、Ｎ
ＡＮＤ型メモリセルの他端に位置するメモリ素子は、第
２の選択トランジスタＳＳＧを介して共通ソース線に接
続されている。尚、複数のＮＡＮＤ型メモリセルが列方
向に配設され、コントロールゲート電極は、行方向に配
設されたワード線に接続されている。
【００３２】ＮＡＮＤ型メモリセルにおけるメモリ素子
へのデータ書き込み動作の概要を、以下、説明する。
【００３３】ＮＡＮＤ型メモリセルにおいて、データ
は、ビット線ＢＬから最も離れた位置に位置するメモリ
素子Ｍ7から順に書き込まれる。プログラム・サイクル
においては、選択ワード線に高電位（例えば約２０ボル
ト）を印加し、データを書き込むべきメモリ素子（以
下、便宜上、選択メモリ素子と呼ぶ）のコントロールゲ
ート電極に高電位（例えば約２０ボルト）を印加する。
かかるメモリ素子以外のメモリ素子（以下、便宜上、非
選択メモリ素子と呼ぶ）のコントロールゲート電極には
中間電位（例えば約１０ボルト）を印加する。一方、ビ
ット線ＢＬに、例えば０ボルトを印加する。そして、第
１の選択トランジスタＤＳＧを導通させ、第２の選択ト
ランジスタＳＳＧを非導通状態とすると、ビット線ＢＬ
の電位はメモリ素子のソース／ドレイン領域へと転送さ
れる。そして、選択メモリ素子においては、コントロー
ルゲート電極とチャネル形成領域との間の電位差に基づ
き、ファウラー・ノルドハイム（Fowler-Nordheim）・
トンネル現象により、チャネル形成領域からフローティ
ングゲート電極への電子の注入が生じる。その結果、選
択メモリ素子の閾値電圧が当初の負から正方向にシフト
し、データが選択メモリ素子に書き込まれる。一方、非
選択メモリ素子においては、コントロールゲート電極と
チャネル形成領域との間には大きな電位差が生ぜず、チ
ャネル形成領域からフローティングゲート電極への電子
の注入は生じない。その結果、非選択メモリ素子の閾値
電圧は当初の値から変化せず、当初のデータが非選択メ
モリ素子に保持される。多値データをメモリ素子に記憶
させる場合には、コントロールゲート電極に高電位（例
えば２０ボルト）をパルス状に印加することで、メモリ
素子の閾値電圧Ｖthを所望の値まで上昇させればよい。
【００３４】ベリファイ・サイクルにおいては、読み出
し動作と同様に、メモリ素子Ｍ0〜Ｍ7の閾値電圧Ｖthが
所望の値となっているか否かを評価する。具体的には、
ビット線ＢＬの電位を例えば０ボルトにリセットし、次
いで、ビット線ＢＬを浮遊状態とする。そして、共通ソ
ース線に所定の電位を印加することによってメモリ素子
を介してビット線ＢＬを充電する。この充電されたビッ
ト線ＢＬの電位が選択メモリ素子の閾値電圧Ｖthによっ
て決まるように、第１の選択トランジスタＤＳＧ及び第
２の選択トランジスタＳＳＧのゲート電極、各メモリ素
子のコントロールゲート電極に印加する電位を制御す
る。より具体的には、ビット線ＢＬの電位が、選択メモ
リ素子のコントロールゲート電極に印加された電位Ｖ
selectから選択メモリ素子の閾値電圧Ｖthを減じた値
（Ｖselect−Ｖth）となるように、メモリセルの構成を
設計しておく。メモリ素子の閾値電圧Ｖthが所望の値と
なった場合には、書き込み動作を完了する。メモリ素子
の閾値電圧Ｖthが所望の値となっていない場合には、再
びプログラム・サイクルを実行する。このように、プロ
グラム・サイクル及びベリファイ・サイクルを繰り返し
行うことによって、メモリ素子の閾値電圧Ｖthの値はコ
ントロールゲート電極に印加される電圧パルスの回数が
増加するに従い、上昇し、最終的に所望の値となる。
【００３５】図９の（Ａ）に各メモリ素子の閾値電圧Ｖ
thの分布を示す。ＮＡＮＤ型メモリセルにおいては、デ
ータ消去状態であるデータ（１，１）を記憶したメモリ
素子の閾値電圧Ｖth-11は負電位に分布し、データ
（１，０）、データ（０，１）、データ（０，０）を記
憶したメモリ素子の閾値電圧Ｖth-10，Ｖth-01，Ｖ
ｔｈ−００は正電位に分布している。また、Ｖ
ｔｈ−１０＜Ｖth-01＜Ｖth-00の関係にある。ベリファ
イ・サイクルにおいて、ビット線ＢＬに出力されるビッ
ト線出力電位ＶBLの分布を図９の（Ｂ）に示す。メモリ
素子に記憶されたデータとビット線出力電位ＶBLの関係
を表１に示すが、ＶBL-00＜ＶBL-01＜ＶBL-10＜ＶBL-11
の関係が成立する。例えば、ＶBL-11の値は、（Ｖ
select−Ｖth-11）である。ここで、ＶBL-00、ＶBL-01
及びＶBL-10の上限値を、それぞれ、Ｐ3，Ｐ2，Ｐ1とす
る。
【００３６】
【表１】 記憶されたデータ ビット線出力電位ＶBL （１，１） ＶBL-11 （１，０） ＶBL-10（上限値：Ｐ1） （０，１） ＶBL-01（上限値：Ｐ2） （０，０） ＶBL-00（上限値：Ｐ3）
【００３７】閾値制御電圧発生器を、通常のＤ／Ａコン
バータから構成することもできるが、構成の簡素化、回
路の簡素化、回路の占める面積の縮小化のために、ニュ
ーロンＭＯＳトランジスタから成るｎチャネル型の可変
閾値電圧電界効果型トランジスタから構成することが好
ましい。かかるＤ／Ａコンバータの回路図を図１０の
（Ａ）に示す。このＤ／Ａコンバータは、ソース／ドレ
イン領域、ソース／ドレイン領域に挟まれたチャネル形
成領域、チャネル形成領域の上方に第１の絶縁膜を介し
て設けられた１つの浮遊電極、及び、浮遊電極の上方に
第２の絶縁膜を介して設けられた複数の（実施の形態２
においては２つの）入力ゲート電極から成る。入力ゲー
ト電極には、記憶すべき多値データに相当する信号が入
力される。即ち、Ｄ／Ａコンバータの２つの入力ゲート
電極は入力線ＩＮ1，ＩＮ2に接続され、入力線ＩＮ1，
ＩＮ2のそれぞれから、「０」データ及び「１」データ
のバイナリ・データに相当する電圧がＤ／Ａコンバータ
の２つの入力ゲート電極に入力される。尚、Ｄ／Ａコン
バータを、ｐチャネル型のニューロンＭＯＳトランジス
タをアクティブ負荷として組み込んだニューロンＣＭＯ
Ｓトランジスタとし、ソース・フォロア回路とすること
が好ましい。ｎチャネル型のニューロンＭＯＳトランジ
スタのドレイン領域を電源電圧Ｖddに接続し、ｎチャネ
ル型のニューロンＭＯＳトランジスタのソース領域を出
力端子とすれば、かかる出力端子に出力される閾値制御
電圧Ｖconは、以下の式（４）のとおりとなる。尚、Φ
FF及びＶth *は、Ｄ／Ａコンバータを構成するニューロ
ンＭＯＳトランジスタにおける浮遊電極の電位、及びチ
ャネル形成領域にチャネルが誘起され、ニューロンＭＯ
Ｓトランジスタが導通状態となるときの浮遊電極の電位
である。
【００３８】
【数３】Ｖcon＝ΦFF−Ｖth * （４）
【００３９】ここで、Ｖth *＝０（ボルト）となるよう
にトランジスタを設計すれば、Ｖcon＝ΦFF となるの
で、Ｄ／Ａコンバータの入力ゲート電極に入力される
「０」データ及び「１」データのバイナリ・データに相
当する電圧がＤ／Ａコンバータによって変換され閾値制
御電圧Ｖconとして出力され、入力ゲート電極１８Ｂに
入力される。Ｄ／Ａコンバータの出力特性を模式的に図
１０の（Ｂ）に示すが、Ｄ／Ａコンバータからは階段状
の以下の表２に示す多値電位が出力される。
【００４０】
【表２】 入力データ 出力電位（ボルト） （１，１） （３／４）Ｖdd （１，０） （２／４）Ｖdd （０，１） （１／４）Ｖdd （０，０） （０／４）Ｖdd＝０
【００４１】以下、図５、及び、ベリファイ・サイクル
における信号波形を示す図６を参照して、実施の形態２
のプログラム・ベリファイ回路の動作、ＮＡＮＤ型メモ
リセルへの２値データの書き込み動作（プログラム・サ
イクル）及びビット毎ベリファイ動作（ベリファイ・サ
イクル）を説明する。
【００４２】尚、Ｄ／Ａコンバータから閾値制御電圧Ｖ
con＝（３／４）Ｖdd が出力される場合、第１のインバ
ータＩＮＶ1の第１の入力部にリファレンス電位Ｖrefが
印加されても、図５に示すラッチ形センス回路のノード
Ｎ1が「Ｌ」状態となり、ノードＮ2が「Ｈ」状態になる
ように、第１のインバータＩＮＶ1、Ｄ／Ａコンバータ
の出力電位、リファレンス電位Ｖrefを設計しておく。
また、Ｄ／Ａコンバータから閾値制御電圧Ｖcon＝（２
／４）Ｖdd，（１／４）Ｖdd，（０／４）Ｖddが出力さ
れる場合の第１のインバータＩＮＶ1の論理反転の閾値
が、それぞれ、Ｐ1、Ｐ2、Ｐ3となるように、第１のイ
ンバータＩＮＶ1、第２のインバータＩＮＶ2、Ｄ／Ａコ
ンバータの出力電位、リファレンス電位Ｖrefを設計し
ておく。尚、図５及び図７、図８においては、ビット線
へのプリチャージ部、書き込みパルス印加部、読み出し
パルス印加部、共通ソース線への電位印加部の図示は省
略した。
【００４３】ＮＡＮＤ型メモリセルを構成するメモリ素
子へのデータの書き込み動作の開始においては、先ず、
Ｄ／Ａコンバータからメモリ素子に書き込むべきデータ
に応じて、表２に示した出力電位が出力され、第１のイ
ンバータＩＮＶ1の入力ゲート電極１８Ｂに入力され
る。尚、活性化信号φp，φnをそれぞれ０ボルト、Ｖcc
ボルトとし、スイッチ用トランジスタＴＲA，ＴＲBをオ
ン状態にしておく。そして、リセット・トランジスタＴ
ＲRSTをオンにする。これによって、メモリ素子に書き
込むべきデータが（１，０），（０，１），（０，０）
の場合には、ラッチ形センス回路内のデータはリセット
され、そして、初期データがラッチ形センス回路にラッ
チされる。即ち、図５のノードＮ1は「Ｈ」状態（即
ち、Ｖccボルト）となり、ノードＮ2は「Ｌ」状態（即
ち、０ボルト）となる。他方、メモリ素子に書き込むべ
きデータが（１，１）の場合には、Ｄ／Ａコンバータか
らの出力電位は（３／４）Ｖddであり、図５のノードＮ
1は「Ｌ」状態（即ち、０ボルト）であり、ノードＮ2は
「Ｈ」状態（即ち、Ｖccボルト）である。
【００４４】その後、プログラム・サイクルを実行す
る。即ち、プログラム用トランジスタＴＲPROGをオンと
し、ベリファイ用トランジスタＴＲVERIFYをオフ状態の
ままとする。メモリ素子に書き込むべきデータが（１，
０），（０，１），（０，０）の場合には、ラッチ形セ
ンス回路にラッチされた初期データ（「Ｈ」状態）は、
インバータＩＮＶ10が設けられているので「Ｌ」状態
（０ボルト）に反転し、かかる状態がビット線ＢＬに出
力される。尚、図６においては、このようなビット線を
「ビット線（１０，０１，００）」で表した。一方、選
択ワード線の電位を例えば２０ボルトにすることによっ
て、メモリ素子のコントロールゲート電極には、例えば
２０ボルトが印加される。これによって、ファウラー・
ノルドハイム・トンネル現象により、チャネル形成領域
からフローティングゲート電極への電子の注入が生じ、
メモリ素子の閾値電圧Ｖthは上昇する。
【００４５】一方、データ（１，１）をメモリ素子に書
き込むべき場合には、ラッチ形センス回路にラッチされ
た初期データ（「Ｌ」状態）は、インバータＩＮＶ10が
設けられているので、「Ｈ」状態に反転し、かかる状態
がビット線ＢＬに出力される。尚、図６においては、こ
のようなビット線を「ビット線（１１）」で表した。従
って、チャネル形成領域からフローティングゲート電極
への電子の注入が生ぜず、メモリ素子にはデータが書き
込まれず、データ消去状態である閾値電圧Ｖth-11が保
持される。
【００４６】メモリ素子に１回、書き込みパルスを印加
した後、プログラム用トランジスタＴＲPROGをオフと
し、ベリファイ・サイクルを実行する。即ち、先ず、全
てのビット線ＢＬを０ボルトの電位に設定し、共通ソー
ス線に６ボルト程度を印加する。そして、読み出しパル
スをメモリ素子に印加した後、ビット線ＢＬをフローテ
ィング状態とする。これによって、メモリ素子に記憶さ
れたデータに依存して、表１に示したビット線出力電位
ＶBLがビット線ＢＬに出現する。即ち、データ（１，
０）がメモリ素子に書き込まれた時点でのベリファイ・
サイクルにおけるビット線出力電位ＶBLがＶBL-10、デ
ータ（０，１）がメモリ素子に書き込まれた時点でのビ
ット線出力電位ＶBLがＶBL-01、データ（０，０）がメ
モリ素子に書き込まれた時点でのビット線出力電位ＶBL
がＶBL-00となり、ＶBL-10＞ＶBL-01>VBL-00となるよう
に、メモリセルの構成を設計する。尚、データ（１，
０）がメモリ素子に書き込まれる以前のベリファイ・サ
イクルにおけるビット線出力電位ＶBLはＰ1よりも高
く、データ（０，１）がメモリ素子に書き込まれる以前
のビット線出力電位ＶBLはＰ2よりも高く、データ
（０，０）がメモリ素子に書き込まれる以前のビット線
出力電位ＶBLはＰ3よりも高い。
【００４７】次いで、活性化信号φp，φnをそれぞれＶ
ccボルト，０ボルトとすることによってスイッチ用トラ
ンジスタＴＲA，ＴＲBをオフとし、ラッチ形センス回路
をフローティング状態とし、イコライズ信号φeをＶcc
ボルトとすることによってトランジスタＴＲE，ＴＲFを
オン状態とし、ラッチ形センス回路の両端を（１／２）
Ｖccボルトにイコライズする。こうして、ラッチ形セン
ス回路をリセットする。その後、ベリファイ用トランジ
スタＴＲVERIFY、及びリファレンス用トランジスタＴＲ
refをオンにする。これによって、ビット線出力電位Ｖ
BLが、見掛けのリファレンス電位Ｖ’refと比較され
る。その後、スイッチ用トランジスタＴＲBに活性化信
号φnを入力し、次いで、スイッチ用トランジスタＴＲA
に活性化信号φpを入力する。
【００４８】それぞれの書き込みデータに対して書き込
みが不足している場合には、ビット線出力電位ＶBLが見
掛けのリファレンス電位Ｖ’refよりも高いので、即
ち、第１のインバータＩＮＶ1の論理反転の閾値よりも
高いので、ラッチ形センス回路のノードＮ1は「Ｈ」状
態となる。一方、書き込みが完了した場合には、即ち、
データ（１，０），（０，１），（０，０）に対してビ
ット線出力電位ＶBLが図９の（Ｂ）のＰ1，Ｐ2，Ｐ3以
下となった場合には、ビット線出力電位ＶBLが見掛けの
リファレンス電位Ｖ’refよりも低いので、即ち、第１
のインバータＩＮＶ1の論理反転の閾値よりも低いの
で、ラッチ形センス回路のノードＮ1は「Ｌ」状態とな
る。また、データ（１，１）の場合には、ビット線出力
電位ＶBLは見掛けのリファレンス電位Ｖ’refよりも高
いが、Ｄ／Ａコンバータからの出力電位が（３／４）Ｖ
ddであるが故に、ノードＮ1は「Ｌ」状態（即ち、０ボ
ルト）である。
【００４９】以上のとおり、ラッチ形センス回路では、
ベリファイ・サイクルにおいて、ビット線出力電位ＶBL
の状態がセンスされ、そして保持（ラッチ）される。ラ
ッチ形センス回路は、この状態のまま次の再プログラム
・サイクルに動作する。即ち、次のプログラム・サイク
ルにおいて、未書き込み状態のメモリ素子に対しては、
ビット線ＢＬに０ボルトが供給され、書き込みが完了し
たメモリ素子に対しては、ビット線ＢＬに例えば６ボル
トが供給される。
【００５０】（実施の形態３）実施の形態３は、本発明
の第２の態様に係るラッチ形センス回路に関する。この
ラッチ形センス回路の回路図を図１１の（Ａ）に示し、
等価回路を図１１の（Ｂ）に示す。実施の形態３のラッ
チ形センス回路も、第１のインバータＩＮＶ1及び第２
のインバータＩＮＶ2から成り、第１のインバータＩＮ
Ｖ1の論理反転の閾値は可変である。第１のインバータ
ＩＮＶ1は、ラッチ形センス回路の入出力端に相当し、
且つ、第２のインバータＩＮＶ2の出力部に接続された
入力部（第１の入力部と呼ぶ）、並びに、第１のインバ
ータＩＮＶ1の論理反転の閾値を制御するための電位
（閾値制御電圧）Ｖconが印加される入力部（第２の入
力部と呼ぶ）を有する。そして、第２のインバータＩＮ
Ｖ2の入力部には、リファレンス電位Ｖrefが入力され、
且つ、第１のインバータＩＮＶ1の出力部が接続されて
いる。尚、閾値制御電圧Ｖconを生成するための閾値制
御電圧発生器は、例えば、通常のＤ／Ａコンバータから
構成することができるし、実施の形態２にて説明したＤ
／Ａコンバータから構成することもできる。
【００５１】第１のインバータＩＮＶ1及び第２のイン
バータＩＮＶ2の構造、実施の形態３のラッチ形センス
回路を構成するその他のトランジスタ等は、実施の形態
１と同様とすることができるので、詳細な説明は省略す
る。
【００５２】第１のトランジスタＴＲ1と第２のトラン
ジスタＴＲ2とで共通な浮遊電極１６と一の入力ゲート
電極に相当する入力ゲート電極１８Ａとの間の結合容量
をＣＡとし、浮遊電極１６と他の入力ゲート電極に相当
する入力ゲート電極１８Ｂとの間の結合容量をＣＢと
し、浮遊電極１６とシリコン半導体基板１０との間の結
合容量をＣ0とし、ＣTOTAL＝（Ｃ0＋ＣA＋ＣB）、各入
力ゲート電極１８Ａ，１８Ｂに印加される電位をＶin，
Ｖconとしたとき、浮遊電極１６の電位ΦF2は次式
（５）で与えられる。但し、シリコン半導体基板１０の
電位を０ボルトとする。
【００５３】
【数４】 ΦF2＝（ＣAＶin＋ＣBＶcon）／ＣTOTAL （５）
【００５４】スイッチ用トランジスタＴＲA，ＴＲB，Ｔ
ＲC，ＴＲDをオフとし、ラッチ形センス回路をフローテ
ィング状態とした後、スイッチ用トランジスタＴＲC，
ＴＲDをオンにする。ラッチ形センス回路の入出力端に
は入力電位Ｖinが印加されるとする。即ち、図１１の
（Ａ）のノードＮ1の電位はＶin、ノードＮ2の電位はＶ
re fとなる。次いで、スイッチ用トランジスタＴＲBに、
ラッチ形センス回路を活性化するための活性化信号φn
を入力する。その後、スイッチ用トランジスタＴＲAに
活性化信号φpを入力する。
【００５５】実施の形態３のラッチ形センス回路に保持
される「Ｈ」状態又は「Ｌ」状態、即ち、ラッチ形セン
ス回路の第１のインバータＩＮＶ1の論理反転の閾値は
ΦF2に依存する。更に、ΦF2は、式（５）からも明らか
なように、Ｖconに依存する。即ち、閾値制御電圧Ｖcon
が高い程、低い入力電位Ｖinにて第１のインバータＩＮ
Ｖ1の論理の反転が生じる。このように、第１のインバ
ータＩＮＶ1において、閾値電圧制御ゲート電極に入力
される閾値制御電圧Ｖconを変えることによって、第１
のインバータＩＮＶ1の論理反転の閾値を任意の電圧に
設定することができる。言い換えれば、ラッチ形センス
回路の入出力端から見た場合、恰も、リファレンス電位
Ｖrefが変化していると見做すことができる。即ち、見
掛けのリファレンス電位Ｖ’refを変化させることがで
きる。
【００５６】図２の（Ｃ）に等価回路を示したように、
第１のインバータＩＮＶ1の入力ゲート電極を１つに纏
め、この入力ゲート電極に見掛けの入力電位Ｖ’inが印
加されると想定する。見掛けの入力電位Ｖ’inとΦF2と
の間には以下の式（６）が成立する。更には、式（６）
と式（５）から、以下の式（７）が導かれる。
【００５７】
【数５】 ΦF2＝ＣiＶ’in／ＣTOTAL ≒（ＣA＋ＣB）Ｖ’in／ＣTOTAL （６） Ｖ’in≒（ＣAＶin＋ＣBＶcon）／（ＣA＋ＣB）
（７）
【００５８】従って、閾値制御電圧Ｖconを変化させる
ことによって、ラッチ形センス回路の入出力端における
見掛けの入力電位Ｖ’inとリファレンス電位Ｖrefとの
比較をラッチ形センス回路により行い、ラッチ形センス
回路の入出力端におけるアナログ電位を２値データに変
換し、ラッチ形センス回路によって保持（ラッチ）する
ことが可能となる。言い換えれば、閾値制御電圧Ｖcon
を変化させることによって、相対的に見掛けのリファレ
ンス電位Ｖ’refを変化させることができ、ラッチ形セ
ンス回路の入出力端から見た場合、恰も、リファレンス
電位Ｖrefが変化していると見做すことができる。即
ち、ラッチ形センス回路の入出力端における電位Ｖinが
見かけのリファレンス電位Ｖ’refよりも高ければ、ラ
ッチ形センス回路の入出力端は「Ｈ」状態が保持され、
ラッチ形センス回路の入出力端における電位Ｖinが見か
けのリファレンス電位Ｖ’refよりも低ければ、ラッチ
形センス回路の入出力端は「Ｌ」状態が保持される。
【００５９】実施の形態３のラッチ形センス回路を組み
込んだプログラム・ベリファイ回路の回路図を図１２に
示す。このプログラム・ベリファイ回路の動作は、実質
的には実施の形態２にて説明したプログラム・ベリファ
イ回路の動作と同じである。それ故、詳細な説明は省略
する。但し、Ｄ／Ａコンバータ２から、階段状の以下の
表３に示す多値電位を出力する。即ち、実施の形態２に
て説明したＤ／Ａコンバータのそれぞれの入力ゲート電
極の前段にインバータを設けたＤ／Ａコンバータ２から
閾値制御電圧発生器が構成されている。
【００６０】
【表３】 入力データ 出力電位（ボルト） （１，１） （０／４）Ｖdd＝０ （１，０） （１／４）Ｖdd （０，１） （２／４）Ｖdd （０，０） （３／４）Ｖdd
【００６１】（実施の形態４）実施の形態４のラッチ形
センス回路は、実施の形態１にて説明したラッチ形セン
ス回路の変形であり、実施の形態１の第２のインバータ
ＩＮＶ2を、実施の形態３の第１のインバータＩＮＶ1に
置き換えたラッチ形センス回路である。このラッチ形セ
ンス回路の回路図を図１３の（Ａ）に示し、等価回路を
図１３の（Ｂ）に示す。このラッチ形センス回路におい
ては、第２のインバータＩＮＶ2の論理反転の閾値は可
変であり、そして、ｐチャネル型の第３のトランジスタ
ＴＲ3と、この第３のトランジスタＴＲ3とは逆の導電型
を有するｎチャネル型の第４のトランジスタＴＲ4から
構成されている。
【００６２】そして、第３のトランジスタＴＲ3及び第
４のトランジスタＴＲ4のそれぞれは、図３に模式的な
一部断面図を示したと同様に、ソース／ドレイン領域１
５Ａ1，１５Ａ2,１５Ｂ1，１５Ｂ2、これらのソース／
ドレイン領域に挟まれたチャネル形成領域１４Ａ，１４
Ｂ、チャネル形成領域１４Ａ，１４Ｂの上方に第１の絶
縁膜１３を介して設けられた浮遊電極１６、及び、浮遊
電極１６の上方に第２の絶縁膜１７を介して設けられた
入力ゲート電極１８Ａ，１８Ｂから成る。そして、第３
のトランジスタＴＲ3を構成する浮遊電極１６と第４の
トランジスタＴＲ4を構成する浮遊電極１６とは共通で
あり、一の入力ゲート電極である入力ゲート電極１８Ａ
は第２のインバータＩＮＶ2の入力部に相当し、他の入
力ゲート電極である入力ゲート電極１８Ｂには、第２の
インバータＩＮＶ2の論理反転の閾値を制御するための
電位Ｖcon-2が印加される。尚、入力ゲート電極１８Ａ
を他の入力ゲート電極とし、入力ゲート電極１８Ｂを一
の入力ゲート電極としてもよい。
【００６３】実施の形態４のラッチ形センス回路の動作
は、実施の形態１及び実施の形態３にて説明したラッチ
形センス回路の動作を組み合わせた動作と同様であるの
で、詳細な説明は省略する。また、実施の形態４のラッ
チ形センス回路を組み込んだプログラム・ベリファイ回
路の回路図を図１４に示す。このプログラム・ベリファ
イ回路の動作は、実質的には実施の形態２にて説明した
プログラム・ベリファイ回路の動作と同じである。それ
故、詳細な説明は省略する。尚、図１４において、Ｄ／
Ａコンバータ１は実施の形態２にて説明したＤ／Ａコン
バータに相当し、Ｄ／Ａコンバータ２は実施の形態３に
て説明したＤ／Ａコンバータに相当する。Ｄ／Ａコンバ
ータ２の出力をＶcon-2にて示す。
【００６４】このように、第１のインバータＩＮＶ1及
び第２のインバータＩＮＶ2の論理反転の閾値を可変に
することによって、ラッチ形センス回路全体の論理反転
の閾値制御の自由度が増加する。
【００６５】（実施の形態５）実施の形態５のラッチ形
センス回路も実施の形態１にて説明したラッチ形センス
回路の変形である。実施の形態５のラッチ形センス回路
においては、第２のインバータＩＮＶ2の論理反転の閾
値は固定であり、そして、図１５に回路図を示すよう
に、従来のＣＭＯＳから構成されている。第１のインバ
ータＩＮＶ1と第２のインバータＩＮＶ2のバランス制御
に余裕がある場合には、第２のインバータＩＮＶ2を、
このように従来のＣＭＯＳから構成することができる。
この点を除き、実施の形態５のラッチ形センス回路及び
その動作は、実施の形態１にて説明したラッチ形センス
回路と同様であるので、詳細な説明は省略する。また、
実施の形態５のラッチ形センス回路を組み込んだプログ
ラム・ベリファイ回路の回路図の動作は、実質的には実
施の形態２にて説明したプログラム・ベリファイ回路の
動作と同じである。それ故、詳細な説明は省略する。
【００６６】また、図１５に示したラッチ形センス回路
を変形し、本発明の第２の態様に係るラッチ形センス回
路とした例を図１６に示す。このラッチ形センス回路に
おいては、第１のインバータＩＮＶ1の第１の入力部
は、ラッチ形センス回路の入出力端に相当し、且つ、第
２のインバータＩＮＶ2の出力部に接続され、第２の入
力部には、第１のインバータＩＮＶ1の論理反転の閾値
を制御するための電位（閾値制御電圧）Ｖconが閾値制
御電圧発生器から印加される。また、第２のインバータ
ＩＮＶ2の入力部には、リファレンス電位Ｖrefが入力さ
れ、且つ、第１のインバータＩＮＶ1の出力部が接続さ
れている。第２のインバータＩＮＶ2は、従来のＣＭＯ
Ｓから構成されている。
【００６７】（実施の形態６）実施の形態６は、実施の
形態２の変形である。実施の形態６においては、フロー
ティングゲート電極及びコントロールゲート電極を有
し、３値以上の多値データを記憶する電気的書き換えが
可能なメモリセルを、ＮＯＲ型メモリセルとした。実施
の形態６のプログラム・ベリファイ回路の回路図を図１
７に示す。実施の形態２にて説明したプログラム・ベリ
ファイ回路と実施の形態６のプログラム・ベリファイ回
路が相違する点は、リセット・トランジスタＴＲRSTが
ラッチ形センス回路の入出力端側に備えられている点、
プログラム用トランジスタＴＲPROGとビット線ＢＬとの
間に公知の構成の電圧変換回路が配設されている点、及
び、Ｄ／Ａコンバータの出力が相違しており、実施の形
態３にて説明したＤ／Ａコンバータ２から構成されてい
る点にある。
【００６８】このＮＯＲ型メモリセルのセル・アレイ構
造を図１８の（Ａ）に示す。また、ＮＯＲ型メモリセル
を構成するメモリ素子の模式的な一部断面図を図１８の
（Ｂ）に示す。尚、セル・アレイ構造及びメモリ素子の
構造は、従来のＮＯＲ型メモリセルと同じである。この
メモリ素子におけるデータの書き込みにおいては、ワー
ド線及びビット線に正の高電圧を印加し、メモリ素子の
ドレイン領域で発生するホットエレクトロンをフローテ
ィングゲート電極に注入し、メモリ素子の閾値電圧Ｖth
を所望の値とする。メモリ素子の閾値電圧Ｖthの値、即
ち、フローティングゲート電極への電子の注入量は、コ
ントロールゲート電極及びドレイン領域に印加する電圧
の精密な制御によって制御される。データを消去する場
合には、ソース領域に高電圧を印加することによって、
フローティングゲート電極から電子をソース領域へと引
き抜き、メモリ素子の閾値電圧Ｖthを最も低い値とす
る。
【００６９】１つのメモリ素子に２ビットを記憶させる
場合の、参照ポイント（Ｐ0，Ｐ1，Ｐ2，Ｐ3）及び基準
電圧（Ｒ1，Ｒ2，Ｒ3）に対するメモリ素子の分布を模
式的に図１９に示す。データ（１，１）、（１，０）、
（０，１）、（０，０）をそれぞれ記憶したメモリ素子
の閾値電圧Ｖthと基準電圧ＶR1，ＶR2，ＶR3とは、以下
の表４に示す関係にある。
【００７０】
【表４】 データ（１，１） Ｖth＜ＶR1 データ（１，０） ＶR1＜Ｖth＜ＶR2 データ（０，１） ＶR2＜Ｖth＜ＶR3 データ（０，０） ＶR3＜Ｖth
【００７１】１つのメモリ素子に２ビットを記憶させた
ときのメモリ素子の閾値電圧（正の電位）、即ち、メモ
リ素子に記憶されたデータが（１，１）、（１，０）、
（０，１）、（０，０）であるときのメモリ素子の閾値
電圧を、それぞれ、Ｖth-11、Ｖth-10、Ｖth-01、Ｖ
th-00（但し、Ｖth-11＜Ｖth-10＜Ｖth-01＜Ｖth-00）
とする。尚、これらの閾値電圧Ｖthは、図１９に示した
分布を有する。ここで、最低の閾値電圧Ｖth-11がデー
タ消去状態、即ち、データ（１，１）に相当する。
【００７２】メモリ素子へのデータの書き込み動作は、
プログラム・サイクル及びベリファイ・サイクルから構
成されている。プログラム・サイクルにおいては、メモ
リ素子のコントロールゲート電極に例えば１２ボルトを
印加し、ビット線ＢＬからドレイン領域に例えば１０ボ
ルトを印加する。ドレイン領域へ電圧をパルス状に印加
することによって、メモリ素子のドレイン領域で発生す
るホットエレクトロンをフローティングゲート電極に注
入し、メモリ素子の閾値電圧Ｖthを上昇させる。ベリフ
ァイ・サイクルにおいては、読み出し動作と同様の動作
によって、メモリ素子の閾値電圧Ｖthが所望の値となっ
ているか否かを評価する。メモリ素子の閾値電圧Ｖthが
所望の値に達した場合には、書き込み動作を完了する。
メモリ素子の閾値電圧Ｖthが所望の値に達していない場
合には、再びプログラム・サイクルを実行する。このよ
うに、プログラム・サイクル及びベリファイ・サイクル
を繰り返し行うことによって、メモリ素子の閾値電圧Ｖ
thの値は、ビット線ＢＬからドレイン領域へ印加される
電圧パルスの回数が増加するに従い、上昇し、最終的に
所望の値となる。Ｄ／Ａコンバータ２からは、階段状の
前述の表３に示した多値電位が出力される。
【００７３】以下、実施の形態６のプログラム・ベリフ
ァイ回路の動作、ＮＯＲ型メモリセルへの２値データの
書き込み動作（プログラム・サイクル）及びビット毎ベ
リファイ動作（ベリファイ・サイクル）を説明する。
【００７４】尚、Ｄ／Ａコンバータ２から閾値制御電圧
Ｖcon＝（０／４）Ｖdd が出力される場合、第１のイン
バータＩＮＶ1の第１の入力部にリファレンス電位Ｖref
が印加されても、図１７に示すラッチ形センス回路のノ
ードＮ1が「Ｈ」状態となり、ノードＮ2が「Ｌ」状態に
なるように、第１のインバータＩＮＶ1、Ｄ／Ａコンバ
ータ２の出力電位、リファレンス電位Ｖrefを設計して
おく。また、Ｄ／Ａコンバータ２から閾値制御電圧Ｖ
con＝（１／４）Ｖdd，（２／４）Ｖdd，（３／４）Ｖ
dd が出力される場合の第１のインバータＩＮＶ1の論理
反転の閾値が、それぞれ、Ｐ1、Ｐ2、Ｐ3となるよう
に、第１のインバータＩＮＶ1、第２のインバータＩＮ
Ｖ2、Ｄ／Ａコンバータ２の出力電位、リファレンス電
位Ｖrefを設計しておく。
【００７５】ＮＯＲ型メモリセルを構成するメモリ素子
へのデータの書き込み動作の開始においては、先ず、Ｄ
／Ａコンバータ２からメモリ素子に書き込むべきデータ
に応じて、表３に示した出力電位が出力され、第１のイ
ンバータＩＮＶ1を構成する入力ゲート電極１８Ｂ（他
の入力ゲート電極に相当する）に入力される。尚、活性
化信号φp，φnをそれぞれ０ボルト、Ｖccボルトとし、
スイッチ用トランジスタＴＲA，ＴＲBをオン状態にして
おく。そして、ラッチ形センス回路のリセット・トラン
ジスタＴＲRSTをオンとする。これによって、メモリ素
子に書き込むべきデータが（１，０），（０，１），
（０，０）の場合、ラッチ形センス回路内のデータはリ
セットされ、初期データがラッチ形センス回路にラッチ
される。即ち、図１７のノードＮ1は「Ｌ」状態（即
ち、０ボルト）となり、ノードＮ2は「Ｈ」状態（即
ち、Ｖccボルト）となる。他方、メモリ素子に書き込む
べきデータが（１，１）の場合には、Ｄ／Ａコンバータ
２からの出力電位は（０／４）Ｖddであり、図１７のノ
ードＮ1は「Ｈ」状態（即ち、Ｖccボルト）であり、ノ
ードＮ2は「Ｌ」状態（即ち、０ボルト）である。
【００７６】その後、プログラム・サイクルを実行す
る。即ち、プログラム用トランジスタＴＲPROGをオンと
し、ベリファイ用トランジスタＴＲVERIFYをオフ状態の
ままとする。メモリ素子に書き込むべきデータが（１，
０），（０，１），（０，０）の場合、ラッチ形センス
回路にラッチされた初期データ（「Ｌ」状態）はインバ
ータＩＮＶ10で反転されて「Ｈ」状態となり、電圧変換
回路に送られ、電圧変換回路によって高電圧（例えば１
０ボルト）信号に変換され、ビット線ＢＬにパルス状に
出力される。一方、メモリ素子のコントロールゲート電
極には、例えば１２ボルトを印加する。これによって、
メモリ素子のドレイン領域で発生するホットエレクトロ
ンがフローティングゲート電極に注入され、メモリ素子
の閾値電圧Ｖthは上昇する。
【００７７】一方、データ（１，１）をメモリ素子に書
き込むべき場合には、ラッチ形センス回路にラッチされ
た初期データは「Ｈ」状態（例えば、Ｖccボルト）なの
で、インバータＩＮＶ10で反転されて「Ｌ」状態（例え
ば、０ボルト）となる。従って、メモリ素子にはデータ
が書き込まれず、データ消去状態である閾値電圧Ｖth
-11が保持される。
【００７８】メモリ素子に１回、書き込みパルスを印加
した後、プログラム用トランジスタＴＲPROGをオフと
し、ベリファイ・サイクルを実行する。即ち、読み出し
動作と同様にビット線ＢＬに電流を流した後、ビット線
ＢＬをフローティング状態にする。このときのビット線
出力電位をＶBLとする。データ（１，０）がメモリ素子
に書き込まれた時点でのベリファイ・サイクルにおける
ビット線出力電位ＶBLをＶBL-10、データ（０，１）が
メモリ素子に書き込まれた時点でのビット線出力電位Ｖ
BLをＶBL-01、データ（０，０）がメモリ素子に書き込
まれた時点でのビット線出力電位ＶBLをＶBL-00とす
る。尚、ＶBL-10＜ＶBL-01＜ＶBL-00となるように、メ
モリセルの構成を設計する。ここで、ＶBL-11、ＶBL-10
及びＶBL-01，ＶBL-00の下限値を、それぞれ、Ｐ0，
Ｐ1，Ｐ2，Ｐ3とする。データ（１，０）がメモリ素子
に書き込まれる以前のベリファイ・サイクルにおけるビ
ット線出力電位ＶBLはＰ1よりも低く、データ（０，
１）がメモリ素子に書き込まれる以前のビット線出力電
位ＶBLはＰ2よりも低く、データ（０，０）がメモリ素
子に書き込まれる以前のビット線出力電位ＶBLはＰ3よ
りも低い。
【００７９】次いで、活性化信号φp，φnをそれぞれＶ
ccボルト，０ボルトとすることによってスイッチ用トラ
ンジスタＴＲA，ＴＲBをオフとし、ラッチ形センス回路
をフローティング状態とし、イコライズ信号φeをＶcc
ボルトとすることによってトランジスタＴＲE，ＴＲFを
オン状態とし、ラッチ形センス回路の両端を（１／２）
Ｖccボルトにイコライズする。こうして、ラッチ形セン
ス回路をリセットする。その後、ベリファイ用トランジ
スタＴＲVERIFY、及びリファレンス用トランジスタＴＲ
refをオンにする。これによって、ビット線出力電位Ｖ
BLが、見掛けのリファレンス電位Ｖ’refと比較され
る。その後、スイッチ用トランジスタＴＲBに活性化信
号φnを入力し、次いで、スイッチ用トランジスタＴＲA
に活性化信号φpを入力する。
【００８０】それぞれの書き込みデータに対して書き込
みが不足している場合には、ビット線出力電位ＶBLが見
掛けのリファレンス電位Ｖ’refよりも低いので、即
ち、第１のインバータＩＮＶ1の論理反転の閾値よりも
低いので、ラッチ形センス回路のノードＮ1は「Ｌ」状
態となる。一方、書き込みが完了した場合には、即ち、
データ（１，０），（０，１），（０，０）に対してビ
ット線出力電位ＶBLが図１９のＰ1，Ｐ2，Ｐ3以上とな
った場合には、ビット線出力電位ＶBLが見掛けのリファ
レンス電位Ｖ’refよりも高いので、即ち、第１のイン
バータＩＮＶ1の論理反転の閾値よりも高いので、ラッ
チ形センス回路のノードＮ1は「Ｈ」状態となる。ま
た、データ（１，１）の場合には、ビット線出力電位Ｖ
BLは見掛けのリファレンス電位Ｖ’refよりも高いが、
Ｄ／Ａコンバータ２からの出力電位が（０／４）Ｖddで
あるが故に、ノードＮ1は「Ｈ」状態（即ち、Ｖccボル
ト）である。
【００８１】以上のとおり、ラッチ形センス回路では、
ベリファイ・サイクルにおいて、ビット線出力電位ＶBL
の状態がセンスされ、そして保持（ラッチ）される。ラ
ッチ形センス回路は、この状態のまま次の再プログラム
・サイクルに動作する。即ち、次のプログラム・サイク
ルにおいて、未書き込み状態のメモリ素子に対しては、
ビット線ＢＬに例えば１０ボルトが供給され、書き込み
が完了したメモリ素子に対しては、ビット線ＢＬに０ボ
ルトが供給される。
【００８２】尚、実施の形態６にて説明したラッチ形セ
ンス回路の代わりに、実施の形態３〜実施の形態５にて
説明したラッチ形センス回路を用いることもできる。
【００８３】（実施の形態７）実施の形態７において
は、実施の形態２にて説明した本発明のプログラム・ベ
リファイ回路にリード回路が加えられている。このリー
ド回路は、ニューロンＭＯＳトランジスタから構成され
たアナログ／デジタル・コンバータ（以下、Ａ／Ｄコン
バータと呼ぶ）、及び先に実施の形態２にて説明したＤ
／Ａコンバータから構成されている。尚、このＡ／Ｄコ
ンバータは、特開平７−２００５１３号公報に詳細が開
示されている。
【００８４】図２０に回路図を示すこのＡ／Ｄコンバー
タは、図２１に示す２つの入力部（Ｔin，Ｔcon）と１
つの出力部（Ｔout）を有する可変閾値電圧インバータ
ＩＮＶ11と、従来のＣＭＯＳインバータである第３のイ
ンバータＩＮＶ3、第４のインバータＩＮＶ4及び第５の
インバータＩＮＶ5から構成されている。尚、図２１の
（Ｂ）に、可変閾値電圧インバータＩＮＶ11の略記号を
示す。可変閾値電圧インバータＩＮＶ11の一方の入力部
Ｔin及び第３のインバータＩＮＶ3の入力部には、ビッ
ト線出力電位ＶBLが入力される。第３のインバータＩＮ
Ｖ3の出力部は、可変閾値電圧インバータＩＮＶ11の他
方の入力部Ｔcon及び第５のインバータＩＮＶ5の入力部
に接続されている。可変閾値電圧インバータＩＮＶ11の
出力部Ｔoutは、第４のインバータＩＮＶ4の入力部に接
続されている。第４のインバータＩＮＶ4及び第５のイ
ンバータＩＮＶ5の出力部のそれぞれは、実施の形態２
にて説明したニューロンＭＯＳトランジスタから成るＤ
／Ａコンバータの２つの入力ゲート電極ＩＮ1，ＩＮ2に
接続されている。Ａ／Ｄコンバータの出力線及びＤ／Ａ
コンバータの入力線として共通の入出力線Ｉ／Ｏ1，Ｉ
／Ｏ2のそれぞれは、第４のインバータＩＮＶ4及び第５
のインバータＩＮＶ5の出力部に接続されている。ま
た、Ｄ／Ａコンバータの出力は、可変閾値電圧インバー
タＩＮＶ11の一方の入力部Ｔin及び第３のインバータＩ
ＮＶ3の入力部に帰還入力される。更には、Ｄ／Ａコン
バータの出力部は、ラッチ形センス回路の第１のインバ
ータＩＮＶ1を構成する入力ゲート電極１８Ｂに接続さ
れている。
【００８５】実施の形態７におけるリード回路の動作を
説明する前に、図２１に示すニューロンＭＯＳトランジ
スタを用いた２入力の可変閾値電圧インバータＩＮＶ11
の概要を、先ず、説明する。
【００８６】この可変閾値電圧インバータＩＮＶ11はｐ
チャネル型トランジスタとｎチャネル型トランジスタと
が組み合わされたニューロンＣＭＯＳトランジスタから
構成されている。可変閾値電圧インバータＩＮＶ11の一
方の入力部Ｔinに相当するｐチャネル型トランジスタの
入力ゲート電極には、ビット線出力電位ＶBLが入力され
る。一方、可変閾値電圧インバータＩＮＶ11の他方の入
力部Ｔconに相当するｎチャネル型トランジスタの入力
ゲート電極（閾値電圧制御ゲート電極）には、閾値制御
電圧Ｖcon-3が入力される。閾値制御電圧Ｖcon-3は、第
３のインバータＩＮＶ3の出力電位である。
【００８７】可変閾値電圧インバータＩＮＶ11において
は、閾値電圧制御ゲート電極に入力される閾値制御電圧
Ｖcon-3を変えることによって、任意の電圧に論理反転
の閾値を設定することができる。即ち、第３のインバー
タＩＮＶ3の出力電位に依存して、論理反転の閾値を変
化させることができる。閾値制御電圧Ｖcon-3をＶa＞Ｖ
b＞Ｖcとしたときの出力電圧特性を図２１の（Ｃ）に示
す。閾値制御電圧Ｖcon-3が高い程、論理反転の閾値は
低くなる。これは、閾値制御電圧Ｖcon-3が高い程、ニ
ューロンＣＭＯＳトランジスタの浮遊電極の電位が高く
なるためである。
【００８８】リード回路の動作を、以下、説明する。読
み出し動作においては、第１のスイッチ用トランジスタ
ＴＲSW1、プログラム用トランジスタＴＲPROG、ベリフ
ァイ用トランジスタＴＲVERIFYをオフとし、リード用ト
ランジスタＴＲREAD、第２のスイッチ用トランジスタＴ
ＲSW2をオンにする。そして、ビット線ＢＬに電流を流
し、そのときのビット線出力電位（ＶBL）を、可変閾値
電圧インバータＩＮＶ11の一方の入力部Ｔin及び第３の
インバータＩＮＶ3に入力する。第３のインバータＩＮ
Ｖ3へ入力されるビット線出力電位ＶBLが、（ＶBL-10＋
ＶBL-01）／２未満の場合、第３のインバータＩＮＶ3は
「Ｈ」を出力し、（ＶBL-10＋ＶBL-01）／２以上の場
合、第３のインバータＩＮＶ3は「Ｌ」を出力するよう
に、第３のインバータＩＮＶ3を設計しておく。即ち、
ビット線出力電位ＶBLが、データ（０，０）及び（０，
１）に対応する場合、第３のインバータＩＮＶ3は
「Ｈ」を出力し、データ（１，０）及び（１，１）に対
応する場合、第３のインバータＩＮＶ3は「Ｌ」を出力
するように、第３のインバータＩＮＶ3を設計してお
く。
【００８９】ビット線出力電位ＶBLに依存して第３のイ
ンバータＩＮＶ3で反転が生じ、第３のインバータＩＮ
Ｖ3の出力Ｖcon-3は、可変閾値電圧インバータＩＮＶ11
の他方の入力部Ｔcon（閾値電圧制御ゲート電極）に入
力され、且つ、第５のインバータＩＮＶ5に入力され
る。
【００９０】可変閾値電圧インバータＩＮＶ11において
は、他方の入力部Ｔcon（閾値電圧制御ゲート電極）に
入力されるＶcon-3電位（ＨあるいはＬであり、第３の
インバータＩＮＶ3の出力電位である）、及び一方の入
力部Ｔinに入力されるビット線出力電位ＶBLの電位に応
じて反転が生じあるいは生ぜず、電位「Ｈ」あるいは
「Ｌ」を出力する。尚、この状態を模式的に図２２の
（Ａ）に示す。図２２の（Ａ）において、横軸の（１，
１）、（１，０）、（０，１）、（０，０）は、メモリ
素子のデータ読み出し時にビット線ＢＬに現れるビット
線出力電位ＶBLを意味する。また、図２０の各ノードＮ
11，Ｎ12，Ｎ13及びＤ／Ａコンバータの出力電位の関係
を表５に示す。
【００９１】
【表５】 ビット線出力電位に ノード Ｄ／Ａコンバータ 対応するデータ Ｎ11 Ｎ10 Ｎ12 Ｎ13 出力 （１，１） Ｌ Ｌ Ｈ Ｈ （３／４）Ｖdd （１，０） Ｌ Ｈ Ｌ Ｈ （２／４）Ｖdd （０，１） Ｈ Ｌ Ｈ Ｌ （１／４）Ｖdd （０，０） Ｈ Ｈ Ｌ Ｌ （０／４）Ｖdd
【００９２】ところで、第２のスイッチ用トランジスタ
ＴＲSW2はオン状態にあるので、Ｄ／Ａコンバータの出
力は、可変閾値電圧インバータＩＮＶ11の一方の入力部
Ｔin及び第３のインバータＩＮＶ3の入力部に帰還入力
される。これによって、Ａ／Ｄコンバータから出力線Ｉ
／Ｏ1，Ｉ／Ｏ2への出力はバイナリ・データに変換さ
れ、しかも、Ｄ／Ａコンバータの出力電位は、図２２の
（Ｂ）に示すように、入力されたビット線出力電位ＶBL
のレベルに依存して４つの離散的な安定点に収束する。
従って、ビット線出力電位ＶBLにばらつきがあっても、
各データに対応するビット線出力電位ＶBLがオーバーラ
ップしない程度であれば、固定電位（０／４）Ｖdd，
（１／４）Ｖdd，（２／４）Ｖdd，（３／４）Ｖddに規
格化され、マージンを持った読み出しが可能となる。
【００９３】また、プログラム・サイクル及びベリファ
イ・サイクルは、実施の形態２と同様とすればよい。
尚、実施の形態７においては、実施の形態２にて説明し
たＮＡＮＤ型メモリセルにおけるプログラム・ベリファ
イ回路にリード回路を組み合わせたが、実施の形態６に
て説明したＮＯＲ型メモリセルにおけるプログラム・ベ
リファイ回路にリード回路を組み合わせることもでき
る。この場合には、図２０に示したリード回路におい
て、Ａ／Ｄコンバータの出力線及びＤ／Ａコンバータの
入力線として共通の入出力線Ｉ／Ｏ1，Ｉ／Ｏ2のそれぞ
れを、可変閾値電圧インバータＩＮＶ11の出力部、第３
のインバータＩＮＶ3の出力部に接続すればよい。ま
た、実施の形態７にて説明したリード回路は、実施の形
態３〜実施の形態５にて説明したプログラム・ベリファ
イ回路に適用することができる。
【００９４】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。発明の実施の形態においては、専ら１つのメモリ素
子に２ビットを記憶させる場合を例にとり説明を行った
が、本発明のプログラム・ベリファイ回路は３ビット以
上の多値データを記憶する電気的書き換えが可能なメモ
リセルにも適用することができることは云うまでもな
い。また、本発明のラッチ形センス回路は、プログラム
・ベリファイ回路に適用できるだけでなく、ラッチ形セ
ンス回路に入力される電位Ｖinとレファレンス電位Ｖ
refとを比較し、レファレンス電位Ｖrefを基準としてラ
ッチ形センス回路に入力されるアナログ電位Ｖinを２値
データ（レファレンス電位Ｖrefより高い、あるいは低
いという情報）に変換し、保持（ラッチ）する必要があ
る回路の全てに適用することができる。
【００９５】論理反転の閾値が可変であるインバータの
構造は、所謂ニューロンＣＭＯＳトランジスタに限定さ
れない。要は、複数の入力ゲート電極を有し、入力ゲー
ト電極の一部に入力される電位（閾値制御電圧）の高低
に基づき導通・非導通を制御し得る構造を有するトラン
ジスタであればよく、例えば、チャネル形成領域を挟む
ように（例えばチャネル形成領域の上下に）入力ゲート
電極を形成した所謂ＸＭＯＳ型トランジスタによって論
理反転の閾値が可変であるインバータを構成することも
できる。この場合にも、例えば、一方の入力ゲート電極
にリファレンス電位Ｖrefを印加し、他方の入力ゲート
電極に閾値制御電圧Ｖconを入力すればよい。
【００９６】Ｄ／Ａコンバータを省略することも可能で
ある。例えばメモリセルに４値を記憶する場合、例え
ば、第１のインバータを構成する入力部（入力ゲート電
極）を３つとし、これらの入力ゲート電極の内の２つの
入力ゲート電極（他の入力ゲート電極）を入力線Ｉ
Ｎ1，ＩＮ2に接続すればよい。
【００９７】
【発明の効果】本発明のラッチ形センス回路を用いるこ
とによって、複数のラッチ形センス回路や複数のリファ
レンス電位を用意する必要が無くなり、メモリセルの回
路レイアウト面積が増大したり、回路が複雑になるとい
った問題を回避することができるだけでなく、メモリセ
ルの動作が複雑になることもない。しかも、多値データ
を一括して、同時に検出することができるので、多値方
式としても読み出し速度は２値方式と殆ど変わらない。
【００９８】更には、所謂ニューロンＣＭＯＳトランジ
スタから論理反転の閾値が可変のインバータを構成すれ
ば、メモリセルの構造と実質的に同様の構造を有するが
故に、メモリセルの作製工程において同時にかかるイン
バータを作製することができるので、メモリセルの作製
工程が増加することがない。
【図面の簡単な説明】
【図１】発明の実施の形態１のラッチ形センス回路の回
路図及び等価回路である。
【図２】第１のインバータの回路図及び略記号を示す図
である。
【図３】第１のインバータを構成する第１のトランジス
タ及び第２のトランジスタの模式的な断面図である。
【図４】第１のインバータ、並びに、第１のインバータ
を構成する第１のトランジスタ及び第２のトランジスタ
を構成する要素の模式的な配置図である。
【図５】発明の実施の形態２のプログラム・ベリファイ
回路の回路図である。
【図６】ベリファイ・サイクルにおける信号波形を示す
図である。
【図７】ＮＡＮＤ型メモリセルのセル・アレイ構造を示
す図である。
【図８】ＮＡＮＤ型メモリセルを構成するメモリ素子の
模式的な一部断面図である。
【図９】ＮＡＮＤ型メモリセルの各メモリ素子の閾値電
圧Ｖthの分布を模式的に示す図、及び、ビット線ＢＬに
出力されるビット線出力電位ＶBLの分布を模式的に示す
図である。
【図１０】可変閾値電圧電界効果型トランジスタから閾
値制御電圧発生器（Ｄ／Ａコンバータ）を構成した例を
示す等価回路図及び出力特性の模式図である。
【図１１】発明の実施の形態３のラッチ形センス回路の
回路図及び等価回路である。
【図１２】発明の実施の形態３のプログラム・ベリファ
イ回路の回路図である。
【図１３】発明の実施の形態４のラッチ形センス回路の
回路図及び等価回路である。
【図１４】発明の実施の形態４のプログラム・ベリファ
イ回路の回路図である。
【図１５】発明の実施の形態５のラッチ形センス回路の
回路図である。
【図１６】発明の実施の形態５のラッチ形センス回路の
変形例の回路図である。
【図１７】発明の実施の形態６のプログラム・ベリファ
イ回路の回路図である。
【図１８】ＮＯＲ型メモリセルのセル・アレイ構造、及
び、ＮＯＲ型メモリセルを構成するメモリ素子の模式的
な一部断面図である。
【図１９】１つのメモリ素子に２ビットを記憶させる場
合の、参照ポイント（Ｐ0，Ｐ1，Ｐ2，Ｐ3）及び基準電
圧（Ｒ1，Ｒ2，Ｒ3）に対するメモリ素子の分布を模式
的に示す図である。
【図２０】発明の実施の形態７のプログラム・ベリファ
イ回路におけるリード回路の部分の回路図である。
【図２１】可変閾値電圧インバータの回路図、略記号、
出力電圧特性を示す図である。
【図２２】可変閾値電圧インバータにおける反転の状態
を模式的に示す図、及び、Ａ／Ｄコンバータと組み合わ
されたＤ／Ａコンバータの出力電位を模式的に示す図で
ある。
【図２３】従来のラッチ形センス回路の回路図である。
【符号の説明】
ＩＮＶ1・・・第１のインバータ、ＩＮＶ2・・・第２の
インバータ、ＴＲ1・・・第１のトランジスタ、ＴＲ2・
・・第２のトランジスタ、ＴＲ3・・・第３のトランジ
スタ、ＴＲ4・・・第４のトランジスタ、ＴＲA，Ｔ
ＲB，ＴＲC，ＴＲD，ＴＲE，ＴＲF，ＴＲSW1，ＴＲSW2
・・・スイッチ用トランジスタ、ＴＲRST・・・リセッ
ト・トランジスタ、ＴＲPROG・・・プログラム用トラン
ジスタ、ＴＲVERIFY・・・ベリファイ用トランジスタ、
ＴＲref・・・リファレンス用トランジスタ、ＩＮＶ3，
ＩＮＶ4，ＩＮＶ5，ＩＮＶ10・・・インバータ、ＩＮＶ
11・・・可変閾値電圧インバータ、ＴＲREAD・・・リー
ド用トランジスタ、ＩＮ1，ＩＮ2・・・入力線、Ｉ／Ｏ
1，Ｉ／Ｏ2・・・入出力線、１０・・・ｎ型シリコン半
導体基板、１１・・・素子分離領域、１２Ａ・・・ｎ型
ウエル、１２Ｂ・・・ｐ型ウエル、１３・・・第１の絶
縁膜、１４Ａ，１４Ｂ・・・チャネル形成領域、１５Ａ
1，１５Ｂ1，１５Ａ2，１５Ｂ2・・・ソース／ドレイン
領域、１６・・・浮遊電極、１７・・・第２の絶縁膜、
１８Ａ，１８Ｂ・・・入力ゲート電極、１９・・・層間
絶縁層、２０Ａ，２０Ｂ・・・配線
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１ Ｇ１１Ｃ 17/00 ６３４Ｃ ５Ｊ０５６ Ｈ０３Ｋ 3/356 ６４１ 19/096 Ｈ０１Ｌ 27/10 ４３４ Ｈ０３Ｋ 3/356 Ｂ Ｆターム(参考） 5B015 JJ37 KB12 KB25 KB62 KB92 NN07 QQ16 5B024 AA15 BA01 BA09 BA25 BA27 CA03 CA07 CA25 5B025 AA01 AC01 AD04 AD06 AD12 5F083 AD00 BS00 EP00 EP02 EP23 EP76 LA03 LA08 ZA12 ZA21 5J034 AB05 5J056 BB54 CC00 CC04 DD13 DD29 KK02

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】第１のインバータ及び第２のインバータか
    ら成り、少なくとも第１のインバータの論理反転の閾値
    は可変であることを特徴とするラッチ形センス回路。
  2. 【請求項２】第１のインバータは、リファレンス電位が
    入力され、且つ、第２のインバータの出力部に接続され
    た入力部と、第１のインバータの論理反転の閾値を制御
    するための電位が印加される入力部とを有し、 第１のインバータの出力部は、ラッチ形センス回路の入
    出力端に相当し、且つ、第２のインバータの入力部に接
    続されていることを特徴とする請求項１に記載のラッチ
    形センス回路。
  3. 【請求項３】第１のインバータは、第１のトランジスタ
    と、該第１のトランジスタとは逆の導電型を有する第２
    のトランジスタから構成され、 第１のトランジスタ及び第２のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第１のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第１のトランジスタを構成する浮遊電極と第２のトラン
    ジスタを構成する浮遊電極とは共通であり、 リファレンス電位が入力され、且つ、第２のインバータ
    の出力部に接続された前記入力部に、一の入力ゲート電
    極は相当し、 第１のインバータの論理反転の閾値を制御するための電
    位が印加される前記入力部に、他の入力ゲート電極は相
    当することを特徴とする請求項２に記載のラッチ形セン
    ス回路。
  4. 【請求項４】第２のインバータの論理反転の閾値は固定
    であり、そして、第３のトランジスタと、該第３のトラ
    ンジスタとは逆の導電型を有する第４のトランジスタか
    ら構成され、 第３のトランジスタ及び第４のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第２のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第３のトランジスタを構成する浮遊電極と第４のトラン
    ジスタを構成する浮遊電極とは共通であり、 複数の入力ゲート電極は共通であり、該共通の入力ゲー
    ト電極は第２のインバータの入力部に相当することを特
    徴とする請求項３に記載のラッチ形センス回路。
  5. 【請求項５】第２のインバータの論理反転の閾値は固定
    であり、そして、ＣＭＯＳから構成されていることを特
    徴とする請求項３に記載のラッチ形センス回路。
  6. 【請求項６】第２のインバータの論理反転の閾値は可変
    であり、そして、第３のトランジスタと、該第３のトラ
    ンジスタとは逆の導電型を有する第４のトランジスタか
    ら構成され、 第３のトランジスタ及び第４のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第２のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第３のトランジスタを構成する浮遊電極と第４のトラン
    ジスタを構成する浮遊電極とは共通であり、 一の入力ゲート電極は、第２のインバータの入力部に相
    当し、 他の入力ゲート電極には、第２のインバータの論理反転
    の閾値を制御するための電位が印加されることを特徴と
    する請求項３に記載のラッチ形センス回路。
  7. 【請求項７】第１のインバータは、ラッチ形センス回路
    の入出力端に相当し、且つ、第２のインバータの出力部
    に接続された入力部と、第１のインバータの論理反転の
    閾値を制御するための電位が印加される入力部とを有
    し、 第２のインバータの入力部には、リファレンス電位が入
    力され、且つ、第１のインバータの出力部が接続されて
    いることを特徴とする請求項１に記載のラッチ形センス
    回路。
  8. 【請求項８】第１のインバータは、第１のトランジスタ
    と、該第１のトランジスタとは逆の導電型を有する第２
    のトランジスタから構成され、 第１のトランジスタ及び第２のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第１のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第１のトランジスタを構成する浮遊電極と第２のトラン
    ジスタを構成する浮遊電極とは共通であり、 ラッチ形センス回路の入出力端に相当し、且つ、第２の
    インバータの出力部に接続された前記入力部に、一の入
    力ゲート電極は相当し、 第１のインバータの論理反転の閾値を制御するための電
    位が印加される前記入力部に、他の入力ゲート電極は相
    当することを特徴とする請求項７に記載のラッチ形セン
    ス回路。
  9. 【請求項９】第２のインバータの論理反転の閾値は固定
    であり、そして、第３のトランジスタと、該第３のトラ
    ンジスタとは逆の導電型を有する第４のトランジスタか
    ら構成され、 第３のトランジスタ及び第４のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第２のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第３のトランジスタを構成する浮遊電極と第４のトラン
    ジスタを構成する浮遊電極とは共通であり、 複数の入力ゲート電極は共通であり、該共通の入力ゲー
    ト電極は第２のインバータの入力部に相当することを特
    徴とする請求項８に記載のラッチ形センス回路。
  10. 【請求項１０】第２のインバータの論理反転の閾値は固
    定であり、そして、ＣＭＯＳから構成されていることを
    特徴とする請求項８に記載のラッチ形センス回路。
  11. 【請求項１１】フローティングゲート電極及びコントロ
    ールゲート電極を有し、３値以上の多値データを記憶す
    る電気的書き換えが可能なメモリセルのためのプログラ
    ム・ベリファイ回路であって、 ラッチ形センス回路を備え、 該ラッチ形センス回路は第１のインバータと第２のイン
    バータから成り、少なくとも第１のインバータの論理反
    転の閾値は可変であり、該ラッチ形センス回路の入出力
    端はビット線を介してメモリセルに接続されていること
    を特徴とするプログラム・ベリファイ回路。
  12. 【請求項１２】第１のインバータは、リファレンス電位
    が入力され、且つ、第２のインバータの出力部に接続さ
    れた入力部と、第１のインバータの論理反転の閾値を制
    御するための電位が印加される入力部とを有し、 第１のインバータの出力部は、ラッチ形センス回路の入
    出力端に相当し、且つ、第２のインバータの入力部に接
    続されていることを特徴とする請求項１１に記載のプロ
    グラム・ベリファイ回路。
  13. 【請求項１３】第１のインバータは、第１のトランジス
    タと、該第１のトランジスタとは逆の導電型を有する第
    ２のトランジスタから構成され、 第１のトランジスタ及び第２のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第１のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第１のトランジスタを構成する浮遊電極と第２のトラン
    ジスタを構成する浮遊電極とは共通であり、 リファレンス電位が入力され、且つ、第２のインバータ
    の出力部に接続された前記入力部に、一の入力ゲート電
    極は相当し、 第１のインバータの論理反転の閾値を制御するための電
    位が印加される前記入力部に、他の入力ゲート電極は相
    当することを特徴とする請求項１２に記載のプログラム
    ・ベリファイ回路。
  14. 【請求項１４】第２のインバータの論理反転の閾値は固
    定であり、そして、第３のトランジスタと、該第３のト
    ランジスタとは逆の導電型を有する第４のトランジスタ
    から構成され、 第３のトランジスタ及び第４のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第２のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第３のトランジスタを構成する浮遊電極と第４のトラン
    ジスタを構成する浮遊電極とは共通であり、 複数の入力ゲート電極は共通であり、該共通の入力ゲー
    ト電極は第２のインバータの入力部に相当することを特
    徴とする請求項１３に記載のプログラム・ベリファイ回
    路。
  15. 【請求項１５】第２のインバータの論理反転の閾値は固
    定であり、そして、ＣＭＯＳから構成されていることを
    特徴とする請求項１３に記載のプログラム・ベリファイ
    回路。
  16. 【請求項１６】第２のインバータの論理反転の閾値は可
    変であり、そして、第３のトランジスタと、該第３のト
    ランジスタとは逆の導電型を有する第４のトランジスタ
    から構成され、 第３のトランジスタ及び第４のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第２のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第３のトランジスタを構成する浮遊電極と第４のトラン
    ジスタを構成する浮遊電極とは共通であり、 一の入力ゲート電極は、第２のインバータの入力部に相
    当し、 他の入力ゲート電極には、第２のインバータの論理反転
    の閾値を制御するための電位が印加されることを特徴と
    する請求項１３に記載のプログラム・ベリファイ回路。
  17. 【請求項１７】デジタル／アナログ・コンバータを更に
    備え、 該デジタル／アナログ・コンバータは、第１のインバー
    タの論理反転の閾値を制御するための電位を出力するこ
    とを特徴とする請求項１３に記載のプログラム・ベリフ
    ァイ回路。
  18. 【請求項１８】デジタル／アナログ・コンバータは可変
    閾値電圧電界効果型トランジスタから成り、該可変閾値
    電圧電界効果型トランジスタは、 （ａ）ソース／ドレイン領域、 （ｂ）ソース／ドレイン領域に挟まれたチャネル形成領
    域、 （ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた１つの浮遊電極、及び、 （ｄ）該浮遊電極の上方に第２の絶縁膜を介して設けら
    れ、記憶すべき多値データに相当する信号が入力される
    複数の入力ゲート電極、から成り、 該ソース／ドレイン領域の一方から、第１のインバータ
    の論理反転の閾値を制御するための電位が出力されるこ
    とを特徴とする請求項１７に記載のプログラム・ベリフ
    ァイ回路。
  19. 【請求項１９】アナログ／デジタル・コンバータと、可
    変閾値電圧電界効果型トランジスタから成る前記デジタ
    ル／アナログ・コンバータから構成されたリード回路を
    更に備え、 アナログ／デジタル・コンバータの入力部はビット線と
    接続され、アナログ／デジタル・コンバータの出力部の
    それぞれは、デジタル／アナログ・コンバータを構成す
    る該可変閾値電圧電界効果型トランジスタの入力ゲート
    電極と接続され、 デジタル／アナログ・コンバータを構成する該可変閾値
    電圧電界効果型トランジスタのソース／ドレイン領域の
    一方は、アナログ／デジタル・コンバータの入力部にも
    接続されていることを特徴とする請求項１８に記載のプ
    ログラム・ベリファイ回路。
  20. 【請求項２０】前記デジタル／アナログ・コンバータを
    構成する可変閾値電圧電界効果型トランジスタは２つの
    入力ゲート電極を有し、 前記アナログ／デジタル・コンバータは、２つの入力部
    と１つの出力部を有する可変閾値電圧インバータと、Ｃ
    ＭＯＳインバータから成る第３、第４及び第５のインバ
    ータから構成され、 可変閾値電圧インバータの一方の入力部及び第３のイン
    バータの入力部はビット線に接続され、 第３のインバータの出力部は、可変閾値電圧インバータ
    の他方の入力部及び第５のインバータの入力部に接続さ
    れ、 可変閾値電圧インバータの出力部は第４のインバータの
    入力部に接続され、 第４のインバータ及び第５のインバータの出力部のそれ
    ぞれは、前記デジタル／アナログ・コンバータの２つの
    入力ゲート電極と接続されていることを特徴とする請求
    項１９に記載のプログラム・ベリファイ回路。
  21. 【請求項２１】第１のインバータは、ラッチ形センス回
    路の入出力端に相当し、且つ、第２のインバータの出力
    部に接続された入力部と、第１のインバータの論理反転
    の閾値を制御するための電位が印加される入力部とを有
    し、 第２のインバータの入力部には、リファレンス電位が入
    力され、且つ、第１のインバータの出力部が接続されて
    いることを特徴とする請求項１１に記載のプログラム・
    ベリファイ回路。
  22. 【請求項２２】第１のインバータは、第１のトランジス
    タと、該第１のトランジスタとは逆の導電型を有する第
    ２のトランジスタから構成され、 第１のトランジスタ及び第２のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第１のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第１のトランジスタを構成する浮遊電極と第２のトラン
    ジスタを構成する浮遊電極とは共通であり、 ラッチ形センス回路の入出力端に相当し、且つ、第２の
    インバータの出力部に接続された前記入力部に、一の入
    力ゲート電極は相当し、 第１のインバータの論理反転の閾値を制御するための電
    位が印加される前記入力部に、他の入力ゲート電極は相
    当することを特徴とする請求項２１に記載のプログラム
    ・ベリファイ回路。
  23. 【請求項２３】第２のインバータの論理反転の閾値は固
    定であり、そして、第３のトランジスタと、該第３のト
    ランジスタとは逆の導電型を有する第４のトランジスタ
    から構成され、 第３のトランジスタ及び第４のトランジスタのそれぞれ
    は、 （Ａ）ソース／ドレイン領域、 （Ｂ）該ソース／ドレイン領域に挟まれたチャネル形成
    領域、及び、 （Ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた浮遊電極、から成り、 第２のインバータは、更に、該浮遊電極の上方に第２の
    絶縁膜を介して設けられた複数の入力ゲート電極を有
    し、 第３のトランジスタを構成する浮遊電極と第４のトラン
    ジスタを構成する浮遊電極とは共通であり、 複数の入力ゲート電極は共通であり、該共通の入力ゲー
    ト電極は第２のインバータの入力部に相当することを特
    徴とする請求項２２に記載のプログラム・ベリファイ回
    路。
  24. 【請求項２４】第２のインバータの論理反転の閾値は固
    定であり、そして、ＣＭＯＳから構成されていることを
    特徴とする請求項２２に記載のプログラム・ベリファイ
    回路。
  25. 【請求項２５】デジタル／アナログ・コンバータを更に
    備え、 該デジタル／アナログ・コンバータは、第１のインバー
    タの論理反転の閾値を制御するための電位を出力するこ
    とを特徴とする請求項２２に記載のプログラム・ベリフ
    ァイ回路。
  26. 【請求項２６】デジタル／アナログ・コンバータは可変
    閾値電圧電界効果型トランジスタから成り、該可変閾値
    電圧電界効果型トランジスタは、 （ａ）ソース／ドレイン領域、 （ｂ）ソース／ドレイン領域に挟まれたチャネル形成領
    域、 （ｃ）該チャネル形成領域の上方に第１の絶縁膜を介し
    て設けられた１つの浮遊電極、及び、 （ｄ）該浮遊電極の上方に第２の絶縁膜を介して設けら
    れ、記憶すべき多値データに相当する信号が入力される
    複数の入力ゲート電極、から成り、 該ソース／ドレイン領域の一方から、第１のインバータ
    の論理反転の閾値を制御するための電位が出力されるこ
    とを特徴とする請求項２５に記載のプログラム・ベリフ
    ァイ回路。
  27. 【請求項２７】アナログ／デジタル・コンバータと、可
    変閾値電圧電界効果型トランジスタから成る前記デジタ
    ル／アナログ・コンバータから構成されたリード回路を
    更に備え、 アナログ／デジタル・コンバータの入力部はビット線と
    接続され、アナログ／デジタル・コンバータの出力部の
    それぞれは、デジタル／アナログ・コンバータを構成す
    る該可変閾値電圧電界効果型トランジスタの入力ゲート
    電極と接続され、 デジタル／アナログ・コンバータを構成する該可変閾値
    電圧電界効果型トランジスタのソース／ドレイン領域の
    一方は、アナログ／デジタル・コンバータの入力部にも
    接続されていることを特徴とする請求項２６に記載のプ
    ログラム・ベリファイ回路。
  28. 【請求項２８】前記デジタル／アナログ・コンバータを
    構成する可変閾値電圧電界効果型トランジスタは２つの
    入力ゲート電極を有し、 前記アナログ／デジタル・コンバータは、２つの入力部
    と１つの出力部を有する可変閾値電圧インバータと、Ｃ
    ＭＯＳインバータから成る第３、第４及び第５のインバ
    ータから構成され、 可変閾値電圧インバータの一方の入力部及び第３のイン
    バータの入力部はビット線に接続され、 第３のインバータの出力部は、可変閾値電圧インバータ
    の他方の入力部及び第５のインバータの入力部に接続さ
    れ、 可変閾値電圧インバータの出力部は第４のインバータの
    入力部に接続され、 第４のインバータ及び第５のインバータの出力部のそれ
    ぞれは、前記デジタル／アナログ・コンバータの２つの
    入力ゲート電極と接続されていることを特徴とする請求
    項２７に記載のプログラム・ベリファイ回路。
  29. 【請求項２９】メモリセルは、ＮＯＲ型不揮発性半導体
    メモリセルであることを特徴とする請求項１１に記載の
    プログラム・ベリファイ回路。
  30. 【請求項３０】メモリセルは、ＮＡＮＤ型不揮発性半導
    体メモリセルであることを特徴とする請求項１１に記載
    のプログラム・ベリファイ回路。
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