CN105070319A - 一种锁存器和锁存器输出方法 - Google Patents

Abstract

一种锁存器和锁存器输出方法。本发明公开了一种锁存器，包括：锁存单元、第一输入端口、选择端口、输出端口、第一晶体管、第二晶体管；所述锁存单元包括：第一反相器、第二反相器；所述第一反相器的输入端与所述第二反相器的输出端连接，所述第一反相器的输出端与所述第二反相器的输入端以及所述输出端口连接；所述第一晶体管的栅极与所述第一输入端口连接，所述第一晶体管的漏极与所述第一反相器的输出端连接，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述选择端口连接，所述第二晶体管的源极接地；本申请通过第一输入端口直接修改锁存单元锁存的数据来调试NAND？FLASH电路，不需要对存储阵列ARRAY进行频繁的擦写读操作。

Description

一种锁存器和锁存器输出方法

技术领域

本申请涉及锁存器技术领域，特别是涉及一种锁存器和一种锁存器输出方法。

背景技术

NANDFLASH是一种非易失闪存，NANDFLASH芯片在出厂前在性能上往往不一定满足出厂要求，因而需要通过修改NANDFLASH芯片的修复trim值进行修复。具体过程为，NANDFLASH芯片上电时将存储队列ARRAY中存储的trim值锁存到锁存器LATCH中，通过LATCH中锁存的值来修复电路，但是现有的NANDFLASH芯片的LATCH中的值无法通过外部接口改变，修复阶段为了获得芯片的最佳默认trim值，需要频繁的擦写ARRAY，然后再上电读出到LATCH中监测芯片工作状态，导致测试过程繁琐。

发明内容

鉴于上述问题，提出了本申请实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种锁存器和相应的一种锁存器输出方法。

为了解决上述问题，本申请实施例公开了一种锁存器，包括：锁存单元、第一输入端口、选择端口、输出端口、第一晶体管、第二晶体管；所述锁存单元包括：第一反相器、第二反相器；

所述第一反相器的输入端与所述第二反相器的输出端连接，所述第一反相器的输出端与所述第二反相器的输入端以及所述输出端口连接；

所述第一晶体管的栅极与所述第一输入端口连接，所述第一晶体管的漏极与所述第一反相器的输出端连接，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述选择端口连接，所述第二晶体管的源极接地；

所述选择端口用于接收寻址信号，当所述选择端口接收所述寻址信号后所述第二晶体管导通；所述第一输入端口用于，当所述第二晶体管导通后，接收第一调试信号，当所述第一输入端口接收所述第一调试信号后，所述第一晶体管导通；所述锁存单元用于，当所述第一晶体管导通后，接收所述第一调试信号；所述输出端口用于输出所述第一调试信号。

优选的，所述锁存器还包括：第二输入端口、第三晶体管；所述第三晶体管的栅极与所述第二输入端口连接，所述第三晶体管的漏极与所述第二反相器的输出端连接，所述第三晶体管的源极与所述第一晶体管的源极以及所述第二晶体管的漏极连接；

所述第二输入端口用于接收第二调试信号，所述第三晶体管在所述第二输入端口接收所述第二调试信号后导通，所述第二调试信号与所述第一调试信号反向；所述锁存单元还用于当所述第三晶体管导通后，接收所述第二调试信号；所述第一反相器用于向所述第二反相器发送第一调试信号，所述第二反相器用于向所述第一反相器发送第二调试信号。

优选的，所述锁存器还包括：第三输入端口、第四晶体管；所述第四晶体管的栅极与所述第三输入端口连接，所述第四晶体管的漏极与所述第一晶体管的漏极以及所述第一反相器的输入端连接，所述第四晶体管的源极接地；

所述第三输入端口用于，在所述选择端口未接收寻址信号时，接收存储队列发送的第三调试信号；所述锁存单元还用于接收所述第三调试信号，所述输出端口还用于输出第三调试信号。

优选的，所述锁存器还包括：复位端口、第五晶体管、第六晶体管；所述复位端口与所述第五晶体管的栅极以及所述第六晶体管的栅极连接，所述第五晶体管的漏极与所述第二反相器的输出端以及所述第三晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极相连，所述第六晶体管的源极接地；

所述复位端口用于接收复位信号，在所述复位端口接收所述复位信号后，所述第五晶体管以及所述第六晶体管导通，所述锁存单元复位。

优选的，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管以及所述第六晶体管为NMOS晶体管。

同时，本申请还公开了一种锁存器输出方法，其中，所述锁存器包括：锁存单元、第一输入端口、选择端口、输出端口、第一晶体管、第二晶体管；所述锁存单元包括：第一反相器、第二反相器；所述第一反相器的输入端与所述第二反相器的输出端连接，所述第一反相器的输出端与所述第二反相器的输入端以及所述输出端口连接；所述第一晶体管的栅极与所述第一输入端口连接，所述第一晶体管的漏极与所述第一反相器的输出端连接，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述选择端口连接，所述第二晶体管的源极接地；

所述方法包括：

向所述选择端口发送寻址信号，当所述选择端口接收所述寻址信号后所述第二晶体管导通；

当所述第二晶体管导通后，向所述第一输入端口发送第一调试信号，当所述第一输入端口接收所述第一调试信号后，所述第一晶体管导通；

将所述第一调试信号发送至所述锁存单元；

通过所述输出端口输出所述第一调试信号。

优选的，所述锁存器还包括：第二输入端口、第三晶体管；所述第三晶体管的栅极与所述第二输入端口连接，所述第三晶体管的漏极与所述第二反相器的输出端连接，所述第三晶体管的源极与所述第一晶体管的源极以及所述第二晶体管的漏极连接；

所述方法还包括：

向所述第二输入端口发送第二调试信号，所述第三晶体管在所述第二输入端口接收所述第二调试信号后导通，所述第二调试信号与所述第一调试信号反向；

所述第三晶体管导通后，将所述第二调试信号发送至所述锁存单元；

采用所述第一反相器向所述第二反相器发送第一调试信号；

采用所述第二反相器向所述第一反相器发送第二调试信号。

优选的，所述锁存器还包括：第三输入端口、第四晶体管；所述第四晶体管的栅极与所述第三输入端口连接，所述第四晶体管的漏极与所述第一晶体管的漏极以及所述第一反相器的输入端连接，所述第四晶体管的源极接地；

所述方法还包括：

在所述选择端口未接收寻址信号时，向所述第三输入端口发送第三调试信号；

将所述第三调试信号发送至所述锁存单元；

采用所述输出端口输出所述第三调试信号；

优选的，所述锁存器还包括：复位端口、第五晶体管、第六晶体管；所述复位端口与所述第五晶体管的栅极以及所述第六晶体管的栅极连接，所述第五晶体管的漏极与所述第二反相器的输出端以及所述第三晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极相连，所述第六晶体管的源极接地；

所述方法还包括：

向所述复位端口发送复位信号，在所述复位端口接收所述复位信号后，所述第五晶体管以及所述第六晶体管导通，所述锁存单元复位。

优选的，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管以及所述第六晶体管为NMOS晶体管。

本申请实施例包括以下优点：

本申请中每个锁存器对应一个单一地址，通过地址译码经选择端口(SEL)选中锁存器，然后第一输入端口直接修改锁存单元锁存的数据来调试NANDFLASH电路，不需要对存储阵列ARRAY进行频繁的擦写读操作，简化了调试过程，避免繁琐擦写存储队列。

本申请中锁存器还设有第二输入端口，第二输入端口的输入信号与第一输入端口的输入信号相反，调试时同时向第一、第二输入信号，使得锁存单元内的电压更易翻转。

附图说明

图1是现有的锁存器的结构框图；

图2是本申请的一种锁存器实施例的结构框图；

图3是本申请锁存器实施例的一种优选示例；

图4是本申请锁存器实施例的一种优选示例；

图5是本申请锁存器实施例的一种优选示例；

图6本申请的一种锁存器输出方法实施例的步骤流程图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本申请作进一步详细的说明。

本申请实施例的核心构思之一在于，通过在锁存单元添加第一输入端口可直接向锁存单元写入调试信号，并且增加了与第一输入端口反向的第二输入端口向锁存单元写入调试信号。

参照图1，示出了现有的锁存器的结构框图。其中，具体包括：锁存单元、输入端口DOUT、输出端口SET、复位端口RST、第一晶体管、第二晶体管。锁存单元包括：第一反相器和第二反相器。第一反相器的输入端与第二反相器的输出端连接，第一反相器的输出端与第二反相器的输入端以及所述输出端口连接；第一晶体管的栅极与输入端口连接，第一晶体管的漏极与第一反相器的输出端连接、第一晶体管的源极接地；第二晶体管的栅极与复位端连接、复第二晶体管的漏极与第二反相器的输出端连接，第二晶体管的源极接地；输出端口与第一反相器的输出端以及第二反相器的输入端连接。

采用现有的这种锁存器对NANDFLASH进行修复的过程为：NANDFLASH芯片上电时通过复位端口RST对锁存单元进行复位，然后存储队列中的trim值经过输入端口SET锁存到锁存器中，由锁存器控制修复NANDFLASH芯片的电路，调整NANDFLASH芯片的工作状态。

但是这种方法缺点是只能通过对存储队列频繁擦写和读出锁存到锁存器中来调整NANDFLASH芯片的工作状态，获得最佳的trim值。

参照图2，示出了本申请的一种锁存器实施例的结构框图，具体可以包括如下模块：锁存单元20、第一输入端口21、选择端口22、输出端口23、第一晶体管24、第二晶体管25；所述锁存单元包括：第一反相器、第二反相器；

所述第一反相器201的输入端与所述第二反相器202的输出端连接，所述第一反相器201的输出端与所述第二反相器202的输入端以及所述输出端口连接；

所述第一晶体管24的栅极与所述第一输入端口连接，所述第一晶体管24的漏极与所述第一反相器的输出端连接，所述第一晶体管24的源极与所述第二晶体管25的漏极相连，所述第二晶体管25的栅极与所述选择端口连接，所述第二晶体管25的源极接地；

所述选择端口22用于接收寻址信号，当所述选择端口22接收所述寻址信号后所述第二晶体管25导通；所述第一输入端口21用于，当所述第二晶体管25导通后，接收第一调试信号，当所述第一输入端口21接收所述第一调试信号后，所述第一晶体管导通24；所述锁存单元20用于，当所述第一晶体管24导通后，接收所述第一调试信号；所述输出端口23用于输出所述第一调试信号。

第一反相器201的输出端与第二反相器202的输入端相连，第一输入端口21接收的第一调试信号，经第一晶体管24传送到第一反相器201的输出端和第二反相器的输入端，同时输出端口23也连接与第二反相器202的输入端，输出端口23输出第一调试信号；另外，第二反相器202的输出端与第一反相器201的输入端连接，第一调试信号经第二反相器202反向输出到第一反相器201的输入端，反向的第一调试信号经第一反相器201后又变回原值，如此反复循环，锁存单元实现对第一调试信号的锁存。

参照图3示出了本申请锁存器实施例的一种优选示例，其中，所述锁存器还包括：第二输入端口26、第三晶体管27；所述第三晶体管27的栅极与所述第二输入端口26连接，所述第三晶体管27的漏极与所述第二反相器202的输出端连接，所述第三晶体管27的源极与所述第一晶体管24的源极以及所述第二晶体管25的漏极连接；

所述第二输入端口26用于接收第二调试信号，所述第三晶体管27在所述第二输入端口26接收所述第二调试信号后导通，所述第二调试信号与所述第一调试信号反向；所述锁存单元还用于当所述第三晶体管27导通后，接收所述第二调试信号；所述第一反相器201用于向所述第二反相器202发送第一调试信号，所述第二反相器202用于向所述第一反相器201发送第二调试信号。

第一反相器201的输出端与第二反相器202的输入端相连，第一输入端口21接收的第一调试信号，经第一晶体管24传送到第一反相器201的输出端和第二反相器的输入端，同时输出端口23也连接与第二反相器202的输入端，输出端口23输出第一调试信号；另外，第二反相器202的输出端与第一反相器201的输入端连接，第一调试信号经第二反相器202反向输出到第一反相器201的输入端，反向的第一调试信号经第一反相器201后又变回原值；

在第一输入端口21接收第一调试信号的同时，第二输入端口26接收第二调试信号；第二调试信号与第一调试信号是反向的，可以理解，第二调试信号即是经反相器反向输出后的第一调试信号；向锁存单元的两个反相器同时发送互为相向的信号的好处是，能更好的保证两个方向器之间的输出信号、输入信号是反向的，使得锁存单元20内的电压更容易翻转，提高了锁存单元20的稳定性。

参照图4示出了本申请锁存器实施例的一种优选示例，其中，所述锁存器还包括：第三输入端口28、第四晶体管29；所述第四晶体管29的栅极与所述第三输入端口28连接，所述第四晶体管29的漏极与所述第一晶体管24的漏极以及所述第一反相器201的输入端连接，所述第四晶体管29的源极接地；

所述第三输入端口28用于，在所述选择端口22未接收寻址信号时，接收存储队列Array发送的第三调试信号；所述锁存单元20还用于接收所述第三调试信号，所述输出端口23还用于输出第三调试信号。

第三输入端口的作用是接收存储队列中的trim值，存储在存储队列中的trim值可以是默认的trim值。第三输入端口接收到存储队列中的trim值，然后输入到锁存单元，由锁存单元输出trim值。此时，通过测量NANDFLASH芯片的性能来检测trim值是否为最佳状态值，若否，则需要使用第一输入端口和第二输入端口来不断调整trim值，直到找到最佳状态的trim值。

参照图5示出了本申请锁存器实施例的一种优选示例，其中，所述锁存器还包括：复位端口30、第五晶体管31、第六晶体管32；所述复位端口30与所述第五晶体管31的栅极以及所述第六晶体管32的栅极连接，所述第五晶体管31的漏极与所述第二反相器202的输出端以及所述第三晶体管27的漏极连接，所述第五晶体管31的源极与所述第六晶体管32的漏极相连，所述第六晶体管32的源极接地；

所述复位端30口用于接收复位信号，在所述复位端口30接收所述复位信号后，所述第五晶体管31以及所述第六晶体管32导通，所述锁存单元20复位。

在本实施例中，所述第一晶体管24、所述第二晶体管25、所述第三晶体管27、所述第四晶体管29、所述第五晶体管31以及所述第六晶体管32都为NMOS晶体管。

参照图6，示出了本申请的一种锁存器输出方法实施例的步骤流程图，其中，所述锁存器包括：锁存单元、第一输入端口、选择端口、输出端口、第一晶体管、第二晶体管；所述锁存单元包括：第一反相器、第二反相器；所述第一反相器的输入端与所述第二反相器的输出端连接，所述第一反相器的输出端与所述第二反相器的输入端以及所述输出端口连接；所述第一晶体管的栅极与所述第一输入端口连接，所述第一晶体管的漏极与所述第一反相器的输出端连接，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述选择端口连接，所述第二晶体管的源极接地，具体可以包括如下步骤：

步骤601，向所述选择端口发送寻址信号，当所述选择端口接收所述寻址信号后所述第二晶体管导通；

步骤602，当所述第二晶体管导通后，向所述第一输入端口发送第一调试信号，当所述第一输入端口接收所述第一调试信号后，所述第一晶体管导通；

步骤603，将所述第一调试信号发送至所述锁存单元；

步骤604，通过所述输出端口输出所述第一调试信号。

一个锁存器只能锁存1bit的数据，而trim值是一串二进制数，所以需要多组锁存器来存不同的trim值，而不同组的锁存器就需要译码寻址，译码器产生的寻址信号通过选择端口SET选择目标锁存器，选择端口SET接收到寻址信号后，第二晶体管导通，只有在第二晶体管导通后，第一输入端口DIN的才能有效输入。第一输入端口DIN接收第一调试信号，然后第一晶体管导通，第一调试信号发送到锁存单元，与锁存单元的第一反相器的输出端连接的输出端口DOUT将第一调试信号输出。同时，在锁存单元内，第一调试信号经与第一反相器输出端相连的第二反相器的输入端，进入到第二反相器，经第二反相器反向输出后又传送到第一反相器的输入端。反向的第一调试信号经第一反相器后又变回原来的信号，如此反复，将第一调试信号锁存在锁存单元。

在本实施例的一种优选示例中，所述锁存器还包括：第二输入端口DINB、第三晶体管；所述第三晶体管的栅极与所述第二输入端口连接，所述第三晶体管的漏极与所述第二反相器的输出端连接，所述第三晶体管的源极与所述第一晶体管的源极以及所述第二晶体管的漏极连接；

所述方法还包括：

向所述第二输入端口DINB发送第二调试信号，所述第三晶体管在所述第二输入端口DINB接收所述第二调试信号后导通，所述第二调试信号与所述第一调试信号反向；

所述第三晶体管导通后，将所述第二调试信号发送至所述锁存单元；

采用所述第一反相器向所述第二反相器发送第一调试信号；

采用所述第二反相器向所述第一反相器发送第二调试信号。

在本实施例中，在第一输入端口DIN接收第一调试信号的同时，第二输入端口DINB接收第二调试信号；第二调试信号与第一调试信号是反向的，可以理解，第二调试信号即是经反相器反向输出后的第一调试信号；向锁存单元的两个反相器同时发送互为相向的信号的好处是，能更好的保证两个方向器之间的输出信号、输入信号是反向的，使得锁存单元内的电压更容易翻转，提高了锁存单元的稳定性。

在本申请实施例中，所述锁存器还包括：第三输入端口SET、第四晶体管；所述第四晶体管的栅极与所述第三输入端口SET连接，所述第四晶体管的漏极与所述第一晶体管的漏极以及所述第一反相器的输入端连接，所述第四晶体管的源极接地；

所述第三输入端口SET用于，在所述选择端口未接收寻址信号时，接收存储队列发送的第三调试信号；所述锁存单元还用于接收所述第三调试信号，所述输出端口DOUT还用于输出第三调试信号

第三输入端口的作用是接收存储队列中的trim值，存储在存储队列中的trim值可以是默认的trim值。第三输入端口接收到存储队列中的trim值，然后输入到锁存单元，由锁存单元输出trim值。此时，通过测量NANDFLASH芯片的性能来检测trim值是否为最佳状态值，若否，则需要使用第一输入端口和第二输入端口来不断调整trim值，直到找到最佳状态的trim值。在确定NANDFLASH芯片最佳状态的trim值后，将最佳的trim值存储到存储队列中作为默认的trim值，在NANDFLASH芯片出厂后用户将不能更改存储队列中默认的trim值。

作为本实施例的一种优选示例，所述锁存器还包括：复位端口、第五晶体管、第六晶体管；所述复位端口与所述第五晶体管的栅极以及所述第六晶体管的栅极连接，所述第五晶体管的漏极与所述第二反相器的输出端以及所述第三晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极相连，所述第六晶体管的源极接地；

所述复位端口用于接收复位信号，在所述复位端口接收所述复位信号后，所述第五晶体管以及所述第六晶体管导通，所述锁存单元复位。

在本实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管以及所述第六晶体管为NMOS晶体管。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本申请实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本申请实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本申请实施例是参照根据本申请实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本申请实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本申请所提供的一种锁存器和一种锁存器输出方法，进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种锁存器，其特征在于，包括：锁存单元、第一输入端口、选择端口、输出端口、第一晶体管、第二晶体管；所述锁存单元包括：第一反相器、第二反相器；

所述第一反相器的输入端与所述第二反相器的输出端连接，所述第一反相器的输出端与所述第二反相器的输入端以及所述输出端口连接；

所述第一晶体管的栅极与所述第一输入端口连接，所述第一晶体管的漏极与所述第一反相器的输出端连接，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述选择端口连接，所述第二晶体管的源极接地；

所述选择端口用于接收寻址信号，当所述选择端口接收所述寻址信号后所述第二晶体管导通；所述第一输入端口用于，当所述第二晶体管导通后，接收第一调试信号，当所述第一输入端口接收所述第一调试信号后，所述第一晶体管导通；所述锁存单元用于，当所述第一晶体管导通后，接收所述第一调试信号；所述输出端口用于输出所述第一调试信号。

2.根据权利要求1所述的锁存器，其特征在于，所述锁存器还包括：第二输入端口、第三晶体管；所述第三晶体管的栅极与所述第二输入端口连接，所述第三晶体管的漏极与所述第二反相器的输出端连接，所述第三晶体管的源极与所述第一晶体管的源极以及所述第二晶体管的漏极连接；

所述第二输入端口用于接收第二调试信号，所述第三晶体管在所述第二输入端口接收所述第二调试信号后导通，所述第二调试信号与所述第一调试信号反向；所述锁存单元还用于当所述第三晶体管导通后，接收所述第二调试信号；所述第一反相器用于向所述第二反相器发送第一调试信号，所述第二反相器用于向所述第一反相器发送第二调试信号。

3.根据权利要求2所述的锁存器，其特征在于，所述锁存器还包括：第三输入端口、第四晶体管；所述第四晶体管的栅极与所述第三输入端口连接，所述第四晶体管的漏极与所述第一晶体管的漏极以及所述第一反相器的输入端连接，所述第四晶体管的源极接地；

所述第三输入端口用于，在所述选择端口未接收寻址信号时，接收存储队列发送的第三调试信号；所述锁存单元还用于接收所述第三调试信号，所述输出端口还用于输出第三调试信号。

4.根据权利要求3所述锁存器，其特征在于，所述锁存器还包括：复位端口、第五晶体管、第六晶体管；所述复位端口与所述第五晶体管的栅极以及所述第六晶体管的栅极连接，所述第五晶体管的漏极与所述第二反相器的输出端以及所述第三晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极相连，所述第六晶体管的源极接地；

所述复位端口用于接收复位信号，在所述复位端口接收所述复位信号后，所述第五晶体管以及所述第六晶体管导通，所述锁存单元复位。

5.根据权利要求4所述的锁存器，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管以及所述第六晶体管为NMOS晶体管。

6.一种锁存器输出方法，其特征在于，所述锁存器包括：锁存单元、第一输入端口、选择端口、输出端口、第一晶体管、第二晶体管；所述锁存单元包括：第一反相器、第二反相器；所述第一反相器的输入端与所述第二反相器的输出端连接，所述第一反相器的输出端与所述第二反相器的输入端以及所述输出端口连接；所述第一晶体管的栅极与所述第一输入端口连接，所述第一晶体管的漏极与所述第一反相器的输出端连接，所述第一晶体管的源极与所述第二晶体管的漏极相连，所述第二晶体管的栅极与所述选择端口连接，所述第二晶体管的源极接地；

所述方法包括：

向所述选择端口发送寻址信号，当所述选择端口接收所述寻址信号后所述第二晶体管导通；

当所述第二晶体管导通后，向所述第一输入端口发送第一调试信号，当所述第一输入端口接收所述第一调试信号后，所述第一晶体管导通；

将所述第一调试信号发送至所述锁存单元；

通过所述输出端口输出所述第一调试信号。

7.根据权利要去6所述的方法，其特征在于，所述锁存器还包括：第二输入端口、第三晶体管；所述第三晶体管的栅极与所述第二输入端口连接，所述第三晶体管的漏极与所述第二反相器的输出端连接，所述第三晶体管的源极与所述第一晶体管的源极以及所述第二晶体管的漏极连接；

所述方法还包括：

向所述第二输入端口发送第二调试信号，所述第三晶体管在所述第二输入端口接收所述第二调试信号后导通，所述第二调试信号与所述第一调试信号反向；

所述第三晶体管导通后，将所述第二调试信号发送至所述锁存单元；

采用所述第一反相器向所述第二反相器发送第一调试信号；

采用所述第二反相器向所述第一反相器发送第二调试信号。

8.根据权利要求7所述的方法，其特征在于，所述锁存器还包括：第三输入端口、第四晶体管；所述第四晶体管的栅极与所述第三输入端口连接，所述第四晶体管的漏极与所述第一晶体管的漏极以及所述第一反相器的输入端连接，所述第四晶体管的源极接地；

所述方法还包括：

在所述选择端口未接收寻址信号时，向所述第三输入端口发送第三调试信号；

将所述第三调试信号发送至所述锁存单元；

采用所述输出端口输出所述第三调试信号。

9.根据权利要求8所述的方法，其特征在于，所述锁存器还包括：复位端口、第五晶体管、第六晶体管；所述复位端口与所述第五晶体管的栅极以及所述第六晶体管的栅极连接，所述第五晶体管的漏极与所述第二反相器的输出端以及所述第三晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极相连，所述第六晶体管的源极接地；

所述方法还包括：

向所述复位端口发送复位信号，在所述复位端口接收所述复位信号后，所述第五晶体管以及所述第六晶体管导通，所述锁存单元复位。

10.根据权利要求9所述的方法，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管以及所述第六晶体管为NMOS晶体管。