CN101315810A - 一种静态随机访问存储器的存储单元 - Google Patents
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Abstract
本发明公开了一种静态随机访问存储器单元，包括锁存电路、位选择电路和单掷开关电路，单掷开关电路的两端分别接锁存电路的第一数据存储节点和第二数据存储节点。与现有的技术相比，本发明的安全自擦除链路可以等效为一个“单掷开关”，它不会影响SRAM的正常工作，只有当SRAM突然掉电的情况下，“单掷开关”才会闭合，在SRAM锁存单元的数据保存节点之间形成一条低阻通路，迫使锁存单元成为一个等势体，完成信息自擦除。这种存储器单元可以有效地保护用户信息，防止SRAM存储的敏感数据和私密信息被窃取和人为攻击，从根本上解决了SRAM的信息残留问题，拓宽了SRAM在领域的应用。
Description
技术领域
本发明属于集成电路设计与制造技术，具体为静态随机访问存储器，可应用于个人、商业、金融、国防等信息安全领域，尤其适用于可信计算平台、加密、认证和智能卡等应用系统。
背景技术
静态随机访问存储器SRAM(Static RandomAccess Memory)由于其高速、低功耗的特点，作为保存敏感数据和私密信息的存储器，被广泛的应用于高端网络设备和便携式等消费电子产品中。通常认为SRAM具有数据易失性，天然的对各种攻击有较好的抵抗作用，因此在实际设计和应用中，就忽视了SRAM本身的安全问题，造成应用系统的安全隐患。实验证明，SRAM掉电后其存储的信息并没有完全丢失，并可以通过特殊方式读出来。
国内外学者和研究机构对SRAM的安全性问题进行了大量的研究，并取得了一定的成果。比如：1)限制敏感数据和私密信息在同一区域存储的总时间；2)把敏感数据和私密信息移到不同的SRAM区域；3)通过周期性的翻转存储对敏感数据和私密信息进行加密等。这些方法都是从存储策略和应用系统方面来增强敏感数据和私密信息的安全性，并没有根本解决SRAM数据残留问题。
SRAM依靠存储单元中的具有正反馈特性的交叉耦合反相器对所构成的锁存器存储“0”或“1”信息，所以电源电压一直要加在SRAM上，以使其存储单元能被锁存在正确的状态；掉电后，信息即丢失，因此SRAM属于挥发性存储器。
现有的典型6-管SRAM存储单元的电路如图1所示，SRAM单元包括锁存电路1和位选择电路2，具体是由两个P沟道MOS晶体管和四个N沟道MOS晶体管组成。两个PMOS管T2和T4是负载管，其源极相连，接电压VDD。两个NMOS管T1和T3是存储管，PMOS管T2和NMOS管T1的漏极相连，接第一数据存储节点X，PMOS管T4和NMOS管T3的栅极相连，也接第一数据存储节点X。PMOS管T4和NMOS管T3的漏极相连，接第二数据存储节点X，PMOS管T2和NMOS管T1的栅极相连，也接第二数据存储节点X。数据的原信息和反信息分别存放在X和X节点。NMOS管T1和T3的源极相连，并连接到地。NMOS管T5和T6是位选择开关管，其栅极相连，接字线WL。NMOS管T5的源极接第一数据存储节点X，漏极接位线BL。NMOS管T6的源极接第二数据存储节点X，漏极接位线BL。BL和BL是一对互补的位线。
SRAM单元在保持状态时字线WL信号为低电平，T5和T6截止。若存储单元原来存储“1”，即第一数据存储节点X为高电平，相反的，第二数据存储节点X为低电平，则锁存电路1的锁存作用体现在：X的高电平使得T3导通而T4截止，从而T3处于深线性区而使X稳定的保持在低电平；X的低电平使得T2导通而T1截止，从而T2处于深线性区使X稳定的保持在高电平。当该SRAM单元进行读或写操作时，其字线WL信号为高电平，T5和T6导通，可以分别通过位线BL和BL对第一数据存储接点X和第二数据存储接点X进行读出数据或写入数据的操作。
由于SRAM数据锁存电路的第一数据存储节点X和第二数据存储节点X存在电容(包括栅电容和寄生电容)，因此数据锁存电路的数据存储节点X和X节点电容存储的电荷也真实地体现了SRAM存储的信息。SRAM在突然掉电的情况下，其位选择开关随即断开，数据锁存电路的第一数据存储节点X和第二数据存储节点X处于高阻态，这两个节点电容上的数据电荷不仅无法彻底地泄放，而且可以残留相当长时间。目前，攻击SRAM存储的机密信息的方法诸如低温冷冻、光学读取和电磁涡流等，都是通过攻击SRAM在掉电后存在数据残留这一漏洞，从而窃取SRAM存储的机密信息。也就是说，典型的6-管SRAM在掉电的情况下存在信息残留问题，给攻击者窃取SRAM储存的机密信息提供了可乘之机。
现有技术中对上述六管单元结构也有一些改进，如两个P沟道MOS晶体管和五个N沟道MOS晶体管组成的单读/写位线SRAM存储单元，或者由四个P沟道MOS晶体管和四个N沟道MOS晶体管组成的双端口SRAM存储单元。
发明内容
本发明的目的是提供一种静态随机访问存储器的存储单元，该存储器单元实现能够自动清除其存储信息，解决了SRAM的信息残留问题。
本发明提供的静态随机访问存储器存储单元，包括锁存电路和位选择电路，其特征在于：它还包括单掷开关电路，单掷开关电路的两端分别接锁存电路的第一数据存储节点和第二数据存储节点。
本发明提供的静态随机访问存储器单元是在通用SRAM的数据锁存单元中设计一个具有自擦除锁存单元中数据的安全自擦除链路。与现有的技术相比，本发明的安全自擦除链路可以等效为一个“单掷开关”，它不会影响SRAM的正常工作，只有当SRAM突然掉电的情况下，“单掷开关”才会闭合，在SRAM锁存单元的数据存储节点之间形成一条低阻通路，迫使锁存单元成为一个等势体，完成信息自擦除。这种存储器单元可以有效地保护用户信息，防止SRAM存储的敏感数据和私密信息被窃取和人为攻击，从根本上解决了SRAM的信息残留问题，拓宽了SRAM在领域的应用。
附图说明
图1为现有的典型6-管SRAM存储单元电路图；
图2为本发明静态随机访问存储器存储单元的结构示意图；
图3为对应于图2的一种具体实施方式的电路图；
图4为对应于图2的另一种具体实施方式的电路图；
图5为一种单读/写位线静态随机访问存储器存储单元的结构示意图；
图6为一种双端口静态随机访问存储器存储单元的结构示意图。
具体实施方式
下面结合附图和实例对本发明作进一步详细的说明。
如图2所示，本发明的静态随机访问存储器单元是由锁存电路1、位选择电路2和单掷开关电路3构成。其中，锁存电路1、位选择电路2的电路结构与图1相同，单掷开关电路3的两端分别接锁存电路1的第一数据存储节点X和第二数据存储节点X。
如图1所示的现有SRAM技术中，当SRAM存储了信息时，锁存电路1中的第一数据存储节点X和第二数据存储节点X永远是一对互补的逻辑电平。当X＝“1”电平时，PMOS管T2的P沟道和NMOS管T3的N沟道富集了大量的极性相反的极化电荷(当X＝“0”电平时，NMOS管T1的N沟道和PMOS管T4的P沟道就会富集大量的极性相反的极化电荷)。当SRAM突然掉电后，NMOS管T5和T6截止，富集在PMOS管T2中P沟道和NMOS管T3中N沟道的极化电荷没有泄放通路，只有通过热极化慢慢地在器件中“中和”掉，也就是说SRAM存储的信息会残留很长时间，给窃取SRAM中的信息提供了有机可乘的安全隐患。
而在如图2所示的本发明的静态随机访问存储器SRAM中，正常情况下，单掷开关电路3是断开的，不会影响到SRAM的读写操作。只有当SRAM掉电后单掷开关电路3才会立即闭合，在锁存电路的第一数据存储节点X和第二数据存储节点X之间建立一个低阻通路，将富集在PMOS管T2中P沟道和NMOS管T3中N沟道的极化电荷“中和”掉(假设掉电之前X＝“1”电平)，迫使SRAM锁存电路1变成一个等势体，攻击者就无法分辨出SRAM存储的是“0”还是“1”，从而就保证了SRAM信息的安全。
在电路设计上，本发明中的“单掷开关”可以用一个MOS晶体管来实现，根据“单掷开关”控制信号的不同要求，MOS开关器件可以是本征MOS管、耗尽型PMOS管和低阈值PMOS管(低阈值MOS管实质上是增强型MOS管，在同种集成电路制造工艺中，其阈值的大小小于普通增强型MOS管的阈值)。如果“单掷开关”的控制信号是SRAM的正电源，那么MOS开关器件就应该选用本征MOS管或者耗尽型PMOS管；如果“单掷开关”的控制信号是内建的有源信号，那么MOS开关器件就应该选用低阈值PMOS管，本征MOS管和耗尽型PMOS管也可以作为备选器件。
下面举例对本发明作进一步详细的分析。
如图3所示的存储器单元，是由锁存电路1、位选择电路2和单掷开关电路3构成。其中，锁存电路1、位选择电路2的电路结构和连接方式与图1相同，单掷开关电路3的两端分别接锁存电路1的第一数据存储节点X和第二数据存储节点X。
SRAM的供电电源电压VCC要比SRAM阵列的Core电压VDD高0.5V～1.5V(这里的VCC作为SRAM的正电源电压，VDD是由VCC产生的用于锁存电路的局部电源电压)。单掷开关电路3包括耗尽型PMOS管T7。其中，耗尽型PMOS管T7的栅极接SRAM的电源电压VCC，源极接锁存电路1的第一数据存储节点X，漏极接锁存电路1的第二数据存储节点X(实际上PMOS管T7的源极和漏极可以不加以区分)。
下面分析图3的工作原理。SRAM中单掷开关电路3中的耗尽型PMOS管T7的栅极接电源电压VCC，故正电源电压VCC可以用作耗尽型PMOS管开关的控制信号。当SRAM正常工作时，由于VCC＞VDD+0.5V，而耗尽型PMOS管的阈值电压一般在100mV～300mV之间，因此耗尽型PMOS管工作在截止区，即单掷开关电路3是处于断开状态的，这样就不会影响SRAM的读写操作。当SRAM突然掉电后，VCC＝0V，耗尽型PMOS管工作在深饱和区，即单掷开关电路3处于闭合状态，在锁存电路1的输入端口X和输出端口X之间建立一条低阻通路，将富集在PMOS管T2中P沟道和NMOS管T3中N沟道的极化电荷“中和”掉(假设掉电之前X＝“1”电平)，迫使SRAM锁存电路1变成一个等势体，SRAM信息被擦除，从而保证SRAM中信息的安全。
图4是本发明的另外一种具体实施电路，是由锁存电路1、位选择电路2和单掷开关电路3构成。其中，锁存电路1、位选择电路2的电路结构和连接方式与图1相同，单掷开关电路3的两端分别接锁存电路1的第一数据存储节点X和第二数据存储节点X。
单掷开关电路3为低阈值PMOS管T8。低阈值PMOS管T8的栅极接SRAM的Core电压VDD，源极接锁存电路1的第一数据存储节点X，漏极接锁存电路1的第二数据存储节点X。
下面分析图4的工作原理。SRAM中单掷开关电路3中的低阈值PMOS管T8的栅极接Core电压VDD，故Core电压VDD用作低阈值PMOS管开关的控制信号。当SRAM正常工作时，由于VDD不小于第一数据存储节点X的电压或者第二数据存储节点X的电压，即：低阈值PMOS管T8的栅极电位不低于源极电位，因此低阈值PMOS管T8工作在截止区，也就是单掷开关电路3是处于断开状态，这样就不会影响正常情况下SRAM的读写操作。假设X＝“1”电平，当SRAM突然掉电后，VCC＝0V，VDD电位下降，而第一数据存储节点X所存储的数据电荷无法迅速泄放而使该节点保持一较高电位，当低阈值PMOS管T8的栅极电位比第一数据存储节点X的电位低一个阈值电压的绝对值时，T8导通，即单掷开关电路3处于闭合状态，这样就会在锁存电路1的第一数据存储节点X和第二数据存储节点X之间建立一条低阻通路，将富集在PMOS管2T中P沟道和NMOS管T3中N沟道的极化电荷“中和”掉(假设掉电之前X＝“1”电平)，迫使SRAM锁存电路1变成一个等势体，SRAM信息被擦除，从而保证SRAM中的信息的安全。
传统的六管单元结构如今还是广泛应用于静态存储器的制造，在此基础上的一些改进也是有很多例子的，本发明所设计的单掷开关电路3同样适用于这种静态存储器，其结构示意图如图5、6所示。
图5所示的单读/写位线SRAM存储单元同样包括锁存电路1和位选择电路2，具体是由两个P沟道MOS晶体管和五个N沟道MOS晶体管组成。两个PMOS管T2和T4是负载管，其源极连接，接电压VDD。两个NMOS管T1和T3是存储管，PMOS管T2和NMOS管T1的漏极相连，接第一数据存储节点X，PMOS管T4和NMOS管T3的栅极相连，也接第一数据存储节点X。PMOS管T4和NMOS管T3的漏极相连，接第二数据存储节点X，PMOS管T2和NMOS管T1的栅极相连，也接第二数据存储节点X。数据的原信息和反信息分别存放在X和X点，并且X作为信息写入节点。NMOS管T1的源极接第一数据存储节点写预充电信号线PL，NMOS管T3的源极连接到地。NMOS管T5的栅极连接写字线(WWL)，T6的栅极连接读字线(RWL)。NMOS管T5的源极接第一数据存储节点X，漏极接写位线(WBL)。NMOS管T6的源极接隔离管NMOS管T9的漏极，漏极接读位线(RBL)。NMOS管T9的栅极接第二数据存储节点X，源极连接到地。
在产生有效的写字线(WWL)信号之前，即对该单元进行写操作之前，外围控制电路产生宽脉冲信号作为写节点充电信号PL，使T1导通，节点X作为数据写入节点被充电，通过锁存电路的正反馈作用，在写字线有效前，节点X电压为“1”。当外围地址译码完成之后，写字线信号有效，PL变为“0”。接下来写字线信号有效，即为高电平，使T5导通，通过写位线(WBL)对第一数据存储接点X写入数据，如果写入的数据为“0”，节点X在写字线信号有效期间完成放电。写节点充电信号只在写数据操作时，在写位线有效前一段时间内有效，在读数据操作时始终为“0”，保证了正常的读操作。通过增加写节点充电信号PL，在写入数据前将节点X充电，避免了典型6-管SRAM存储单元因写“1”操作较困难而提高对T1和T5的栅宽设计要求。在读数据操作时，读字线(RBL)信号有效，即读字线为高电平，T6管导通，通过读位线(RBL)将第一数据存储节点X所存储的数据读出。具体的读操作为：在读字线信号有效之前，读位线被外围电路预充电到高电平，如果X存储的数据为“1”，则X为“0”，隔离管T9截止，当读字线信号有效时，读位线上仍为高电平，即读出数据“1”；如果X存储的数据为“0”，则X为“1”，隔离管T9导通，当读字线信号有效时，读位线通过T9放电，即读出数据“0”。隔离管T9隔开了读位线与第二数据存储节点X数据，保证了在读取数据时不会改变存储单元所存储的数据。该存储单元进行写操作时只需要用到写位线，进行读操作时只需要用到读位线，这是将其称为单读/写位线SRAM存储单元的原因。
如图6所示的双端口SRAM存储单元也包括锁存电路1和位选择电路2，具体是由四个P沟道MOS晶体管和四个N沟道MOS晶体管组成。两个PMOS管T2和T4是负载管，其源极相连，接电压VDD。两个NMOS管T1和T3是存储管，PMOS管T2和NMOS管T1的漏极相连，接第一数据存储节点X，PMOS管T4和NMOS管T3的栅极相连，也接第一数据存储节点X。PMOS管T4和NMOS管T3的漏极相连，接第二数据存储节点X，PMOS管T2和NMOS管T1的栅极相连，也接第二数据存储节点X。数据的原信息和反信息分别存放在X和X点。NMOS管T1和T3的源极连接到地。NMOS管T5和T6的栅极相连，接字线WL1。NMOS管T5的源极接第一数据存储节点X，漏极接位线BL1；NMOS管T6的源极接第二数据存储节点X，漏极接位线BL1。NMOS管T10和T11的栅极连接，接位选择控制信号WL2。PMOS管T10的源极接第一数据存储节点X，漏极接位线BL2；PMOS管T11的源极接第二数据存储节点X，漏极接位线BL2。该结构的SRAM能同时接受主控制电路的读和写命令。
以上所述为本发明的较佳实施例而已，但本发明不应该局限于该实施例和附图所公开的内容。所以凡是不脱离本发明所公开的精神下完成的等效或修改，都落入本发明保护的范围。
Claims (6)
1、一种静态随机访问存储器单元，包括锁存电路(1)和位选择电路(2)，其特征在于：该单元还包括单掷开关电路(3)，单掷开关电路(3)的两端分别接锁存电路(1)的第一数据存储节点(X)和第二数据存储节点(X)。
2、根据权利要求1所述的静态随机访问存储器单元，其特征在于：单掷开关电路(3)为一个MOS晶体管开关。
3、根据权利要求2所述的静态随机访问存储器单元，其特征在于：单掷开关电路(3)为本征MOS管、耗尽型PMOS管或低阈值PMOS管。
4、根据权利要求1、2或3所述的静态随机访问存储器单元，其特征在于：锁存电路(1)包括NMOS管T1和T3以及PMOS管T2和T4，位选择电路(2)包括NMOS管T5和T6；两个PMOS管T2和T4是负载管，其源极相连，接电压VDD；两个NMOS管T1和T3为存储管，PMOS管T2和NMOS管T1的漏极相连，接第一数据存储节点(X)，PMOS管T4和NMOS管T3的栅极相连，也接第一数据存储节点(X)；PMOS管T4和NMOS管T3的漏极相连，接第二数据存储节点(X)，PMOS管T2和NMOS管T1的栅极相连，也接第二数据存储节点(X)；NMOS管T1和T3的源极连接到地，NMOS管T5和T6的栅极相连，接字线信号；NMOS管T5的源极接第一数据存储节点(X)，漏极接位线(BL)；NMOS管T6的源极接第二数据存储节点(X)，漏极接另一互补的位线(BL)。
5、根据权利要求4所述的静态随机访问存储器单元，其特征在于：位选择电路(2)还包括NMOS管T9，NMOS管T9为隔离管，NMOS管T9的漏极接NMOS管T6的源极，NMOS管T9的栅极接第二数据存储节点X，源极连接地；NMOS管T1的源极连接到写预充电信号线PL。
6、根据权利要求4所述的静态随机访问存储器单元，其特征在于：位选择电路(2)还包括NMOS管T10和T11，PMOS管T10的源极接第一数据存储节点(X)，漏极接另一位线(BL2)；PMOS管11T的源极接第二数据存储节点(X)，漏极接BL2的反信号线(BL2)，PMOS管T10和T11的栅极连接，接另一字线(WL2)。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105070319A (zh) * | 2015-08-07 | 2015-11-18 | 北京兆易创新科技股份有限公司 | 一种锁存器和锁存器输出方法 |
| CN107103928A (zh) * | 2017-04-27 | 2017-08-29 | 苏州无离信息技术有限公司 | 一种新型8tsram单元电路系统 |
| CN108831515A (zh) * | 2018-05-17 | 2018-11-16 | 上海华虹宏力半导体制造有限公司 | Sram存储单元 |
| CN110459169A (zh) * | 2019-08-23 | 2019-11-15 | 云谷（固安）科技有限公司 | 一种数字驱动像素电路及其驱动方法和显示面板 |
| CN113012731A (zh) * | 2021-02-26 | 2021-06-22 | 西安微电子技术研究所 | 一种适用于大位宽cam的数据锁存电路结构 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105070319A (zh) * | 2015-08-07 | 2015-11-18 | 北京兆易创新科技股份有限公司 | 一种锁存器和锁存器输出方法 |
| CN107103928A (zh) * | 2017-04-27 | 2017-08-29 | 苏州无离信息技术有限公司 | 一种新型8tsram单元电路系统 |
| CN108831515A (zh) * | 2018-05-17 | 2018-11-16 | 上海华虹宏力半导体制造有限公司 | Sram存储单元 |
| CN110459169A (zh) * | 2019-08-23 | 2019-11-15 | 云谷（固安）科技有限公司 | 一种数字驱动像素电路及其驱动方法和显示面板 |
| CN113012731A (zh) * | 2021-02-26 | 2021-06-22 | 西安微电子技术研究所 | 一种适用于大位宽cam的数据锁存电路结构 |
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