KR0146536B1 - 반도체 메모리의 워드라인 제어회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

반도체 메모리의 워드라인 드라이버에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제

워드라인이 하이레벨의 전압일때 감지 스피드를 감소시키지 않고서도 메모리 트랜지스터의 게이트에 가해지는 스트레스를 줄일 수 있는 반도체 메모리를 제공한다.

3. 발명의 해결방법의 요지

반도체 메모리의 로우 디코더의 출력단과 메모리 셀의 워드라인간에 연결되어 상기 출력단의 전압을 반복 인버팅하는 워드라인 구동부와; 상기 출력단의 전압을 소정시간동안 지연하여 스위칭 신호를 생성하는 지연단과; 일측 플레이트가 접지에 연결된 캐패시터와; 상기 워드라인과 상기 캐패시터의 타측플레이트간에 연결되며, 상기 스위칭 신호에 응답하여 상기 워드라인에 나타나는 전압을 상기 캐패시터에 이동시키는 전달수단을 가진다.

4. 발명의 중요한 용도

반도체 메모리의 워드라인 제어회로.

Description

반도체 메모리의 워드라인 제어회로

제1도는 일반적인 플래시 메모리의 셀 스트링 구조도.

제2도는 종래의 워드라인 드라이버와 주변회로의 관계를 보여주는 블록도.

제3도는 제2도에 따른 워드라인 드라이버의 입출력 동작 타이밍도.

제4도는 본 발명에 따른 워드라인 드라이버의 구체회로도.

제5도는 제4도에 따른 동작 타이밍도.

본 발명은 낸드타입 불휘발성 플래시 메모리에 관한 것으로 특히, 리드(read) 동작시 워드라인 전압을 다단으로 변화시켜 메모리 셀의 신뢰성 향상 및 노이즈 감소를 위한 워드라인 제어회로에 관한 것이다.

최근의 컴퓨터 또는 마이크로 프로쎄서에 의해 제어되는 여러 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능 불휘발성 메모리장치(이하 EEPROM이라 칭함)를 많이 사용한다. 더욱이, 휴대용 컴퓨터 또는 노오트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가지고 있다. 고밀도 EEPROM을 달성하기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 주로 중요한 과제인데, 그러한 과제를 해결하기 위하여 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속 개구(contact hole)들의 갯수를 줄일수 있는 낸드 구조로된 셀들을 가지는 EEPROM이 선행기술로서 개발되어 왔다. 그러한 낸드 구조쎌은 1988년에 발행된 IEDM, 페이지 412 내지 415에서 제목 NEW DEVICE TECHNOLOGIES FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CELL하에 개시되어 있다. 이러한 낸드 구조셀은 제1도에 도시된 바와 같이 셀 스트링 형태를 구성한다.

제1도는 낸드타입 플래시 메모리에서 일반적으로 사용되는 셀 스트링구조를 나타낸 것이다. 제1도에 도시한 바와 같이, 플래시 메모리의 셀 스트링 구조에서는 고집적을 위해서 비트라인(BL)과 공통소오스라인(CLS)사이에는 제1선택트랜지스터(ST1)와 복수개의 메모리트랜지스터(MT1-MTi) 및 제2선택트랜지스터(ST2)가 직렬로 연결되어 있다. 제1선택트랜지스터(ST1)와 제2선택트랜지스터(ST2)를 제외한 메모리트랜지스터(MT1-MTi)는 데이터를 저장하기 위한 것들로서 그것들의 각각은 소오스와 드레인 영역상에 게이트 산화막을 개재하여 형성된 플로팅게이트와, 중간절연막을 사이에 두고 이 플로팅게이트 상에 형성된 제어 게이트를 갖고 있다. 그리하여 프로그램을 함에 있어서는 알려진 Fowler-Nordheim 터넬링(FN터널링)을 이용하여 플로팅게이트에 저장된 전하의 양에 의해 문턱전압을 조절하여 메모리 트랜지스터에 저장된 데이터를 구분한다.

통상의 불휘발성 플래시 메모리에 있어서, 데이터의 리드(Read)동작은 데이터를 읽고자하는 선택된 메모리트랜지스터에 OV의 워드라인 전압을 가하고 비선택된 메모리 트랜지스터에는 하이레벨의 전압을 가한다. 이때, 선택된 메모리 트랜지스터가 음의 문턱전압을 가진다면 디플리션 모우드의 트랜지스터로 작용하고 접지레벨 예를들면, OV의 워드라인 전압에 대해서도 채널이 형성되어 도통된다. 반면, 선택된 트랜지스터가 양의 문턱전압을 가지게 되면 인핸스먼트 트랜지스터로 작용하고 OV의 워드라인 전압에 의해서는 채널이 차단된다. 여기서 하이레벨의 워드라인 전압이 가해진 비선택 메모리 트랜지스터는 워드라인 전압이 높을수록 흐르는 전류가 증가하여 비트라인의 충전 또는 방전 시간을 줄임으로써 센스앰프등의 감지증폭기의 감지 스피드 및 마진 향상에 기여하게 된다.

제2도에는 상기한 제1도의 스트링 구조와 동작을 가지는 메모리 트랜지스터의 워드라인에 연결되어, 상기 트랜지스터의 워드라인을 제어하기 위한 종래의 워드라인 드라이버의 블록도가 도시된다. 제2도를 참조하면, 워드라인 드라이버 즉, 워드라인 제어회로는 어드레스 버퍼 10의 행관련 출력 어드레스를 디코딩하는 로우 디코더 20의 출력단 RO과 상기 메모리 셀 스트링 60의 워드라인 WL간에 위치하는 것을 알 수 있다. 제3도에는 상기 드라이버 40의 입력 및 출력신호라인에 나타나는 전압 파형이 타이밍도로서 도시되어 있다.

제2도와 제3도를 참조하여 종래의 워드라인 제어동작을 설명하면, 리드 동작시 제3도의 파형 RO과 같은 로우 디코딩 신호에 대응되어, 워드라인 인가 전압이 생성된다. 상기 워드라인(WL)에 인가하고자 할 제3도의 파형 WL과 같은 하이전압은 하이 상태로 유지되는 시간이 길수록 비선택 트랜지스터의 플로팅 게이트에 저장되어 있는 전하에 크게 영향을 주어 문턱전압의 변화를 초래하게 한다. 이러한 리드(Read)동작이 반복됨에 따라 비선택 메로리 트랜지스터의 문턱전압의 변화는 더욱 심각해져서 이후의 리드동작시 이전의 비선택 메모리 트랜지스터 중 하나를 선택해서 데이터를 읽고자 할 때 종종 오동작을 유발시킨다.

또한, 하이 스피드가 요구되는 타이밍 조건하에서는, 다수의 워드라인이 OV로 동시에 방전될 때 피크전류에 의한 접지 노이즈가 발생되는데, 이는 다른 회로동작에 영향을 주어 스피드 감소 및 오동작등의 문제점을 유발시키는 경우가 있어왔다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 워드라인 제어회로를 제공함에 있다.

본 발명의 다른 목적은 워드라인이 하이레벨의 전압일 때 감지 스피드를 감소시키지 않고서도 메모리 트랜지스터의 게이트에 가해지는 스트레스를 줄일 수 있는 불휘발성 플래시 메모리를 제공함에 있다.

본 발명의 또다른 목적은 워드라인이 방전될때 발생하는 접지노이즈를 감소시킬 수 있는 플래시 메모리를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명에 따르면, 반도체 메모리의 로우 디코더의 출력단과 메모리 셀의 워드라인간에 연결되어 상기 출력단의 전압을 반복 인버팅하는 워드라인 구동부와; 상기 출력단의 전압을 소정 시간동안 지연하여 스위칭 신호를 생성하는 지연단과; 일측 플레이트가 접지에 연결된 캐패시터와; 상기 워드라인과 상기 캐패시터의 타측플레이트간에 연결되며, 상기 스위칭 신호에 응답하여 상기 워드라인에 나타나는 전압을 상기 캐패시터에 이동시키는 전달수단을 가짐을 특징으로 한다. 상기 전달수단은 피모오스 또는 엔 모오스 트랜지스터로서 구현할 수 있으며, 경우에 따라 피, 엔 모오스의 드레인 소오스를 공통접속하고 그의 게이트에는 상기 스위칭 신호가 인가되게 할 수 있다.

이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음을 이해하여야 한다. 또한 하기 설명에서는 구체적인 메모리 소자의 명칭등과 같은 많은 특정한 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 상기한 기술적 사상에 의해 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다 할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명할 것이나, 본 발명의 기본적 스코프에서 벗어나지 않는 한도내에서 여러 가지 변화와 변경이 가능함은 물론이다. 특히 본 발명의 실시예에서는 낸드셀 구조의 플래쉬 EEPROM 메모리에 적합한 워드라인 제어회로의 경우를 예시하기로 한다.

제4도에는 본 발명의 실시예에 따른 지연단을 포함하는 워드라인 드라이버가 도시되며, 제5도에는 설명의 참조를 위해 제4도에 따른 입출력 동작 타이밍도가 나타나 있다.

제4도를 참조하면, 점선블록(100)으로 표시된 부분은 본 발명에 따른 워드라인 드라이버로서, 종래기술의 설명에서 언급된 제2도의 워드라인 드라이버 40를 포함하며, 전술한 로우 디코더 20와 메모리 셀 60간에 연결되어 있다. 이해의 편의를 위해, 입력 신호라인 RO 및 출력 신호라인 WL간에 종속접속된 인버터들 41, 42과 특정한 상태에서 기생적으로 형성되는 워드라인 캐패시터 CWL를 포함하여 이루어진 상기 종래의 워드라인 드라이버 40를 워드라인 구동부라 하면, 상기 본 발명의 실시예에 따른 드라이버 100는 상기 워드라인 구동부 40와, 지연단 70과, 캐패시터 C1와, 전달 트랜지스터 TT를 포함한다.

상기 지연단 70은 상기 로우 디코더 20의 출력단(RO)에 일측입력이 연결된 낸드 게이트 73와, 상기 출력단(RO)에 입력단이 연결된 인버터 71와, 상기 낸드 게이트 73의 타측입력을 제공하기 위해 상기 인버터 71의 출력단에 입력단이 연결된 인버터 72와, 상기 인버터 71의 출력단과 접지간에 연결된 캐패시터 74로 이루어져 있다. 상기 캐패시터 C1는 제1플레이트 단자가 접지에 연결되고 제2플레이트 단자가 노드 N1에 연결된다. 상기 트랜지스터 TT는 피형 및 엔형 모오스 트랜지스터가 서로 결합된 형태로 되어 있으며, 서로간의 드레인 및 소오스단자들이 각기 상기 출력신호라인(WL) 및 상기 노드 N1간에 접속되어 있다. 상기 파형 모오스 트랜지스터의 게이트는 상기 낸드 게이트 73의 출력에 연결되며, 상기 엔형 로오스 트랜지스터의 게이트는 상기 낸드 게이트 73의 출력을 반전시키는 인버터 80의 출력단과 연결된다.

따라서, 상기 지연단 70의 출력은 전달 트랜지스터(TT)의 스위칭 동작을 제어한다. 워드라인(WL)이 하이레벨의 전압일 경우에 있어 기생적으로 형성된 워드라인 캐패시터(CWL)에 충전된 전하는 상기 스위칭 동작에 의해 상기 캐패시터(C1)로 이동되고 소정시간 후 접지라인을 통해 방전된다. 그러므로, 상기 워드라인의 전압은 전원전압의 하이 레벨과 접지레벨로 하강하는데, 그 파형은 제5도의 파형 WL과 같이 계단 형태로 된다.

상기한 제4도와 같은 구성을 가지는 워드라인 제어회로의 구체적 동작을 제5도를 참조하여 이하에서 설명한다.

제4도에서, 리드동작시 로우 디코더 20의 출력전압(RO)이 로우에서 하이로 천이되면, 워드라인의 전압(WL)은 워드라인 구동부40의 반복 인버팅에 의해 로우에서 하이 레벨로 유지되고, 워드라인의 기생 캐패시터(CWL)에 전하가 충전된다. 이때, 상기 로우 디코더 20의 출력(RO)을 공통입력으로 하는 지연단70에 의해 상기 하이레벨의 전압은 제5도의 t1의 시간만큼 지연된 후 제5도의 출력파형 DO로서 나타난다. 상기 지연단 출력신호(DO)는 전달 트랜지스터(TT)를 도통시켜서 워드라인 캐패시터(CWL)에 저장된 전하를 캐패시터(C1)로 방전시킨다. 이로 인해 상기 워드라인(WL)의 레벨은 상기 t1시간후 Vw'의 레벨로 유지된다. 따라서, 상기 워드라인에 게이트단자가 연결된 메모리 트랜지스터에 가해지는 스트레스는 Vw-Vw'만큼 줄어든다. 상기 지연단 신호(DO)에 의해 워드라인 레벨(Vw)이 방전되는 시기를 리드동작시 데이터의 감지가 완전히 이뤄진 이후로 하는 것이 감지스피드를 향상시키는데 도움을 줄 수 있으므로, 적정한 지연시간은 상기 지연단(70)에 의해 제어될 수 있다.

상기와 관련된 워드라인 방전레벨(Vw')의 식은 다음과 같이 표현될 수 있다.

여기서 CWL'와 CL'은 각각 워드라인 캐패시터(CWL)와 캐패시터(C1)의 캐패시턴스이고, C1'는 전달트랜지스터(TT)가 도통되기 전의 캐패시터(C1)의 전위이다.

따라서 상기와 같은 결과를 바탕으로 워드라인 방전레벨(Vw')은 캐패시터(C1) 및 워드라인레벨(Vw)의 조정을 통해 결정할 수 있고, 이것은 계속적으로 하이상태인 워드라인 레벨(Vw)에서 메모리 트랜지스터에 미치는 스트레스를 종래기술에 대비할 때 현저하게 개선시킬수 있을 뿐만 아니라, 워드라인이 로우상태로 방전될 때 워드라인 레벨(Vw)보다 낮은 워드라인 방전레벨에서 방전되므로 접지 노이즈 또한 현저하게 감소시킬 수 있는 효과를 얻는다.

상기한 바와 같이, 본 발명은 워드라인이 하이레벨의 전압일 때 감지 스피드를 감소시키지 않고서도 메모리 트랜지스터의 게이트에 가해지는 스트레스를 줄일 수 있는 장점 및 우드라인의 방전될 때 발생하는 접지노이즈를 감소시킬 수 있는 이점이 있다.

Claims (8)

1. 반도체 메모리의 워드라인 제어회로에 있어서; 상기 메모리의 로우 디코더의 출력단과 메모리 셀의 워드라인간에 연결되어 상기 출력단의 전압을 반복 인버팅하는 워드라인 구동부와; 상기 출력단의 전압을 소정 시간동안 지연하여 스위칭 신호를 생성하는 지연단과; 일측 플레이트가 접지에 연결된 캐패시터와; 상기 워드라인과 상기 캐패시터의 타측플레이트간에 연결되며, 상기 스위칭 신호에 응답하여 상기 워드라인에 나타나는 전압을 상기 캐패시터에 이동시키는 전달수단을 가짐을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 전달수단은 엔 모오스 트랜지스터 또는 피 모오스 트랜지스터로 구성됨을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 전달수단은 드레인 및 소오스단자가 서로 연결되고 게이트 단자들이 상기 스위칭 신호를 수신하도록 이루어진 피형 및 엔형 모오스 트랜지스터들로 이루어짐을 특징으로 하는 회로.
4. 제1항에 있어서, 상기 지연단은 상기 로우 디코더의 출력단에 일측입력이 연결된 낸드 게이트와, 상기 출력단에 입력단이 연결된 제1인버터와, 상기 낸드 게이트의 타측입력을 제공하기 위해 상기 제1인버터의 출력단에 입력단이 연결된 제2인버터와, 상기 제1인버터의 출력단가 접지간에 연결된 캐패시터를 포함하는 것을 특징으로 하는 회로.
5. 플래시 불휘발성 반도체 메모리의 워드라인 드라이버에 있어서; 상기 메모리의 로우 디코더의 출력단과 낸드셀구조로 된 메모리 셀의 워드라인간에 연결되어 상기 메모리의 리드동작시 상기 출력단에 나타나는 전압을 2회 인버팅하는 워드라인 구동부와; 상기 출력단의 전압을 소정시간동안 지연하여 스위칭 신호를 생성하는 지연수단과; 일측 플레이트가 접지에 연결된 캐패시터와; 상기 워드라인과 상기 캐패시터의 타측 플레이트간에 연결되며, 상기 스위칭 신호에 응답하여 상기 워드라인에 나타나는 전압을 상기 캐패시터를 통해 방전시키는 전달수단을 가짐을 특징으로 하는 회로.
6. 제5항에 있어서, 상기 전달수단은 엔 모오스 트랜지스터 또는 피 모오스 트랜지스터로 구성됨을 특징으로 하는 회로.
7. 제5항에 있어서, 상기 전달수단은 드레인 및 소오스단자가 서로 연결되고 게이트 단자들이 상기 스위칭 신호를 수신하도록 이루어진 피형 및 엔형 모오스 트랜지스터들로 이루어짐을 특징으로 하는 회로.
8. 제5항 또는 제7항에 있어서, 상기 지연수단은 상기 로우 디코더의 출력단에 일측입력이 연결된 낸드 게이트와, 상기 출력단에 입력단이 연결된 제1인버터와, 상기 낸드 게이트의 타측입력을 제공하기 위해 상기 제1인버터의 출력단에 입력단이 연결된 제2인버터와, 상기 제1인버터의 출력단과 접지간에 연결된 캐패시터를 포함하는 것을 특징으로 하는 회로.