CN103365791A - 一种nand闪存 - Google Patents
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Abstract
本发明提供了一种NAND闪存，包括：存储单元；串行接口，包括第一串行端口和第二串行端口；片选使能信号输入端口，用于接收片选使能信号；控制单元，用于片选使能信号为低电平时，指示所述第一串行端口接收输入数据；当接收完输入数据后，指示所述第二串行端口输出地址对应的所述存储单元的数据。本发明能够为NAND闪存提供不同的接口，提升芯片应用的灵活性和范围；减少IO数量，降低成本。
Description
技术领域
本发明涉及存储领域，尤其涉及一种NAND闪存。
背景技术
传统的并行接口Nand Flash(闪存)原理时序示意图如图1所示。
CLE为命令锁存使能(Commad latch enable)输入端口，当CLE为高时，命令信息在WE#信号的上升沿从I/O[7:0]传送到片内命令寄存器，当不需要载入(load)命令信息时，CLE信号应始终为低；CE#为片选(Chip Enable)输入端口，低电平有效；WE#为写使能(Write Enable)输入端口，低电平有效；ALE为地址锁存使能(Address latch enable)输入端口，在ALE为高电平期间，地址信息从I/O[7:0]传送到片内地址寄存器，当不需要载入(load)地址信息时，ALE信号应始终为低；R/B#为Ready/Busy输出信号端口，被用来指示芯片正在进行Program(编程)或Erase(擦除)操作，也被用来指示在Read读操作期间数据正在从array(阵列)向数据寄存器传送；当以上操作都结束时，R/B#信号重新回到高阻态(high-impedance state)；RE#为读使能(Read Enable)输入端口，低电平有效；I/OX为数据输入输出(DataInputs/Outputs)端口，用来传输地址(Address)、数据(Data)和指令信息(instruction information)，只有在当进行读操作时才被用作输出端口(Outputs)，其它情况下都是输入(Inputs)。
传统的并行接口Nand Flash，I/O数量较多，操作起来比较复杂，封装及芯片成本也较高。
发明内容
本发明要解决的技术问题是如何为NAND闪存提供不同的接口，提升芯片应用的灵活性和范围；减少IO数量，降低成本。
为了解决上述问题，本发明提供了一种NAND闪存，包括：存储单元；
串行接口，包括第一串行端口和第二串行端口；
片选使能信号输入端口，用于接收片选使能信号；
控制单元，用于片选使能信号为低电平时，指示所述第一串行端口接收输入数据；当接收完输入数据后，指示所述第二串行端口输出地址对应的所述存储单元的数据。
进一步地，所述串行接口为I2C接口。
进一步地，所述串行接口为标准单输入输出接口。
进一步地，所述第二串行端口包括第一串行输出端口和第二串行输出端口；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行输出端口和第二串行输出端口同时输出地址对应的所述存储单元的数据。
进一步地，所述第二串行端口包括第一串行输出端口、第二串行输出端口、第三串行输出端口和第四串行输出端口；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行输出端口、第二串行输出端口、第三串行输出端口和第四串行输出端口同时输出地址对应的所述存储单元的数据。
进一步地，当所述第一串行端口接收输入数据中的命令信号、地址信号以及空字节时所述第二串行端口为高阻态。
进一步地，所述控制单元还用于当所述第一串行端口接收完输入数据中的命令信号后，指示所述第二串行端口和所述第一串行端口同时接收其余的输入数据；还用于当接收完输入数据后，指示所述第一串行端口和所述第二串行端口同时输出地址对应的所述存储单元的数据。
进一步地，所述第二串行端口包括第一串行输出端口、第二串行输出端口和第三串行输出端口；
所述控制单元还用于当所述第一串行端口接收完输入数据中的命令信号后，指示所述第一串行输出端口、第二串行输出端口和第三串行输出端口和所述第一串行端口同时接收其余的输入数据；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行端口、第一串行输出端口、第二串行输出端口和第三串行输出端口同时输出地址对应的所述存储单元的数据。
进一步地，所述第一串行端口接收输入数据中的命令信号时第二串行端口为高阻态。本发明的技术方案提出了串行接口Nand Flash的概念，包括但不限于SPI接口、I2C接口等，相比传统的并行接口Nand Flash，节省了大量I/O数量，操作简单，同时便于封装，大大降低了芯片成本。本发明的优化方案继续提出了一系列SPI接口，包括但不限于标准SPI接口、Dual Output、Quad Output、Dual I/O、Quad I/O等在提高数据传输速度的同时，也大大提高了芯片应用的灵活性。
附图说明
图1为传统的并行接口Nand Flash的时序示意图；
图2为实施例一的Nand Flash的示意框图；
图3为实施例一的Nand Flash的时序示意图；
图4为实施例二的Nand Flash的时序示意图；
图5为实施例三的Nand Flash的时序示意图；
图6为实施例四的Nand Flash的时序示意图；
图7为实施例五的Nand Flash的时序示意图。
具体实施方式
下面将结合附图及实施例对本发明的技术方案进行更详细的说明。
需要说明的是，如果不冲突，本发明实施例以及实施例中的各个特征可以相互结合，均在本发明的保护范围之内。
实施例一，一种NAND闪存，如图2所示，包括：存储单元；
串行接口，包括第一串行端口和第二串行端口；
片选使能信号输入端口，用于接收片选使能信号；
控制单元，用于片选使能信号为低电平时，指示所述第一串行端口接收输入数据(包括命令信号、地址信号，有时还包括空字节等)；当接收完输入数据后，指示所述第二串行端口输出地址对应的所述存储单元的数据。
本实施例中，所述NAND内存还可以包括一时钟信号输入端口，用于接收时钟信号，供NAND内存中其它器件使用。
本实施例中，所述NAND内存还可以包括一缓存，用于保存所述第一串行端口接收输入数据，供所述第二串行端口输出时使用。
本实施例中，所述串行接口包括标准SPI接口(也即Single Input/Output，单输入输出)、I2C接口等；图3为采用标准SPI接口的Nand Flash的时序示意图，其基本原理如下：CSB为片选使能信号输入端口接收的片选使能信号，CLK为时钟信号输入端口接收的时钟信号，SI为所述第一串行端口所接收的Commad、Address等输入数据(CSB、CLK和SI在后文中的含义与本实施例相同)，SO为所述第二串行端口输出给存储单元的数据。CSB置低后，等待所述第一串行端口接收输入数据中的Command命令信号、Address地址信号以及Dummy Byte(空字节)，此时第二串行端口为高阻态(High-Z)；接收完后所述第二串行端口输出Address地址对应的数据Data Out1、DataOut2......。
在本实施例中，输入、输出均只有一个端口。
实施例二，一种NAND闪存，结构和实施例一相同，也可以包括所述时钟信号输入端口和缓存。
本实施例中，所述第二串行端口包括第一串行输出端口和第二串行输出端口，也就是采用双输出(Dual Output)端口。
本实施例中，所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行输出端口和第二串行输出端口同时输出地址对应的所述存储单元的数据。
本实施例相比上一实施例，只需一半的时钟时间即可传输同样的数据，也即提高输出数据传输速度一倍。
图4为本实施例的时序示意图，SO1和SO2分别为所述第一、第二串行输出端口输出给存储单元的数据。CSB置低后，等待所述第一串行端口接收输入数据中的Command命令信号、Address地址信号以及Dummy Byte，此时第一、第二串行输出端口均为高阻态(High-Z)；接收完后所述第一、第二串行输出端口同时输出Address地址对应的数据Data Out1、Data Out2......。
实施例三，一种NAND闪存，结构和实施例一相同，也可以包括所述时钟信号输入端口和缓存。
本实施例中，所述第二串行端口包括第一串行输出端口、第二串行输出端口、第三串行输出端口和第四串行输出端口，也就是采用四输出(QuadOutput)端口。
本实施例中，所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行输出端口、第二串行输出端口、第三串行输出端口和第四串行输出端口同时输出地址对应的所述存储单元的数据。
本实施例中，输出数据由四个端口共同传输，可提高输出数据传输速度四倍。
图5为本实施例的时序示意图，SO1、SO2、SO3、SO4分别为所述第一、第二、第三、第四串行输出端口输出给存储单元的数据。CSB置低后，等待所述第一串行端口接收输入数据中的Command命令信号、Address地址信号以及Dummy Byte，此时第一、第二、第三、第四串行输出端口均为高阻态(High-Z)；接收完后所述第一、第二、第三、第四串行输出端口同时输出Address地址对应的数据Data Out1、Data Out2......。
实施例四，一种NAND闪存，结构和实施例一相同，也可以包括所述时钟信号输入端口和缓存。
本实施例中，所述控制单元还用于当所述第一串行端口接收完输入数据中的命令信号后，指示所述第二串行端口和所述第一串行端口同时接收其余的输入数据(包括地址信号，有时还可以包括空字节等)；还用于当接收完输入数据后，指示所述第一串行端口和所述第二串行端口同时输出地址对应的所述存储单元的数据。
本实施例采用双输入输出(Dual I/O)端口，不仅输出数据由两个端口共同传输，而且Address信号、Dummy Byte等也由第一、第二串行端口这两个端口共同传输，进一步提高了传输速度。
图6为本实施例的时序示意图，CSB置低后，等待所述第一串行端口接收输入数据中的Command命令信号，此时第二串行端口为高阻态(High-Z)；接收完毕Command命令信号后，由所述第一、第二串行端口同时接收输入数据中的Address地址信号以及Dummy Byte，接收完后由所述第一、第二串行端口同时输出Address地址对应的数据Data Out1、Data Out2......。
实施例五，一种NAND闪存，结构和实施例一相同，也可以包括所述时钟信号输入端口和缓存。
本实施例中，所述第二串行端口包括第一串行输出端口、第二串行输出端口和第三串行输出端口；
所述控制单元还用于当所述第一串行端口接收完输入数据中的命令信号后，指示所述第二串行端口(包括所述第一串行输出端口、第二串行输出端口和第三串行输出端口)和所述第一串行端口同时接收其余的输入数据(包括地址信号，有时还可以包括空字节等)；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行端口、第二串行端口(包括第一串行输出端口、第二串行输出端口和第三串行输出端口)同时输出地址对应的所述存储单元的数据。
本实施例采用四输入输出(Quad I/O)端口，不仅输出数据由四个端口共同传输，而且Address信号、Dummy Byte等也由四个端口共同传输，进一步提高了传输速度。
图7为本实施例的时序示意图，SO1、SO2、SO3分别为所述第一、第二、第三串行输出端口输出给存储单元的数据。CSB置低后，等待所述第一串行端口接收输入数据中的Command命令信号，此时第二串行端口(包括第一串行输出端口、第二串行输出端口和第三串行输出端口)均为高阻态(High-Z)；接收完毕Command命令信号后，由所述第一串行端口及第一、第二、第三串行输出端口同时接收输入数据中的Address地址信号以及Dummy Byte，接收完后由所述第一串行端口及第一、第二、第三串行输出端口同时输出Address地址对应的数据Data Out1、Data Out2......。
本发明提出的串行接口Nand Flash的概念，包括但不限于SPI、I2C等接口，其中SPI接口包括但不限于标准SPI接口、Dual Output、Quad Output、Dual I/O、Quad I/O等，凡是基于本发明提出的串行接口理念的Nand Flash均应在本发明的权利要求范围内。
上述各实施例中的各种原理示意图仅为举例说明的具体实施例，不能涵盖本发明所要求的全部权利，比如可根据实际情况灵活选择所需的I/O组合以及I/O数量、CLK也不局限于上述实施例中的具体数字。
当然，本发明还可有其他多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明的权利要求的保护范围。
Claims (9)
1.一种NAND闪存，包括：存储单元；
其特征在于，还包括：
串行接口，包括第一串行端口和第二串行端口；
片选使能信号输入端口，用于接收片选使能信号；
控制单元，用于片选使能信号为低电平时，指示所述第一串行端口接收输入数据；当接收完输入数据后，指示所述第二串行端口输出地址对应的所述存储单元的数据。
2.如权利要求1所述的NAND闪存，其特征在于：
所述串行接口为I2C接口。
3.如权利要求1所述的NAND闪存，其特征在于：
所述串行接口为标准单输入输出接口。
4.如权利要求1所述的NAND闪存，其特征在于：
所述第二串行端口包括第一串行输出端口和第二串行输出端口；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行输出端口和第二串行输出端口同时输出地址对应的所述存储单元的数据。
5.如权利要求1所述的NAND闪存，其特征在于：
所述第二串行端口包括第一串行输出端口、第二串行输出端口、第三串行输出端口和第四串行输出端口；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行输出端口、第二串行输出端口、第三串行输出端口和第四串行输出端口同时输出地址对应的所述存储单元的数据。
6.如权利要求3到5中任一项所述的NAND闪存，其特征在于：
当所述第一串行端口接收输入数据中的命令信号、地址信号以及空字节时所述第二串行端口为高阻态。
7.如权利要求1所述的NAND闪存，其特征在于：
所述控制单元还用于当所述第一串行端口接收完输入数据中的命令信号后，指示所述第二串行端口和所述第一串行端口同时接收其余的输入数据；还用于当接收完输入数据后，指示所述第一串行端口和所述第二串行端口同时输出地址对应的所述存储单元的数据。
8.如权利要求1所述的NAND闪存，其特征在于：
所述第二串行端口包括第一串行输出端口、第二串行输出端口和第三串行输出端口；
所述控制单元还用于当所述第一串行端口接收完输入数据中的命令信号后，指示所述第一串行输出端口、第二串行输出端口和第三串行输出端口和所述第一串行端口同时接收其余的输入数据；
所述控制单元指示所述第二串行端口输出地址对应的数据给所述存储单元是指：
所述控制单元指示所述第一串行端口、第一串行输出端口、第二串行输出端口和第三串行输出端口同时输出地址对应的所述存储单元的数据。
9.如权利要求7或8所述的NAND闪存，其特征在于：
所述第一串行端口接收输入数据中的命令信号时第二串行端口为高阻态。
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