CN101577099A - 串行外围接口电路及具有串行外围接口电路的显示器装置 - Google Patents

Abstract

在此提出串行外围接口电路与显示器装置。此串行外围接口电路包括主装置与从装置。主装置的输入及输出共用端同时与从装置的两个数据输入端与数据输出端电连接。当主装置传送读取指令到从装置后，主装置设定为读取状态，而从装置则从数据输出端输出对应于读取指令的数据到主装置。当主装置传送写入指令到从装置后，主装置设定为写入状态，而主装置经过从装置的数据输入端将对应于写入指令的数据传送到从装置存储。

Description

串行外围接口电路及具有串行外围接口电路的显示器装置

技术领域

本发明涉及一种串行外围接口电路以及采用此串行外围接口电路的显示器。

背景技术

近年来，液晶显示器的应用越来越广泛，许多消费类电子产品，比如手机、计算机屏幕均采用了液晶显示器作为显示的设备。通常，液晶显示器包括液晶显示面板，用于驱动此液晶显示面板的驱动电路，及用于存储此液晶显示面板初始化数据的存储装置。此驱动电路和存储装置之间的数据传输主要采用串行外围接口(Serial Peripheral Interface，底下简称SPI)，其允许在驱动电路(主装置)和存储装置(从装置)之间进行串行数据交换。

传统上，前述的串行外围接口主要分为三端口串行外围接口和四端口串行外围接口。

图1是已知用于液晶显示器的四端口串行外围接口电路的结构示意图。此四端口串行外围接口电路100包括液晶面板驱动电路110及串行存储装置120(在此以串行快闪存储器为例说明)。此液晶面板驱动电路110包括微处理器(MCU)130。此微处理器130及串行存储装置120分别包括用于传输芯片使能信号CE(Chip Enable)的芯片使能端131与121，用于传输串行时钟信号SCK的串行时钟端132与122，用于输入数据信号SI(Serial Data In，如图的SI)的数据输入端133与123，及用于输出数据信号SO(Serial Data Out，如图的SO)的数据输出端134与124。而微处理器130为四端口串行外围接口电路100的主装置，串行存储装置120为四端口串行外围接口电路100的从装置。

请一并参阅图2，为图1所示的四端口串行外围接口电路100在主装置读取周期(Master Read Cycle)中的时序控制示意图。数据传输开始前，此微处理器130的芯片使能端131输出低电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为高电位)至此串行存储装置120的芯片使能端121，使此串行存储装置120的数据输出端124被设为高阻抗(High Impedance)。数据传输开始时，此微处理器130的芯片使能端131输出高电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为低电位)至此串行存储装置120的芯片使能端121，告知串行存储装置120通信开始。

然后此微处理器130由其串行时钟端132输出八个时钟SCK至此串行存储装置120的串行时钟端122，并且由其数据输入端134在这八个时钟内传送读取指令(Read Instruction)至串行存储装置120的数据输出端123，以便告知串行存储装置120，此为数据读取周期(Read Cycle)。当在第八个时钟的下降沿(Clock Falling Edge)时，此串行存储装置120将其数据输出端124设为正常输出状态，然后根据接收的时钟由其数据输出端124输出数据到微处理器130。当数据传输结束后，此微处理器130的芯片使能端131重新输出低电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为高电位)至此串行存储装置120的芯片使能端121，使此串行存储装置120的数据输出端124设为高阻抗。

请一并参阅图3，为图1所示的四端口串行外围接口电路100的主装置写入周期(Master Write Cycle)中的时序控制示意图。数据传输开始时，微处理器130的芯片使能端131输出高电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为低电位)至此串行存储装置120的芯片使能端121，告知串行存储装置120开始传输。然后微处理器130由其串行时钟端132输出八个时钟SCK至此串行存储装置120的串行时钟端122，并且由其数据输入端134在这八个时钟内传送写入指令(Write Instruction)至串行存储装置120的数据输出端123，以便告知串行存储装置120，此次通信为数据写入周期(Write Cycle)。

当在第八个时钟的下降沿(Clock Falling Edge)时，微处理器130根据时钟SCK，由其数据输出端123输出数据至串行存储装置120。当数据传输结束后，微处理器130的芯片使能端131重新输出低电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为高电位)至串行存储装置120的芯片使能端124。在数据写入周期，此串行存储装置120的数据输出端123始终维持高阻抗。

图4是已知用于液晶显示器的三端口串行外围接口电路的结构示意图。此三端口串行外围接口电路200包括液晶面板驱动电路210及串行存储装置220。此液晶面板驱动电路210包括微处理器230。此微处理器230及串行存储装置220分别包括用于传输芯片使能信号的芯片使能端231与221，用于传输串行时钟信号SCK的串行时钟端232与222，以及用于输入/输出数据信号SI/SO(Serial data in/out)的数据输出/输出端233与223。微处理器230为三端口串行外围接口电路200的主装置，串行存储装置220为三端口串行外围接口电路200的从装置。

请一并参阅图5，为图4所示的三端口串行外围接口电路200的SPI主装置读取周期(Master Read Cycle)中的时序控制示意图。数据传输开始时，微处理器230的芯片使能端231输出高电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为低电位)至此串行存储装置220的芯片使能端221，告知串行存储装置220开始传输。然后，微处理器230由其串行时钟端232输出八个时钟SCK至此串行存储装置220的串行时钟端232，并且由其数据输入/输出端233在这八个时钟内传送读取指令(Read Instruction)至此串行存储装置220的数据输入/输出端223告知串行存储装置220此次通信为数据读取周期(Read Cycle)。当在第八个时钟的下降沿时，串行存储装置120根据接收的时钟，由其数据输入/输出端223输出数据至微处理器230。当数据传输结束后，微处理器230的芯片使能端231重新输出低电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为高电位)至串行存储装置220的芯片使能端221，而后串行存储装置220的数据输入/输出端233恢复维持在高阻抗状态。

请一并参阅图6，为图4所示的三端口串行外围接口电路200的SPI主装置写入周期(Master Write Cycle)中的时序控制示意图。数据传输开始时，微处理器230的芯片使能端231输出高电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为低电位)至串行存储装置220的芯片使能端221，告知串行存储装置220开始传输。然后，微处理器230由其串行时钟端232输出八个时钟SCK至串行存储装置220的串行时钟端222，并且由其数据输入/输出端233输出写入指令(Write Instruction)至串行存储装置220的数据输入/输出端223，告知串行存储装置220此次传输为数据写入周期。当到第八个时钟的下降沿(Clock Falling Edge)时，微处理器230根据时钟由其数据输入/输出端223输出数据至串行存储装置220。当数据传输结束后，微处理器230的芯片使能端231重新输出低电位的芯片使能信号CE(如图示的反相芯片使能信号CE#为高电位)至串行存储装置220的芯片使能端221。而后数据输入/输出端233恢复维持在高阻抗状态。

由于已知技术中的液晶显示器存在上述两种不相容的串行外围接口电路100与200，使得分别具有三端口串行外围接口及四端口串行外围接口的存储装置相互不能替换使用，不利于降低液晶显示器的设计及制造成本。

发明内容

本发明提供一种相容特性较好的串行外围接口电路及显示器装置，可使用单一输出端口同时用以作为串行外围接口的数据输入与输出接口连接端口，并且与串行外围接口(Serial Peripheral Interface，底下简称SPI)规格相容。

本发明所提出的串行外围接口电路，包括主装置与从装置。此主装置包括第一芯片使能端、第一串行时钟端，及数据输入及输出共用端，而从装置包括第二芯片使能端电连接至该主装置的该第一芯片使能端、第二串行时钟端电连接至该主装置的该第一串行时钟端、数据输入端及数据输出端同时电连接至该主装置的该输入及输出共用端。当主装置传送一读取指令到从装置后，主装置设定为读取状态，而从装置则从数据输出端输出对应于读取指令的数据到主装置。当主装置传送一写入指令到从装置后，主装置设定为写入状态，而主装置经过从装置的数据输入端将对应于写入指令的数据传送到从装置进行存储。

在上述串行外围接口电路中，从装置为串行存储装置，在一实施例中，为串行快闪存储器装置(Serial Flash Memory Device)。

在上述串行外围接口电路中，主装置为具有三端口串行外围接口，而从装置具有四端口串行外围接口。

在上述串行外围接口电路中，其中在从装置内部包括多个缓冲存储器，其中这些缓冲存储器至少包括一第一缓冲存储器，用以单向接收并暂存数据输入端所传送的数据，以及一第二缓冲存储器，用以单向暂存并输出欲从数据输出端所输出的数据。

在上述串行外围接口电路中，其中主装置包括多个缓冲存储器，其中这些缓冲存储器至少包括一第一缓冲存储器与一第二缓冲存储器，此第一缓冲存储器与第二缓冲存储器皆电连接到数据输入及输出共用端。在一实施例中，当主装置设定为读取状态时，第一缓冲存储器单向接收并暂存来自从装置并经由数据输入及输出共用端所传来的数据，而第二缓冲存储器则处于非使能状态。在另一实施例中，当主装置设定为写入状态时，第二缓冲存储器单向传送数据，以经由数据输入及输出共用端至从装置。

本发明所提出的显示器装置，包括显示面板、驱动电路与串行存储装置。驱动电路耦接至显示面板，用以接收显示数据信号，并将显示数据传送到显示面板。此驱动电路包含有一第一串行外围接口与一串行存储装置。此第一串行外围接口包含第一芯片使能端、第一串行时钟端、以及数据输入及输出共用端。串行存储装置具有一第二串行外围接口。此第二串行外围接口包含一第二芯片使能端，电连接至第一芯片使能端、一第二串行时钟端电连接至第一串行时钟端、数据输入端电连接至数据输入及输出共用端、以及数据输出端，电连接至数据输入及输出共用端。当驱动电路传送一读取指令到串行存储装置后，驱动电路设定为读取状态，而串行存储装置则从数据输出端输出对应于读取指令的数据到驱动电路。当驱动电路传送写入指令到串行存储装置后，驱动电路设定为写入状态，而驱动电路经过串行存储装置的数据输入端将对应于写入指令的数据传送到串行存储装置存储。

其中，上述驱动电路用以接收显示数据信号，并传送到显示面板。此驱动电路具有三端口信号传输端的串行外围接口，其中上述三端口信号传输端包括第一芯片使能端、第一串行时钟端，及数据输入及输出共用端。而串行存储装置具有四端口输入输出端的串行外围接口，其中所述的四端口信号传输端包括第二芯片使能端、第二串行时钟端、数据输入端及数据输出端。此驱动电路与串行存储装置相连接，包括第一芯片使能端与第二芯片使能端对应电连接、第一串行时钟端与第二串行时钟端对应电连接、以及输入及输出共用端同时与数据输入端与数据输出端电连接。

当驱动电路传送读取指令到串行存储装置后，驱动电路设定为读取状态，而串行存储装置则从数据输出端输出对应于读取指令的数据到驱动电路。当驱动电路传送写入指令到串行存储装置后，驱动电路设定为写入状态，而驱动电路经过串行存储装置的数据输入端将对应于写入指令的数据传送到串行存储装置存储。

在上述串行外围接口电路中，所述串行存储装置，在一实施例中，为串行快闪存储器装置(Serial Flash Memory Device)。

上述的显示器装置，其中串行存储装置内部包括多个缓冲存储器，其中至少包括一缓冲存储器用以单向接收并暂存数据输入端所传送的数据，另一缓冲存储器用以单向暂存并输出欲从数据输出端所输出的数据。

上述的显示器装置，其中驱动电路包括多个缓冲存储器，其中这些缓冲存储器至少包括一第一缓冲存储器与一第二缓冲存储器，此第一缓冲存储器与第二缓冲存储器皆电连接到数据输入及输出共用端。在一实施例中，当第一串行外围接口设定为读取状态时，第一缓冲存储器单向接收并暂存来自第二串行外围接口并经由数据输入及输出共用端所传来的数据，而第二缓冲存储器则处于非使能状态。在另一实施例中，当第一串行外围接口设定为写入状态时，第二缓冲存储器单向传送数据，以经由数据输入及输出共用端至第二串行外围接口。

在上述串行外围接口电路中，其中在第二串行外围接口内部包括多个缓冲存储器，其中这些缓冲存储器至少包括一第一缓冲存储器，用以单向接收并暂存数据输入端所传送的数据，以及一第二缓冲存储器，用以单向暂存并输出欲从数据输出端所输出的数据。

本发明所提供的串行外围接口电路可使具有三端口串行外围接口的液晶面板驱动电路读取具有四端口串行外围接口的串行存储装置，使得此串行外围接口电路具有较佳的相容特性。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1绘示已知用于液晶显示器的四端口串行外围接口电路的结构示意图。

图2绘示图1所示的四端口串行外围接口电路的数据读取时序控制图。

图3绘示图1所示的四端口串行外围接口电路的数据写入时序控制图。

图4绘示已知用于液晶显示器的三端口串行外围接口电路的结构示意图。

图5绘示图4所示的三端口串行外围接口电路的数据读取时序控制图。

图6绘示图4所示的三端口串行外围接口电路的数据写入时序控制图。

图7绘示本发明一优选实施方式的串行外围接口电路的结构示意图。

图8绘示图7所示的外围接口电路中的微处理器及串行存储装置的内部电路结构示意图。

图9绘示图7所示的串行外围接口电路的数据读取时序控制图。

图10绘示图7所示的外围接口电路在数据写入取时的电信号传输示意图。

图11绘示图7所示的外围接口电路在数据读取时的电信号传输示意图。

图12绘示图7所示的串行外围接口电路的数据写入时序控制图。

图13绘示本发明一优选实施方式的液晶显示装置的结构示意图。

【主要元件符号说明】

100、200、300：串行外围接口电路

110、210、310：液晶面板驱动电路

120、220、320：串行存储装置

130、230、330：微处理器

131、231、331、121、221、321：芯片使能端

132、232、332、122、222、322：串行时钟端

123、133、323：数据输入端

124、134、324：数据输出端

233、223、333：数据输入/输出端

具体实施方式

图7所示为本发明的优选实施方式的串行外围接口电路的结构示意图。此串行外围接口电路300包括驱动电路310及串行存储装置320。在此驱动电路310以液晶显示面板(Liquid Crystal Display，LCD)为例说明，但不以此为限。而此串行存储装置320在此以串行快闪存储器(Serial Flash Memory)为例说明。

驱动电路310包括微处理器330。此微处理器330为具有三端口串行外围接口的主装置(Master Device)，包括用于传输芯片使能信号CE的芯片使能端331，用于传输串行时钟信号SCK的串行时钟端332，及用于输出及输出数据信号SI(Signal Input)与SO(Signal Output)的数据输入/输出端333。

串行存储装置320为具有四端口串行外围接口的从装置(Slave Device)，包括用于传输芯片使能信号CE的芯片使能端321，用于传输串行时钟信号SCK的串行时钟端322，用于输出数据信号SO的数据输出端323，以及用于输入数据信号SI的数据输入端324。如图7所示，微处理器330及串行存储装置320的芯片使能端331与321相互电连接，串行时钟端332与322相互电连接；而串行存储装置320的数据输入端323及数据输出端324均电连接至微处理器330的数据输入/输出端333。

请一并参阅图8，图8为微处理器330及串行存储装置320的内部电路结构示意图。其中，串行存储装置320内部包括四个缓冲存储器(Buffer)，包括三个相同传输方向的缓冲存储器325与另一传输方向的缓冲存储器326。串行存储装置320的芯片使能端321、串行时钟端322及数据输入端324接收的信号分别通过缓冲存储器单向传输至其内部电路，如数据输入端324所连接的缓冲存储器325。串行存储装置320的内部信号则是通过缓冲存储器326单向传输至数据输出端323。

微处理器330亦包括四个缓冲存储器，其中三个相同传输方向的缓冲存储器(例如缓冲存储器334)，与另一传输方向的缓冲存储器335。通过不同的缓冲存储器334，微处理器330可将其内部信号分别单向传输至芯片使能端331、串行时钟端332与数据输入/输出端333。而由微处理器330的数据输入/输出端333所接收的信号则通过缓冲存储器335单向传输到其内部电路。

此外，连接到数据输入/输出端333的缓冲存储器334则由控制信号336所控制，以控制数据传输的方向；例如，当控制信号336为高电位时，此缓冲存储器334正常工作，以将数据传输出去；而当控制信号336为低电位时，连接到数据输入/输出端333的缓冲存储器334停止工作，且维持在高阻抗状态，此时便由缓冲存储器335来进行数据接收的工作。

请参考图9，图9为图7所示的串行外围接口电路300在SPI主装置读取周期(Master Read Cycle)中的时序控制示意图。在开始传输数据前，微处理器330的芯片使能端331所输出芯片使能信号CE为低电位(如图示的反相芯片使能信号CE#为高电位)，并传送到串行存储装置320的芯片使能端321，使串行存储装置320的数据输出端323被设为高阻抗。

在数据开始传输时，微处理器330的芯片使能信号CE转为高电位，而芯片使能端331所输出的反相芯片使能信号CE#则转为低电位，并传送到串行存储装置320的芯片使能端321，告知串行存储装置320即将开始进行传输。然后，微处理器330由串行时钟端332输出八个时钟SCK至串行存储装置320的串行时钟端322。同时，将控制信号336转为高电位，使缓冲存储器334正常工作，并且在此八个时钟内输出读取指令(Read Instruction)。此读取指令经由微处理器330的数据输入/输出端333传输至串行存储装置320的数据输入端324，以告知串行存储装置320此次通信为数据读取周期。

当串行存储装置320接收到第八个时钟的下降沿(Falling Edge)时，串行存储装置320将其数据输出端323设为正常输出状态，然后根据时钟SCK，由其数据输出端323输出数据至微处理器330的数据输入/输出端333。此时，控制信号336转为低电位，受其控制的缓冲存储器334则停止工作并呈现高阻抗。如图所示，此控制信号336用以控制数据传输的方向(Data Direct)。此时，微处理器330的数据输入/输出端333经由缓冲存储器335传输至微处理器330的内部电路。

当数据传输结束后，微处理器330的芯片使能信号CE转为低电位，而芯片使能端331所输出的反相芯片使能信号CE#则转为高电位，使串行存储装置320的数据输出端323被设为高阻抗，停止数据的输出。

请一并参阅图10，图10为图7所示的串行外围接口电路300的读出数据方向示意图。从串行存储装置320的数据输出端323输出，对应于微处理器330读取指令所读取到的数据，经由传输路径340传送到微处理器330的数据输入/输出端333，并经由缓冲存储器335传输至微处理器330的内部电路。

请参考图11，为图7所示的串行外围接口电路300的SPI主装置写入周期(Master Write Cycle)中的时序控制示意图。数据开始传输时，微处理器330的芯片使能信号CE转为高电位，而芯片使能端331所输出的反相芯片使能信号CE#则转为低电位，并传送到串行存储装置320的芯片使能端321，告知串行存储装置320开始传输。

然后，微处理器330由串行时钟端332输出八个时钟SCK至串行存储装置320的串行时钟端322。同时，将控制信号336转为高电位，使缓冲存储器334正常工作，并且在此八个时钟内输出写入指令(Write Instruction)。此写入指令经由微处理器330的数据输入/输出端333传输至串行存储装置320的数据输入端324，以告知串行存储装置320此次通信为数据写入周期。

当串行存储装置320接收到第八个时钟的下降沿(Clock Falling Edge)时，串行存储装置320将其数据输出端324设为正常输入状态，而控制信号336仍维持在高电位，使缓冲存储器334正常工作。然后根据时钟SCK，将读取的数据从数据输入端324，将数据传送到串行存储装置320内部以便存储。

在上述传送指令或是传送数据到串行存储装置320时，微处理器330内的缓冲存储器334与串行存储装置320的缓冲存储器326都是维持高阻抗而未被使能运作。

当数据传输结束后，微处理器330的芯片使能信号CE转为低电位，而芯片使能端331所输出的反相芯片使能信号CE#则转为高电位，使串行存储装置320的数据输入端324被设为高阻抗。

请一并参阅图12，为图7所示的串行外围接口电路300的写入数据方向示意图。从微处理器330的数据输入/输出端333，将数据经由传输路径350传送到串行存储装置320的数据输入端323，并传到串行存储装置320内部对应于写入指令的位置加以存储。

上述串行外围接口电路300可与液晶显示面板结合而构成液晶显示装置。如图13所示，串行外围接口电路300设置在液晶显示面板400上，且串行外围接口电路300与显示面板400电性连接。其中，此液晶面板驱动电路310用于接收外部电路输入的图像信号，然后根据此图像序号产生灰阶电压以驱动此液晶显示面板400显示图像。此串行存储装置320用于存储此液晶显示面板400的相关初始化数据。

本发明提供的串行外围接口电路可使具有三端口串行外围接口的液晶面板驱动电路读取具有四端口串行外围接口的串行存储装置，使得此串行外围接口电路的兼容性较好。

本发明的其替代实施方式中，此串行外围接口电路300还可以用于其他采用串行存储装置的电子设备，如手机，掌上计算机等。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求书所界定者为准。

Claims (19)

1.一种串行外围接口电路，其包括：

一主装置，其包括：

一第一芯片使能端；

一第一串行时钟端；以及

一数据输入及输出共用端；以及

一从装置，其包括：

一第二芯片使能端，电连接至该主装置的该第一芯片使能端；

一第二串行时钟端，电连接至该主装置的该第一串行时钟端；

一数据输入端，电连接至该主装置的该输入及输出共用端；以及

一数据输出端，电连接至该主装置的该输入及输出共用端，

其中当该主装置传送一读取指令到该从装置后，该主装置设定为读取状态，而该从装置则从该数据输出端输出对应于该读取指令的数据到该主装置，以及当该主装置传送一写入指令到该从装置后，该主装置设定为写入状态，而该主装置经过该从装置的该数据输入端将对应于该写入指令的数据传送到该从装置进行存储。

2.如权利要求1所述的串行外围接口电路，其中该从装置为串行存储装置。

3.如权利要求2所述的串行外围接口电路，其中该串行存储装置为串行快闪存储器装置。

4.如权利要求1所述的串行外围接口电路，其中该主装置具有三端口串行外围接口。

5.如权利要求1所述的串行外围接口电路，其中该从装置具有四端口串行外围接口。

6.如权利要求1所述的串行外围接口电路，其中该主装置的第一芯片使能端与该从装置的第二芯片使能端用于传输芯片使能信号。

7.如权利要求1所述的串行外围接口电路，其中该主装置的第一串行时钟端及该从装置的第二串行时钟端用于传输串行时钟信号。

8.如权利要求1所述的串行外围接口电路，其中该从装置内部包括多个缓冲存储器，其中该多个缓冲存储器至少包括一第一缓冲存储器，用以单向接收并暂存该数据输入端所传送的数据，以及一第二缓冲存储器，用以单向暂存并输出欲从该数据输出端所输出的数据。

9.如权利要求1所述的串行外围接口电路，其中该主装置包括多个缓冲存储器，其中该多个缓冲存储器至少包括一第一缓冲存储器与一第二缓冲存储器，该第一缓冲存储器与该第二缓冲存储器皆电连接到该数据输入及输出共用端。

10.如权利要求9所述的串行外围接口电路，其中当该主装置设定为读取状态时，该第一缓冲存储器单向接收并暂存来自该从装置并经由该数据输入及输出共用端所传来的数据，而该第二缓冲存储器则处于非使能状态。

11.如权利要求9所述的串行外围接口电路，其中当该主装置设定为写入状态时，该第二缓冲存储器单向传送数据，以经由该数据输入及输出共用端至该从装置。

12.一种显示器装置，包括：

一显示面板；

一驱动电路，耦接至该显示面板，用以接收一显示数据信号，并将该显示数据传送到该显示面板，该驱动电路包含有：

一第一串行外围接口，其包含有：

一第一芯片使能端；

一第一串行时钟端；以及

一数据输入及输出共用端；以及

一串行存储装置，其具有：

一第二串行外围接口，其包含有：

一第二芯片使能端，电连接至该第一芯片使能端；

一第二串行时钟端，电连接至该第一串行时钟端；

一数据输入端，电连接至该数据输入及输出共用端；以及

一数据输出端，电连接至该数据输入及输出共用端；

其中当该驱动电路传送一读取指令到该串行存储装置后，该驱动电路设定为读取状态，而该串行存储装置则从该数据输出端输出对应于该读取指令的数据到该驱动电路，以及当该驱动电路传送写入指令到该串行存储装置后，该驱动电路设定为写入状态，而该驱动电路经过该串行存储装置的该数据输入端将对应于该写入指令的数据传送到该串行存储装置存储。

13.如权利要求12所述的显示器装置，其中该串行存储装置为串行快闪存储器装置。

14.如权利要求12所述的显示器装置，其中该驱动电路的第一芯片使能端与该串行存储装置的第二芯片使能端用于传输芯片使能信号。

15.如权利要求12所述的显示器装置，其中该驱动电路的第一串行时钟端及该串行存储装置的第二串行时钟端用于传输串行时钟信号。

16.如权利要求12所述的显示器装置，其中该串行存储装置内部包括多个缓冲存储器，其中该多个缓冲存储器至少包括一第一缓冲存储器，用以单向接收并暂存该数据输入端所传送的数据，以及一第二缓冲存储器用以单向暂存并输出欲从该数据输出端所输出的数据。

17.如权利要求12所述的显示器装置，其中该驱动电路包括多个缓冲存储器，其中该多个缓冲存储器至少包括一第一缓冲存储器与一第二缓冲存储器，该第一缓冲存储器与该一第二缓冲存储器皆电连接至该数据输入及输出共用端。

18.如权利要求17所述的显示器装置，其中当该驱动电路设定为读取状态时，该第一缓冲存储器单向接收并暂存来自该串行存储装置并经由该数据输入及输出共用端所传来的数据，而该第二缓冲存储器则处于非使能状态。

19.如权利要求17所述的显示器装置，其中当该驱动电路设定为写入状态时，该第二缓冲存储器单向传送数据，以经由该数据输入及输出共用端至该串行存储装置。

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