KR101003150B1 - 어드레스 시프트 회로 및 방법 - Google Patents

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Abstract

본 발명은 시프트 제어신호에 응답하여 어드레스 신호를 순차적으로 시프트 시키기 위한 시프트 셀 블록; 및 순차적으로 시프트시킨 리드 명령 또는 라이트 명령을 이용하여 상기 복수개의 시프트 셀을 열(column) 단위로 활성화시키기 위한 상기 시프트 제어신호를 생성하도록 구성된 컨트롤 셀 블록을 구비하는 어드레스 시프트 회로를 제공한다.
Figure R1020090042045
어드레스, 리드 명령, 라이트 명령

Description

어드레스 시프트 회로 및 방법{CIRCUIT AND METHOD FOR SHIFTING ADDRESS}
본 발명은 반도체 장치에 관한 것으로서, 특히 어드레스 시프트 회로 및 방법에 관한 것이다.
반도체 장치, 예를 들어, 반도체 메모리 장치는 외부에서 입력된 어드레스를 리드(Read) 또는 라이트(Write)와 같은 명령의 동작 타이밍에 맞도록 클럭 신호(CLK)를 기준으로 정해진 시간만큼 시프트(shift) 시키기 위한 어드레스 시프트 회로가 구비된다.
도 1은 종래의 기술에 따른 어드레스 시프트 회로(10)의 블록도이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 어드레스 시프트 회로(10)는 시프트 레지스터(shift register) 구조로서, 복수개의 플립플롭(flip-flop) (11)으로 구성된다.
가장 앞 단에 배치된 플립플롭(11)들이 리드 명령(RD) 또는 라이트 명령(WT)에 따라 어드레스 신호들(A0 ~ An)을 입력 받고, 그 이후의 플립플롭(11)들이 상기 어드레스 신호들(A0 ~ An)을 클럭 신호(CLK)에 따라 순차적으로 시프트시켜 시프트된 어드레스 신호들(A0_n ~ An_n)을 출력한다.
도 2는 도 1의 플립플롭(11)의 회로도이다.
도 2에 도시된 바와 같이, 플립플롭(11)은 복수개의 인버터(IV1 ~ IV5) 및 복수개의 패스 게이트(PG1, PG2)로 구성할 수 있다.
상기 플립플롭(11)은 클럭 신호(CLK)의 로우 레벨 구간에 입력 신호(D)를 래치하고, 상기 래치된 신호를 클럭 신호(CLK)의 하이 레벨 구간에 출력 신호(Q)로서 출력하도록 구성된다. 즉, 플립플롭(11)은 클럭 신호(CLK)의 로우 레벨 구간과 하이 레벨 구간에 동작하는 2단(2-stage) 구조이다.
상술한 종래의 기술에 따른 어드레스 시프트 회로는 다음과 같은 문제점이 있다.
첫째, 모든 플립플롭(11)들이 클럭 신호(CLK)에 따라 동작한다. 따라서 어드레스 시프트 동작시 실제 동작에 필요한 타이밍과 일치되는 어드레스 신호를 출력하는 플립플롭 이외의 나머지 모든 플립플롭(11) 또한 클럭 신호(CLK)의 토글링(toggling)이 발생할 때마다 동작하므로 불필요한 전류 소모를 유발한다.
둘째, 도 2에 도시된 바와 같이, 플립플롭(11)이 클럭 신호(CLK)의 하이 레벨 구간과 로우 레벨 구간에 각각 래치와 출력을 수행하는 2단(2-stage) 구조이므로 회로면적을 증가시킨다.
본 발명은 소비 전류 및 회로 면적을 감소시킬 수 있도록 한 어드레스 시프트 회로 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 어드레스 시프트 회로는 시프트 제어신호에 응답하여 어드레스 신호를 시프트 시키기 위한 시프트 셀; 및 리드 명령 또는 라이트 명령을 이용하여 상기 시프트 셀을 활성화시키기 위한 상기 시프트 제어신호를 생성하도록 구성된 컨트롤 셀을 구비함을 특징으로 한다.
본 발명에 따른 어드레스 시프트 회로는 시프트 제어신호에 응답하여 어드레스 신호를 순차적으로 시프트 시키기 위한 시프트 셀 블록; 및 순차적으로 시프트시킨 리드 명령 또는 라이트 명령을 이용하여 상기 복수개의 시프트 셀을 열(column) 단위로 활성화시키기 위한 상기 시프트 제어신호를 생성하도록 구성된 컨트롤 셀 블록을 구비함을 다른 특징으로 한다.
본 발명에 따른 어드레스 시프트 회로는 행렬 형태로 배치된 복수개의 시프트 셀을 구비하고, 상기 복수개의 시프트 셀이 열(column) 단위로 시프트 제어신호의 신호 비트를 공통 입력 받으며, 상기 시프트 제어신호의 신호 비트가 활성화된 경우 어드레스 신호를 시프트 시키도록 구성된 시프트 셀 블록; 및 상기 클럭 신호를 이용하여 리드 명령 또는 라이트 명령을 순차적으로 시프트 시키는 복수개의 컨트롤 셀을 구비하며, 상기 복수개의 컨트롤 셀 중에서 상기 리드 명령 또는 상기 라이트 명령을 입력 받은 컨트롤 셀 만이 상기 시프트 제어신호의 신호 비트를 활성화시키도록 구성된 컨트롤 셀 블록을 구비함을 또 다른 특징으로 한다.
본 발명에 따른 어드레스 시프트 방법은 클럭 신호에 응답하여 리드 명령 또는 라이트 명령을 순차적으로 시프트 시키는 명령 시프팅 단계; 및 행렬 형태로 배치된 복수개의 시프트 셀 중에서 열 단위의 시프트 셀들을 상기 리드 명령 또는 라이트 명령의 시프팅 타이밍에 맞도록 순차적으로 활성화시켜 어드레스를 시프트시키는 어드레스 시프팅 단계를 포함함을 특징으로 한다.
본 발명에 따른 어드레스 시프트 회로 및 방법은 불필요한 시프트 셀들의 동작을 방지하므로 전류 소모량을 감소시킬 수 있다.
또한 본 발명에 따른 어드레스 시프트 회로는 종래에 비해 간소화된 구조로 시프트 셀이 구성되므로 회로 면적을 감소시켜 레이아웃 마진을 증가시킬 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 어드레스 시프트 회로(100)의 블록도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 어드레스 시프트 회로(100)는 입력 셀 블록(110), 컨트롤 셀 블록(120) 및 시프트 셀 블록(130)을 구비한다.
상기 입력 셀 블록(110)은 복수개의 입력 셀(input cell)(110-1 ~ 110-n)을 구비한다. 상기 입력 셀 블록(110)은 클럭 신호(CLK)에 따라 리드 명령(RD) 또는 라이트 명령(WT)을 입력 받아 상기 컨트롤 셀 블록(120)으로 전달하고, 상기 리드 명령(RD) 또는 라이트 명령(WT)에 따라 어드레스 신호들(A0 ~ An)을 입력 받아 상기 시프트 셀 블록(130)으로 전달하도록 구성된다.
상기 입력 셀(110-1)은 클럭 신호(CLK)에 따라 리드 명령(RD) 또는 라이트 명령(WT)을 입력 받아 상기 컨트롤 셀 블록(120)으로 전달한다. 상기 입력 셀들(110-2 ~ 110-n)은 리드 명령(RD) 또는 라이트 명령(WT)에 따라 상기 어드레스 신호들(A0 ~ An)을 입력 받아 상기 시프트 셀 블록(130)으로 전달한다.
상기 컨트롤 셀 블록(120)은 복수개의 컨트롤 셀(control cell)(120-1 ~ 120-n)을 구비한다. 상기 컨트롤 셀 블록(120)은 상기 클럭 신호(CLK)에 따라 리드 명령(RD) 또는 라이트 명령(WT)을 순차적으로 시프트시키며, 상기 순차적으로 시프트되는 리드 명령(RD) 또는 라이트 명령(WT)을 이용하여 상기 시프트 셀 블록(130)의 시프트 동작을 열(column) 단위로 제어하기 위한 시프트 제어신호(I<1:n>/IB<1:n>)를 생성하도록 구성된다.
상기 시프트 셀 블록(130)은 행렬 구조의 복수개의 시프트 셀(shift cell)(130A0_1 ~ 130An_n)을 구비한다. 상기 복수개의 시프트 셀(130A0_1 ~ 130An_n)은 n개의 열 방향의 시프트 셀 그룹(이하, 시프트 셀 그룹)(130A<0:n>_1 ~ 130A<0:n>_n)들이 상기 시프트 제어신호(I<1:n>/IB<1:n>)에 따라 시프트 동작의 활성화 여부가 결정된다. 즉, 시프트 셀 그룹(130A<0:n>_1)은 시프트 제어신호(I1/IB1)에 따라 활성화가 결정되고, 시프트 셀 그룹(130A<0:n>_2)은 시프트 제어신호(I2/IB2)에 따라 활성화가 결정되며, 이런 방식으로 전체 시프트 셀 그 룹(130A<0:n>_1 ~ 130A<0:n>_n)들이 상기 시프트 제어신호(I<1:n>/IB<1:n>)에 따라 활성화 여부가 결정된다.
도 4는 도 3의 컨트롤 셀(120-1)의 회로도이다.
상기 복수개의 컨트롤 셀(120-1 ~ 120-n)은 동일하게 구성할 수 있다. 도 4에 도시된 바와 같이, 컨트롤 셀(120-1)은 복수개의 인버터(IV11 ~ IV17) 및 복수개의 패스 게이트(PG11, PG12)로 구성할 수 있다.
상기 컨트롤 셀(120-1)은 클럭 신호(CLK)의 로우 레벨 구간에 입력 신호(D)로서 리드 명령(RD) 또는 라이트 명령(WT)을 입력 받아 래치한다. 그리고 래치된 리드 명령(RD) 또는 라이트 명령(WT)을 상기 클럭 신호(CLK)의 하이 레벨 구간에 출력 신호(Q)로서 출력함과 동시에 시프트 제어신호(I1/IB1)로서 출력하도록 구성된다.
도 5는 도 3의 시프트 셀(130A0_1)의 회로도이다.
상기 복수개의 시프트 셀(130A0_1 ~ 130An_n)은 동일하게 구성할 수 있다. 도 5에 도시된 바와 같이, 시프트 셀(130A0_1)은 두 개의 인버터(IV21, IV22) 및 하나의 패스 게이트(PG21) 만으로 구성할 수 있다. 본 발명에 따른 복수개의 시프트 셀(130A0_1 ~ 130An_n)은 동일한 동작을 수행하는 종래기술의 구성 즉, 도 2의 플립플롭(11)에 비해 훨씬 간소화된 회로 구성을 갖는 것을 알 수 있다.
상기 복수개의 시프트 셀(130A0_1 ~ 130An_n)은 시프트 제어신호(I<1:n>)가 하이 레벨로 천이하면 패스 게이트(PG21)가 턴 온 되므로 입력 신호(D)를 래치하여 다음 단의 시프트 셀로 전달하도록 구성된다. 예를 들어, 시프트 셀(130A0_1)은 시 프트 제어신호(I1)가 하이 레벨로 천이하면, 입력 신호(D)로서 입력 셀(110_2)에 래치된 어드레스 신호(A0)를 래치하여 시프트 셀(130A0_2)로 전달한다.
한편, 상기 복수개의 시프트 셀(130A0_1 ~ 130An_n)은 시프트 제어신호(I<1:n>)가 로우 레벨이면 패스 게이트(PG21)가 턴 오프 되므로 전류 패스가 차단된다.
상술한 구성을 갖는 본 발명에 따른 어드레스 시프트 방법을 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.
도 6은 본 발명에 따른 어드레스 시프트 회로의 출력 파형도이다.
리드 명령(RD)이 입력되면, 도 3의 입력 셀(110_1)이 로우 레벨의 클럭 신호(CLK)에 응답하여 상기 리드 명령(RD)을 래치하고, 하이 레벨의 클럭 신호(CLK)에 응답하여 상기 리드 명령(RD)을 컨트롤 셀 블록(120)에 전달한다.
또한 입력 셀들(110_2 ~ 110_n)이 상기 리드 명령(RD)에 응답하여 어드레스 신호들(A0 ~ An)을 시프트 셀 블록(130)에 전달한다.
상기 컨트롤 셀 블록(120)은 상기 리드 명령(RD)을 순차적으로 시프트시키고, 순차적으로 시프트되는 리드 명령(RD)에 따라 시프트 제어신호(I<1:n>/IB<1:n>)를 순차적으로 활성화시킨다. 즉, 시프트 제어신호(I<1:n>/IB<1:n>)들은 그 활성화 타이밍이 중복되지 않는다. 이때 시프트 제어신호(I<1:n>)는 하이 레벨로 활성화되고, 시프트 제어신호(IB<1:n>)는 로우 레벨로 활성화된다.
상기 순차적으로 활성화되는 시프트 제어신호(I<1:n>/IB<1:n>)들에 따라 n개 의 시프트 셀 그룹(130A<0:n>_1 ~ 130A<0:n>_n)들이 순차적으로 활성화된다.
즉, 활성화된 시프트 제어신호(I1/IB1)에 따라 복수개의 시프트 셀(130A0_1 ~ 130An_n) 중에서 시프트 셀 그룹(130A<0:n>_1)이 활성화된다. 이때 비활성화된 시프트 제어신호(I<2:n>/IB<2:n>)를 입력 받는 시프트 셀 그룹들(130A<0:n>_2 ~ 130A<0:n>_n)은 비활성화된다. 이때 비활성화된 시프트 셀 그룹들(130A<0:n>_2 ~ 130A<0:n>_n)의 모든 시프트 셀들은 시프트 제어신호(I<2:n>)가 로우 레벨이므로 패스 게이트(PG21)가 턴 오프 되어 전류 패스가 차단된다.
그리고 상기 시프트 제어신호(I1/IB1) 다음으로 활성화되는 시프트 제어신호(I2/IB2)에 따라 시프트 셀 그룹(130A<0:n>_2)이 활성화된다. 이와 같은 방식으로 전체 시프트 셀 그룹(130A<0:n>_1 ~ 130A<0:n>_n)들이 순차적으로 활성화된다.
활성화된 시프트 셀 그룹들(130A<0:n>_1 ~ 130A<0:n>_n) 순으로 상기 입력 셀들(110_2 ~ 110_n)을 통해 전달된 어드레스 신호들(A0 ~ An)을 시프트시킨다.
즉, 활성화된 시프트 셀 그룹(130A<0:n>_1)이 상기 입력 셀들(110_2 ~ 110_n)에서 출력된 어드레스 신호들(A0 ~ An)을 다음 단의 시프트 셀 그룹(130A<0:n>_2)으로 전달하고, 상기 시프트 셀 그룹(130A<0:n>_2)이 상기 어드레스 신호들(A0 ~ An)을 다음 단의 시프트 셀 그룹(130A<0:n>_3)으로 전달한다. 이와 같은 방식으로 상기 어드레스 신호들(A0 ~ An)이 전체 시프트 셀 그룹(130A<0:n>_1 ~ 130A<0:n>_n)을 통해 순차적으로 시프트된다.
본 발명은 컨트롤 셀 블록(120)에서 리드 명령(RD) 또는 라이트 명령(WT)이 전달된 컨트롤 셀만 시프트 제어신호(I<1:n>/IB<1:n>)를 활성화시켜 출력한다. 그 리고 시프트 셀 블록(130)의 모든 시프트 셀들(130A0_1 ~ 130An_n)이 리드 명령(RD) 또는 라이트 명령(WT)과 상관없이 주기적으로 천이하는 클럭 신호(CLK)가 아닌 시프트 제어신호(I<1:n>/IB<1:n>)에 따라 동작한다.
따라서 활성화된 시프트 제어신호(I<1:n>/IB<1:n>)를 입력 받는 시프트 셀 그룹만이 어드레스 시프트 동작을 수행한다.
즉, 시프트 제어신호(I1/IB1)가 활성화된 경우, 시프트 셀 그룹(130A<0:n>_1)만이 어드레스 신호들(A0 ~ An)을 다음 단의 시프트 셀 그룹(130A<0:n>_2)으로 전달하는 반면, 그 이외의 시프트 셀 그룹들(130A<0:n>_2 ~ 130A<0:n>_n)은 동작하지 않는다.
상술한 바와 같이, 어드레스 시프팅 동작을 수행하는 시프트 셀 그룹만이 동작하므로 클럭 신호(CLK)를 기준으로 동작하는 종래기술에 비해 소비 전류를 큰 폭으로 감소시킬 수 있다.
또한 모든 시프트 셀(130A0_1 ~ 130An_n)이 상기 시프트 제어신호(I<1:n>/IB<1:n>)에 따라 어드레스 신호들(A0 ~ An)을 다음 단으로 전달하는 동작만 수행하면 되므로 도 5와 같이, 종래기술에 비해 절반의 면적을 갖도록 구성할 수 있다. 상기 시프트 셀들(130A0_1 ~ 130An_n)이 어드레스 시프트 회로의 대부분의 면적을 차지한다. 따라서 본 발명의 어드레스 시프트 회로의 면적을 종래기술에 비해 큰 폭으로 감소시킬 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것 을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 어드레스 시프트 회로(10)의 블록도,
도 2는 도 1의 플립플롭(11)의 회로도,
도 3은 본 발명에 따른 어드레스 시프트 회로(100)의 블록도,
도 4는 도 3의 컨트롤 셀(120-1)의 회로도,
도 5는 도 3의 시프트 셀(130A0_1)의 회로도이고,
도 6은 본 발명에 따른 어드레스 시프트 회로의 출력 파형도이다.
<도면의 주요 부분에 대한 부호 설명>
110: 입력 셀 블록 120: 컨트롤 셀 블록
130: 시프트 셀 블록

Claims (22)

  1. 시프트 제어신호에 응답하여 어드레스 신호를 순차적으로 시프트 시키기 위한 시프트 셀 블록; 및
    순차적으로 시프트시킨 리드 명령 또는 라이트 명령을 이용하여 상기 시프트 셀 블록을 열(column) 단위로 활성화시키기 위한 상기 시프트 제어신호를 생성하도록 구성된 컨트롤 셀 블록을 구비하는 어드레스 시프트 회로.
  2. 제 1 항에 있어서,
    상기 리드 명령 또는 상기 라이트 명령을 상기 컨트롤 셀 블록으로 전달하고, 상기 어드레스 신호를 상기 시프트 셀 블록으로 전달하도록 구성된 입력 셀 블록을 더 구비하는 어드레스 시프트 회로.
  3. 제 2 항에 있어서,
    상기 입력 셀 블록은
    클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 상기 컨트롤 셀 블록으로 전달하도록 구성된 제 1 입력 셀, 및
    상기 리드 명령 또는 상기 라이트 명령에 따라 상기 어드레스 신호를 상기 시프트 셀 블록으로 전달하도록 구성된 복수개의 제 2 입력 셀을 구비하는 어드레스 시프트 회로.
  4. 제 1 항에 있어서,
    상기 시프트 셀 블록은
    행렬 구조로 배치된 복수개의 시프트 셀을 구비하며, 상기 복수개의 시프트셀 중에서 열 단위의 시프트 셀 들이 활성화된 상기 시프트 제어신호에 응답하여 동시에 활성화되도록 구성된 어드레스 시프트 회로.
  5. 제 1 항에 있어서,
    상기 시프트 셀 블록은
    행렬 구조로 배치된 복수개의 시프트 셀을 구비하며, 상기 복수개의 시프트셀 중에서 열 단위의 시프트 셀 들이 비활성화된 상기 시프트 제어신호에 응답하여 전류 패스가 차단되도록 구성된 어드레스 시프트 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 시프트 셀은
    상기 시프트 제어신호에 따라 상기 어드레스 신호를 통과시키는 전달 소자, 및
    상기 전달 소자의 출력을 래치하기 위한 래치로 구성된 어드레스 시프트 회로.
  7. 제 1 항에 있어서,
    상기 컨트롤 셀 블록은
    복수개의 컨트롤 셀을 구비하며,
    상기 복수개의 컨트롤 셀은 클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 순차적으로 시프트시키고, 순차적으로 시프트된 상기 리드 명령 또는 상기 라이트 명령에 응답하여 상기 시프트 제어신호의 각 비트를 순차적으로 활성화시키도록 구성되는 어드레스 시프트 회로.
  8. 제 7 항에 있어서,
    상기 컨트롤 셀은
    상기 클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 통과시키는 제 1 전달 소자,
    상기 제 1 전달 소자의 출력을 래치하기 위한 제 1 래치,
    상기 클럭 신호에 따라 상기 제 1 래치의 출력을 통과시키는 제 2 전달 소자, 및
    상기 제 2 전달 소자의 출력을 래치하기 위한 제 2 래치를 구비하며,
    상기 제 2 전달 소자의 출력을 상기 시프트 제어신호로서 출력하고, 상기 제 2 래치의 출력을 시프트된 리드 명령 또는 시프트된 라이트 명령으로서 출력하도록 구성된 어드레스 시프트 회로.
  9. 행렬 형태로 배치된 복수개의 시프트 셀을 구비하고, 상기 복수개의 시프트 셀이 열(column) 단위로 시프트 제어신호의 신호 비트를 공통 입력 받으며, 상기 시프트 제어신호의 신호 비트가 활성화된 경우 어드레스 신호를 시프트 시키도록 구성된 시프트 셀 블록; 및
    클럭 신호를 이용하여 리드 명령 또는 라이트 명령을 순차적으로 시프트 시키는 복수개의 컨트롤 셀을 구비하며, 상기 복수개의 컨트롤 셀 중에서 상기 리드 명령 또는 상기 라이트 명령을 입력 받은 컨트롤 셀 만이 상기 시프트 제어신호의 신호 비트를 활성화시키도록 구성된 컨트롤 셀 블록을 구비하는 어드레스 시프트 회로.
  10. 제 9 항에 있어서,
    상기 리드 명령 또는 상기 라이트 명령을 상기 컨트롤 셀 블록으로 전달하고, 상기 어드레스 신호를 상기 시프트 셀 블록으로 전달하도록 구성된 입력 셀 블록을 더 구비하는 어드레스 시프트 회로.
  11. 제 10 항에 있어서,
    상기 입력 셀 블록은
    상기 클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 상기 컨트롤 셀 블록으로 전달하도록 구성된 제 1 입력 셀, 및
    상기 리드 명령 또는 상기 라이트 명령에 따라 상기 어드레스 신호를 상기 시프트 셀 블록으로 전달하도록 구성된 복수개의 제 2 입력 셀을 구비하는 어드레스 시프트 회로.
  12. 제 9 항에 있어서,
    상기 시프트 셀 블록은
    상기 복수개의 시프트 셀들이 비활성화된 상기 시프트 제어신호의 신호 비트에 응답하여 전류 패스가 차단되도록 구성된 어드레스 시프트 회로.
  13. 제 9 항에 있어서,
    상기 시프트 셀은
    상기 시프트 제어신호에 따라 상기 어드레스 신호를 통과시키는 전달 소자, 및
    상기 전달 소자의 출력을 래치하기 위한 래치로 구성된 어드레스 시프트 회로.
  14. 제 9 항에 있어서,
    상기 컨트롤 셀은
    상기 클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 통과시키는 제 1 전달 소자,
    상기 제 1 전달 소자의 출력을 래치하기 위한 제 1 래치,
    상기 클럭 신호에 따라 상기 제 1 래치의 출력을 통과시키는 제 2 전달 소자, 및
    상기 제 2 전달 소자의 출력을 래치하기 위한 제 2 래치를 구비하며,
    상기 제 2 전달 소자의 출력을 상기 시프트 제어신호의 신호 비트로서 출력하고, 상기 제 2 래치의 출력을 시프트된 리드 명령 또는 시프트된 라이트 명령으로서 출력하도록 구성된 어드레스 시프트 회로.
  15. 클럭 신호에 응답하여 리드 명령 또는 라이트 명령을 순차적으로 시프트 시키는 명령 시프팅 단계; 및
    행렬 형태로 배치된 복수개의 시프트 셀 중에서 열 단위의 시프트 셀들을 상기 리드 명령 또는 라이트 명령의 시프팅 타이밍에 맞도록 순차적으로 활성화시켜 어드레스를 시프트시키는 어드레스 시프팅 단계를 포함하는 어드레스 시프트 방법.
  16. 제 15 항에 있어서,
    상기 어드레스 시프팅 단계에서
    상기 복수개의 시프트 셀 중에서 비활성화된 시프트 셀들의 전류 패스를 차단하는 어드레스 시프트 방법.
  17. 시프트 제어신호에 응답하여 어드레스 신호를 시프트 시키기 위한 시프트 셀; 및
    리드 명령 또는 라이트 명령을 이용하여 상기 시프트 셀을 활성화시키기 위한 상기 시프트 제어신호를 생성하도록 구성된 컨트롤 셀을 구비하는 어드레스 시프트 회로.
  18. 제 17 항에 있어서,
    상기 리드 명령 또는 상기 라이트 명령을 상기 컨트롤 셀로 전달하고, 상기 어드레스 신호를 상기 시프트 셀로 전달하도록 구성된 입력 셀 블록을 더 구비하는 어드레스 시프트 회로.
  19. 제 18 항에 있어서,
    상기 입력 셀 블록은
    클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 상기 컨트롤 셀로 전달하도록 구성된 제 1 입력 셀, 및
    상기 리드 명령 또는 상기 라이트 명령에 따라 상기 어드레스 신호를 상기 시프트 셀로 전달하도록 구성된 제 2 입력 셀을 구비하는 어드레스 시프트 회로.
  20. 제 17 항에 있어서,
    상기 시프트 셀은
    비활성화된 상기 시프트 제어신호에 응답하여 전류 패스가 차단되도록 구성된 어드레스 시프트 회로.
  21. 제 20 항에 있어서,
    상기 시프트 셀은
    상기 시프트 제어신호에 따라 상기 어드레스 신호를 통과시키는 전달 소자, 및
    상기 전달 소자의 출력을 래치하기 위한 래치로 구성된 어드레스 시프트 회로.
  22. 제 17 항에 있어서,
    상기 컨트롤 셀은
    클럭 신호에 따라 상기 리드 명령 또는 상기 라이트 명령을 통과시키는 제 1 전달 소자,
    상기 제 1 전달 소자의 출력을 래치하기 위한 제 1 래치,
    상기 클럭 신호에 따라 상기 제 1 래치의 출력을 통과시키는 제 2 전달 소자, 및
    상기 제 2 전달 소자의 출력을 래치하기 위한 제 2 래치를 구비하며,
    상기 제 2 전달 소자의 출력을 상기 시프트 제어신호로서 출력하고, 상기 제 2 래치의 출력을 시프트된 리드 명령 또는 시프트된 라이트 명령으로서 출력하도록 구성된 어드레스 시프트 회로.
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