JP2001155488A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2001155488A
JP2001155488A JP2000280848A JP2000280848A JP2001155488A JP 2001155488 A JP2001155488 A JP 2001155488A JP 2000280848 A JP2000280848 A JP 2000280848A JP 2000280848 A JP2000280848 A JP 2000280848A JP 2001155488 A JP2001155488 A JP 2001155488A
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Yoshihiro Sakamoto
善裕 坂本
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Toshiba Corp
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Abstract

(57)【要約】 【課題】 アドレスパイプライン動作が可能な同期型バ
ーストメモリにおけるリード・レイテンシーを少なく
し、高速のキャッシュメモリとして使用に適した半導体
集積回路装置を提供すること。 【解決手段】 アドレスパイプライン動作が可能な同期
型バーストメモリ回路部10と、同期型バーストメモリ回
路部10に設けられたメモリセルアレイ15に供給されるア
ドレス信号がタグアドレスA-tagとキャッシュアドレスA
-cacheとに分離されて供給されるタグレジスタアレイ2
1、およびキャッシュアドレスA-cacheが供給されるデー
タレジスタアレイ26を有する、同期型バーストメモリ回
路部10のアドレス空間内のキャッシュメモリを構成する
レジスタアレイ部20とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係り、特にアドレスパイプライン動作が可能な同期
型バーストメモリの高速化回路に関するもので、例えば
アドレスパイプライン動作が可能な同期型パイプライン
バーストスタティック型メモリ（ＰＢＳＲＡＭ）、キャ
ッシュ搭載ダイナミック型メモリ（ＤＲＡＭ）などに適
用されるものである。
【０００２】
【従来の技術】従来のＰＢＳＲＡＭのリード時には、ク
ロック信号に同期してアドレスをデコードし、このデコ
ード出力により選択したメモリセルから読み出した微小
電位をセンスアンプで増幅し、このセンスアンプのデー
タを出力レジスタへ伝搬させている。
【０００３】この際、入力アドレスに基づいて所定の方
式、例えばリニア方式、インターリーブ方式などにより
連続的にアドレスが生成され、一連のアドレスに対応す
るメモリセルからそれぞれ対応して読み出された一連の
データ（例えば４個のデータ）を出力レジスタから順次
に出力する。
【０００４】ここで、最初に指定されたアドレスのメモ
リセルから読み出された第１のデータを出力するまでの
第１のアクセスに要する第１のアクセスタイムは、二番
目以降のアドレスのメモリセルから読み出された第２〜
第４のデータを出力するまでの第２〜第４のアクセスに
要する第２〜第４のアクセスタイムより長いという特徴
を有する。
【０００５】図１０は、従来のＰＢＳＲＡＭのリード時
のタイミングの一例を示す。
【０００６】図１０に示すように、第２のアクセスタイ
ム〜第４のアクセスタイムは、それぞれ出力データを出
力レジスタから出力するのに必要な２クロックに相当す
る時間であるが、第１のアクセスタイムは、さらに、ア
ドレスをデコードし、選択したメモリセルから読み出し
た微小電位をセンスアンプで増幅してデータを出力レジ
スタへ伝搬させるために必要なクロック数（α）に相当
する時間を余分に必要とする。
【０００７】このように第１のアクセスを満足するため
に必要なクロック数をリード・レイテンシー（Read Lat
ency）と称するが、従来のＰＢＳＲＡＭはリード・レイ
テンシーが多い（本例では２クロック＋αであり、α＝
２の場合にはリード・レイテンシーが４である）。
【０００８】
【発明が解決しようとする課題】上記したように従来の
アドレスパイプライン動作が可能な同期型バーストメモ
リは、リード・レイテンシーが多いので、高速性の点で
問題があった。
【０００９】本発明は上記の問題点を解決すべくなされ
たもので、アドレスパイプライン動作が可能な同期型バ
ーストメモリにおけるリード・レイテンシーを少なく
し、データバスの利用効率を上げることが可能になり、
高速のキャッシュメモリとして使用に適した半導体集積
回路装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置は、アドレスパイプライン動作が可能な同期型バー
ストメモリ回路部と、前記同期型バーストメモリ回路部
におけるメモリセルアレイに供給されるアドレス信号が
タグアドレスとキャッシュアドレスに分離されて供給さ
れるタグレジスタアレイおよび前記キャッシュアドレス
が供給されるデータレジスタアレイを有し、前記同期型
バーストメモリ回路部のアドレス空間内のキャッシュメ
モリを構成するレジスタアレイ部とを具備することを特
徴とする。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態を詳細に説明する。
【００１２】図１は、本発明の半導体集積回路装置の一
実施形態に係るＰＢＳＲＡＭ(Pipeline Burst SRAM)を
示している。このＰＢＳＲＡＭは、ＣＰＵ（図示せず）
あるいはキャッシュコントローラ（図示せず）に接続さ
れ、キャッシュコントローラにより制御されるキャッシ
ュメモリのデータメモリとして使用される。
【００１３】図１に示すように、第１実施形態に係るＰ
ＢＳＲＡＭは、同期型バーストメモリ回路部（以下メモ
リ回路部と略す）10およびレジスタアレイ部20を含む。
メモリ回路部10は、アドレスパイプライン動作が可能
で、従来のＰＢＳＲＡＭと同様の構成を有する。レジス
タアレイ部20は、メモリ回路部10のアドレス空間内にお
けるキャッシュメモリを構成する。
【００１４】＜メモリ回路部10＞メモリ回路部10には、
外部から、アドレス信号A0〜AX、アドレスストローブ信
号ADS、ライト信号WRITE、出力イネーブル信号OE、およ
びクロック信号CLKがそれぞれ入力される。メモリ回路
部10は、これらの信号に応答して、入出力データ（I/
O）D0〜DYを入出力する。
【００１５】メモリ回路部10は、アドレスレジスタ11、
ラインアドレスレジスタ12、アドレスコントローラ13、
バイナリカウンタロジック14、メモリセルアレイ15、第
１ライトコントローラ16、入力データレジスタ17、出力
データレジスタ18、および出力バッファ19を有する。
【００１６】アドレスレジスタ11は、クロック信号CLK
に同期して、アドレス信号A0〜Axのうちの一部、例えば
上位ビットA2〜AXを格納する。
【００１７】ラインアドレスレジスタ12は、クロック信
号CLKに同期して、アドレス信号A0〜Axのうちの一部、
例えば下位ビットA0〜A1を格納する。
【００１８】アドレスコントローラ13は、クロック信号
CLKに同期して、アドレスストローブ信号ADSを取り込
み、所定の制御信号を出力する。
【００１９】バイナリカウンタロジック14は、アドレス
コントローラ13により制御され、ラインアドレスレジス
タ12に格納された下位ビットA0、A1に基づいて、所定の
バーストアドレスビットA0'、A1'を生成する。
【００２０】このようにしてメモリ回路部10内では、ア
ドレスレジスタ11に格納された上位ビットA2〜AX、およ
びラインアドレスレジスタ12に格納された下位ビット
A0、A1、あるいはバイナリカウンタロジック14で生成さ
れたバーストアドレスビットA0'、A1'が合成され、連続
的に変化する内部アドレス信号A0'〜AXが生成される。
生成された内部アドレス信号A0'〜AXは、ＳＲＡＭセル
が行列状に配置されたメモリセルアレイ15に、第２バイ
ナリカウンタロジック27を介して与えられる。
【００２１】第１ライトコントローラ16は、クロック信
号CLKに同期して、ライト信号WRITEを取り込み、メモリ
ライト制御信号WRITE'を出力する。
【００２２】入力データレジスタ17は、第１ライトコン
トローラ16により制御され、制御信号WRITE'が活性状態
のとき、クロック信号CLKに同期して、入力データD0〜D
Yを格納し、メモリセルアレイ15に入力する。
【００２３】出力データレジスタ18は、クロック信号CL
Kに同期して、メモリセルアレイ15から読み出されたデ
ータを格納する。
【００２４】出力バッファ19は、出力イネーブル信号OE
が活性状態のとき、出力データレジスタ18に格納された
出力データD0〜DYを外部に出力する。
【００２５】なお、メモリセルアレイ15に与えられた内
部アドレス信号A0'〜AXは、図２に示すように、キャッ
シュアドレスA-cache、およびタグアドレスA-tagに分離
される。キャッシュアドレスA-cacheは、内部アドレス
信号A0'〜AXの下位２ビット（ラインアドレス：A-lin
e）、その上位数ビット（セットアドレス：A-set）から
なり、タグアドレスA-tagは、残りの上位ビットからな
る。
【００２６】キャッシュアドレスA-cache、およびタグ
アドレスA-tagに分離された内部アドレス信号A0'〜A
Xは、レジスタアレイ部20に与えられる。レジスタアレ
イ部20は、キャッシュアドレスバス1、タグアドレスバ
ス2、ライト制御信号線3、およびデータバス4を介し
て、メモリ回路部10に接続されている。
【００２７】＜レジスタアレイ部20＞レジスタアレイ部
20には、メモリ回路部10から、キャッシュアドレスバス
1を介してキャッシュアドレスA-cache、タグアドレスバ
ス2を介してタグアドレスA-tag、およびライト制御信号
線3を介してライト制御信号WRITE'が入力される。レジ
スタアレイ部20は、これらの信号に応答して、データバ
ス4を介して入出力データD0〜DYを入出力する。
【００２８】レジスタアレイ部20は、タグレジスタアレ
イ21、ステータスレジスタアレイ22、比較回路23、ゲー
ト回路24、第２ライトコントローラ25、およびデータレ
ジスタアレイ26を有する。
【００２９】タグレジスタアレイ21は、キャッシュアド
レスA-cacheをアドレス入力とし、クロック信号CLKに同
期して、タグアドレスA-tagをデータとして格納し、出
力する。
【００３０】ステータスレジスタアレイ22は、クロック
信号CLKに同期して、キャッシュアドレスA-cacheを受け
る。ステータスレジスタアレイ22は、ステータス情報
を、キャッシュアドレスA-cacheに対応して格納してお
り、入力されたキャッシュアドレスA-cacheに対応した
ステータス情報を出力する。ステータス情報の例として
は、例えばメモリセルアレイ15のうち、データの書き込
みが禁止されているアドレスを示す情報等である。ステ
ータス情報は、外部からステータスレジスタアレイ22に
入力し、ステータスレジスタアレイ22に格納させても良
いし、論理回路を用いて、ステータスレジスタアレイ22
にプログラムしておいても良い。
【００３１】比較回路23は、入力されたキャッシュアド
レスA-cacheに基づいて、タグレジスタアレイ21から読
み出されたデータ（格納されているタグアドレス）と、
入力されたタグアドレスA-tagとを比較し、一致(HIT)し
ているか、否(MISS)か、を判定する。一致した場合、ヒ
ット信号HITを生成する。
【００３２】ゲート回路24は、ヒット信号HITと、ステ
ータスレジスタアレイ22から出力されたステータス情報
との論理積をとり、ヒット信号HITが有効か、無効かを
決定する。
【００３３】第２ライトコントローラ25は、ライト制御
信号WRITE'、ヒット信号HIT、およびステータス情報に
基づいて、キャッシュ用ライト制御信号Write"を生成す
る。例えば第２ライトコントローラは、図１に示すＰＢ
ＳＲＡＭに対するライト動作に際し、ライトデータをメ
モリセルアレイ15に書き込むのと同時に、このライトデ
ータをデータレジスタアレイ26に書き込むとき、ライト
制御信号Write'に基いてキャッシュ用ライト制御信号Wr
ite"を生成する。また、図１に示すＰＢＳＲＡＭのリー
ド動作に際し、ミス時、メモリセルアレイ15から読み出
したデータを、データレジスタアレイ26に書き込む場合
には、ヒット信号HITと、ステータスレジスタアレイ22
からの出力との論理に基いてキャッシュ用ライト制御信
号Write"を生成する。
【００３４】データレジスタアレイ26は、キャッシュア
ドレスA-cacheによりアドレスが選択され、ヒット信号H
ITにより出力の可否が制御され、キャッシュ用ライト制
御信号Write"により書き込みが制御される。
【００３５】ゲート回路24から出力されたヒット信号HI
Tは、メモリ回路部10にも出力され、第２バイナリカウ
ンタ27に入力される。
【００３６】第２バイナリカウンタ27は、ヒット信号HI
Tに応答して、入力されている内部アドレス信号A0'〜AX
をインクリメントする。例えばデータレジスタアレイ26
からデータを１つ出力し、残りのデータをメモリセルア
レイ15から出力する場合には、第２バイナリカウンタ27
は内部アドレス信号A0'〜AXを、１つインクリメントす
る。また、データレジスタアレイ26からデータを２つ出
力し、残りのデータをメモリセルアレイ15から出力する
場合には、第２バイナリカウンタ27は内部アドレス信号
A0'〜AXを、２つインクリメントする。具体的には、第
２バイナリカウンタ27は、同期型バーストメモリ回路部
10のリード・レイテンシとレジスタアレイ部20のリード
・レイテンシとの差に応じて、入力されたアドレスをイ
ンクリメントする。このようにして、第２バイナリカウ
ンタ27は、データレジスタアレイ26およびメモリセルア
レイ15からそれぞれ、同じデータが出力されることを防
止する。
【００３７】＜データレジスタアレイ26＞図３は、図１
に示すデータレジスタアレイ26の一例を示す論理回路図
である。
【００３８】図３に示すように、データレジスタアレイ
26は、複数行×複数列に配置されたデータレジスタ31、
出力バッファ32、第１データ線33、第２データ線34、第
１ANDゲート回路35、および第２ANDゲート回路36を有す
る。
【００３９】データレジスタ31はそれぞれ、クロック信
号CLKに同期して動作する。
【００４０】出力バッファ回路32は、データレジスタ31
それぞれに対応して、これらデータデータレジスタ31の
出力部(Q)に設けられている。これら出力バッファ回路3
2の各列毎からの出力データDout(D0〜D4)は、第１デー
タ線33を介して、データバス４へ出力される。また、デ
ータレジスタ31の各列毎への入力データDin(D0〜D4)
は、第２データ線34を介してデータバス４から入力され
る。
【００４１】第１ANDゲート回路35は、出力バッファ回
路32の各行に対応して設けられ、これら出力バッファ回
路32を各行毎に共通に制御する。例えば第１ANDゲート
回路35はそれぞれ、キャッシュアドレスA-cacheをデコ
ーダ（図示せず）によりデコードしたデコード信号(0番
地〜3番地)と、ヒット信号HITとの論理積を出力する。
これにより、出力バッファ回路32は、各行毎に共通に活
性／非活性制御される。
【００４２】第２ANDゲート回路36は、データレジスタ3
1の各行に対応して設けられ、これらデータレジスタ回
路31を各行毎に共通に制御する。例えば第２ANDゲート
回路36はそれぞれ、デコード信号(0番地〜3番地)と、キ
ャッシュ用ライト制御信号Write"との論理積を出力す
る。これにより、データレジスタ31は、各行毎に共通に
書き込み制御される。
【００４３】図３に示すデータレジスタアレイ26は、基
本的に下記のように動作する。
【００４４】ヒット信号HITを受けたとき、デコード信
号(0番地〜3番地)により選択された行の出力バッファ32
に対して、活性／非活性制御が行われる。これにより、
出力バッファ32が活性化されたとき、出力データDout(D
0〜D4)が、第１データ線33を介してデータバス４へ出力
され、さらに外部の入出力データバス（図示せず）へと
出力される。
【００４５】キャッシュ用ライト制御信号Write"を受け
たとき、デコード信号(0番地〜3番地)により選択された
行のデータレジスタ31に対して、書き込み制御が行われ
る。そして、書き込み制御されたデータレジスタ31に対
して、入力データDin(D0〜D4)が、データバス４から、
第２データ線34を介して入力され、そして、書き込まれ
る。
【００４６】次に、図１に示すＰＢＳＲＡＭのライト動
作およびリード動作を、図４Ａ〜図４Ｅを参照して説明
する。図４Ａ〜図４Ｅは、データ経路を概略的に示す図
である。
【００４７】＜ライト動作時＞アドレス信号A0〜AXが外
部から、メモリ回路部10に入力される。そして、アドレ
スストローブ信号ADS、ライト信号WRITEがそれぞれアサ
ートされると、ライト動作が開始される。この際、図４
Ａに示すように、第１ライトコントローラ16から出力さ
れたメモリライト制御信号WRITE'によって、入力データ
D0〜DYを、入力データレジスタ17に取り込む。この後、
アドレス信号A0(A0')〜AXにより指定されたメモリセル
アレイ15のアドレスに、入力データD0〜DYに書き込む。
同時に、キャッシュ用第２ライトコントローラ25によっ
て、入力データD0〜DYを、データレジスタアレイ26に書
き込む。
【００４８】なお、ステータスレジスタアレイ22から出
力されたステータス情報が、ライト動作を無効とする状
態のとき、キャッシュ用ライト制御信号WRITE"は非活性
状態になる。このため、図４Ｂに示すように、データレ
ジスタアレイ26への書き込みは禁止される。
【００４９】＜リード動作時＞アドレス信号A0〜AXが外
部から、メモリ回路部10に入力される。そして、アドレ
スストローブ信号ADSがアサートされると、リード動作
が開始される。この際、レジスタアレイ部20において、
タグレジスタアレイ21に格納されているタグデータとタ
グアドレスA-tagとが一致しているか否かを比較回路23
で検知する。ここで、一致したら、ヒット信号HITが出
力される。また、一致しなかったらヒット信号HITは出
力されない。
【００５０】(1) 一致した時(HIT) 図４Ｅに示すように、データレジスタアレイ26に格納さ
れたデータのうち、ヒットしたデータを出力するよう
に、ヒット信号HITにより、データレジスタアレイ26に
設けられた出力バッファ回路32を活性化させる。この
際、出力バッファ回路32の応答時間だけで出力データD0
〜DY出力されるので、アクセス時間は短い。
【００５１】また、ヒット信号HITにより、出力イネー
ブル信号OEを非活性状態に制御し、メモリ回路部10に設
けられた出力バッファ回路19を非活性状態にする。これ
により、メモリ回路部10からは、出力データD0〜DYが出
力されない。また、ヒット信号HITは、レジスタアレイ
部20から、外部に出力され、リード・レイテンシーの変
化を知らせる。
【００５２】(2) 一致しなかった時(MISS) 図４Ｄに示すように、メモリ回路部10から、従来と同様
のリード・レイテンシーで出力データD0〜DYが出力され
る。
【００５３】これに対して、出力バッファ回路32は、非
活性状態のままにされる。これにより、データレジスタ
アレイ26からは、出力データD0〜DYが出力されない。
【００５４】また、レジスタアレイ部20のキャッシュ用
第２ライトコントローラ25は、ヒット信号HITと、ステ
ータスレジスタアレイ22からのステータス情報とに基づ
いて、データレジスタアレイ26に、データを書き込むか
否かを決めるためのキャッシュ用ライト制御信号WRITE"
を生成する。
【００５５】もし、キャッシュ用ライト制御信号WRITE"
がアサートされた場合には、図４Ｃに示すように、メモ
リ回路部10のメモリセルアレイ15から出力された出力デ
ータD0〜DYをそのまま、データレジスタアレイ26に書き
込む。
【００５６】＜リード・レイテンシー＞次に、図１に示
すＰＢＳＲＡＭのリード動作におけるリード・レイテン
シーについて詳細に説明する。
【００５７】メモリ回路部10に対するアクセスタイムを
６ｎｓ、レジスタアレイ部20のデータレジスタアレイ26
に対するアクセスタイムを２ｎｓと定義した場合、クロ
ックサイクルタイム（クロック周波数）によってリード
・レイテンシーの限界が異なる。
【００５８】(1) クロックサイクルタイム＝３ｎｓ
（クロック周波数＝３３３ＭＨｚ）とすると、リード・
レイテンシーの限界は４になる。この場合の動作例につ
いて以下に示す。
【００５９】図５Ａおよび図６Ａは、リード動作におけ
るヒット時であって、最初のアクセス時に、レジスタ出
力データを出力する場合のタイミング波形の一例を示す
波形図である。
【００６０】図５Ａに示すように、レジスタアレイ部20
のヒット時に、データレジスタアレイ26から第１の出力
データＱr0を出力し、データレジスタアレイ26のリード
・レイテンシーを３、メモリ回路部10のリード・レイテ
ンシーを４とすると、読み出し動作に必要とするクロッ
ク数は３である。
【００６１】即ち、データレジスタアレイ26から第１の
出力データＱr0を出力し、次のクロックからは、メモリ
回路部10から第２の出力データＱm1〜第４の出力データ
Ｑm3を順次出力することが可能になり、実質のリード・
レイテンシーは３になる。
【００６２】これに対して、図６Ａに示すように、レジ
スタアレイ部20のヒット時に、データレジスタアレイ26
から第１の出力データＱr0および第２の出力データＱr1
を出力し、データレジスタアレイ26のリード・レイテン
シーを４、メモリ回路部10のリード・レイテンシーを２
とすると、読み出し動作に必要とするクロック数は２あ
るいは３である。
【００６３】即ち、データレジスタアレイ26から第１の
出力データＱr0、および第２の出力データＱr1を出力
し、次のクロックからはメモリ回路部10から第３の出力
データＱm2および第４の出力データＱm3を順次出力する
ことが可能になり、実質のリード・レイテンシーは２に
なる。
【００６４】(2) クロックサイクルタイム＝２ｎｓ
（クロック周波数＝５００ＭＨｚ）とすると、リード・
レイテンシーの限界は５になる。この場合の動作例につ
いて、以下に示す。
【００６５】図５Ｂおよび図６Ｂは、リード動作におけ
るミス時におけるタイミング波形の一例を示す波形図、
図５Ｃおよび図６Ｃは、リード動作におけるヒット時で
あって、バーストアドレスが連続する時、最初のアクセ
ス時に、レジスタ出力データを出力し、その後はメモリ
出力データを出力する場合のタイミング波形の一例を示
す波形図である。
【００６６】図７Ａ、図８Ａ、および図９Ａは、リード
動作におけるヒット時であって、最初のアクセス時に、
レジスタ出力データを出力する場合のタイミング波形の
一例を示す。
【００６７】図７Ａに示すように、レジスタアレイ部20
のヒット時に、データレジスタアレイ26から第１の出力
データＱr0を出力し、データレジスタアレイ26のリード
・レイテンシーが４、メモリ回路部10のリード・レイテ
ンシーが５とすると、読み出し動作に必要とするクロッ
ク数は４である。
【００６８】即ち、データレジスタアレイ26から第１の
出力データＱroを出力し、次のクロックからはメモリ回
路部10から第２の出力データＱm1〜第４の出力データＱ
m3を順次出力することが可能になり、実質のリード・レ
イテンシーは４になる。
【００６９】これに対して、図８Ａに示すように、レジ
スタアレイ部20のヒット時に、データレジスタアレイ26
から第１の出力データＱr0、および第２の出力データＱ
r1を出力し、データレジスタアレイ26のリード・レイテ
ンシーが３、メモリ回路部10のリード・レイテンシーが
５とすると、読み出し動作に必要とするクロック数は３
あるいは４である。
【００７０】即ち、データレジスタアレイ26から第１の
出力データＱr0および第２の出力データＱr1を出力し、
次のクロックからはメモリ回路部10から第３の出力デー
タＱm2および第４の出力データＱm3を順次出力すること
が可能になり、実質のリード・レイテンシーは３にな
る。
【００７１】これに対して、図９Ａに示すように、レジ
スタアレイ部20のヒット時に、データレジスタアレイ26
から第１の出力データＱr0〜第３の出力データＱr2を出
力し、データレジスタアレイ26のリード・レイテンシー
が２、メモリ回路部10のリード・レイテンシーが５とす
ると、読み出し動作に必要とするクロック数は３あるい
は４である。
【００７２】即ち、データレジスタアレイ26から第１の
出力データＱr0〜第３の出力データＱr2を出力し、次の
クロックからはメモリ回路部10から第３の出力データＱ
m2および第４の出力データＱm3を順次出力することが可
能になり、実質のリード・レイテンシーは２になる。
【００７３】図７Ｂ、図８Ｂ、および図９Ｂは、リード
動作におけるミス時のタイミング波形の一例を示す。
【００７４】図７Ｃ、図８Ｃ、および図９Ｃは、リード
動作におけるヒット時であって、バーストアドレスが連
続する時、最初のアクセス時に、レジスタ出力データを
出力し、その後はメモリ出力データを出力する場合のタ
イミング波形の一例を示す。
【００７５】図５Ａ〜図９Ｃに示すタイミング波形か
ら、既存のＰＢＳＲＡＭと比べて、クロックサイクルタ
イムを短くしても（クロック周波数を高くしても）、同
じリード・レイテンシーを有するメモリを実現すること
が分かる。
【００７６】以上、この発明を一実施形態により説明し
たが、この発明は、上記一実施形態に限定されるもので
はなく、その実施にあったては、発明の要旨を逸脱しな
い範囲で種々に変形することが可能である。
【００７７】さらに、上記一実施形態には種々の段階の
発明が含まれており、一実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【００７８】
【発明の効果】上述したように本発明によれば、アドレ
スパイプライン動作が可能な同期型バーストメモリにお
けるリード・レイテンシーを少なくし、データバスの利
用効率を上げることが可能になり、高速のキャッシュメ
モリとして使用に適した半導体集積回路装置を提供する
ことができる。
【図面の簡単な説明】
【図１】 図１は本発明の一実施形態に係るＰＢＳＲＡ
Ｍの一例を示すブロック図。
【図２】 図２は内部アドレス信号のビット構成を示す
図。
【図３】 図３は図１に示すデータレジスタアレイの一
例を示す論理回路図。
【図４】 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄおよび図４
Ｅはそれぞれ一実施形態に係るＰＢＳＲＡＭのライト動
作およびリード動作時のデータ経路を概略的に示す図。
【図５】 図５Ａ、図５Ｂおよび図５Ｃはそれぞれ一実
施形態に係るＰＢＳＲＡＭの、クロックサイクルタイム
＝３ｎｓ（クロック周波数＝３３３ＭＨｚ）のときのリ
ード動作の一例を示すタイミング波形図。
【図６】 図６Ａ、図６Ｂおよび図６Ｃはそれぞれ一実
施形態に係るＰＢＳＲＡＭの、クロックサイクルタイム
＝３ｎｓ（クロック周波数＝３３３ＭＨｚ）のときのリ
ード動作の他例を示すタイミング波形図。
【図７】 図７Ａ、図７Ｂおよび図７Ｃはそれぞれ一実
施形態に係るＰＢＳＲＡＭの、クロックサイクルタイム
＝２ｎｓ（クロック周波数＝５００ＭＨｚ）のときのリ
ード動作の一例を示すタイミング波形図。
【図８】 図８Ａ、図８Ｂおよび図８Ｃはそれぞれ一実
施形態に係るＰＢＳＲＡＭの、クロックサイクルタイム
＝２ｎｓ（クロック周波数＝５００ＭＨｚ）のときのリ
ード動作の他例を示すタイミング波形図。
【図９】 図９Ａ、図９Ｂおよび図９Ｃはそれぞれ一実
施形態に係るＰＢＳＲＡＭの、クロックサイクルタイム
＝２ｎｓ（クロック周波数＝５００ＭＨｚ）のときのリ
ード動作のさらに他の例を示すタイミング波形図。
【図１０】 図１０は従来のＰＢＳＲＡＭのリード動作
を示すタイミング波形図。
【符号の説明】
1…キャッシュアドレスバス、 2…タグアドレスバス、 3…ライト制御信号線、 4…データバス、 10…同期型バーストメモリ回路部、 11…アドレスレジスタ、 12…ラインアドレスレジスタ、 13…アドレスコントローラ、 14…バイナリカウンタロジック、 15…メモリセルアレイ、 16…第１ライトコントローラ、 17…入力データレジスタ、 18…出力データレジスタ、 19…出力バッファ、 20…レジスタアレイ部、 21…タグレジスタアレイ、 22…ステータスレジスタアレイ、 23…比較回路、 24…ゲート回路、 25…第２ライトコントローラ、 26…データレジスタアレイ、 27…第２バイナリカウンタロジック、 31…データレジスタ、 32…出力バッファ、 33…第１データ線、 34…第２データ線、 35…第１ANDゲート回路、 36…第２ANDゲート回路。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 アドレスパイプライン動作が可能な同期
    型バーストメモリ回路部と、 前記同期型バーストメモリ回路部に設けられたメモリセ
    ルアレイに供給されるアドレス信号がタグアドレスとキ
    ャッシュアドレスとに分離されて供給されるタグレジス
    タアレイ、および前記キャッシュアドレスが供給される
    データレジスタアレイを有するレジスタアレイ部を有す
    る、前記同期型バーストメモリ回路部のアドレス空間内
    のキャッシュメモリを構成するレジスタアレイ部とを具
    備することを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記同期型バーストメモリ回路部と前記
    レジスタアレイ部との間の配線として、 前記タグアドレスを伝搬させるタグアドレスバス、 前記キャッシュアドレスを伝搬させるキャッシュアドレ
    スバス、 前記同期型バーストメモリ回路部と前記レジスタアレイ
    部との間でデータを伝搬させるデータバス、および前記
    同期型バーストメモリ回路部から前記レジスタアレイ部
    にライト制御信号を伝搬させるライト制御信号線が設け
    られていることを特徴とする請求項１に記載の半導体集
    積回路装置。
  3. 【請求項３】 前記タグレジスタアレイは、前記キャッ
    シュアドレスをアドレス入力として前記タグアドレスを
    格納し、入力されたキャッシュアドレスに基いて、格納
    されているタグアドレスを出力し、 前記データレジスタアレイは、前記キャッシュアドレス
    をアドレス入力としてデータを格納し、入力されたキャ
    ッシュアドレスに基いて、格納されているデータを出力
    することを特徴とする請求項１に記載の半導体集積回路
    装置。
  4. 【請求項４】 前記タグレジスタアレイおよび前記デー
    タレジスタアレイはそれぞれ、クロック信号に同期して
    動作することを特徴とする請求項３に記載の半導体集積
    回路装置。
  5. 【請求項５】 前記レジスタアレイ部は、 前記キャッシュアドレスに対応したステータス情報を格
    納し、入力されたキャッシュアドレスに基づいて、格納
    されているステータス情報を出力するステータスレジス
    タアレイと、 前記入力されたタグアドレスと、前記タグレジスタアレ
    イから出力されたタグアドレスとを比較し、一致してい
    るとき、ヒット信号を生成する比較回路と、 前記ステータスレジスタアレイから出力されたステータ
    ス情報に基づいて、前記ヒット信号を有効にするか無効
    にするかを決定する決定回路と、 前記ヒット信号、前記ステータス情報および前記ライト
    制御信号線から入力されるライト制御信号に基づいて、
    前記データレジスタアレイへのライトを制御するキャッ
    シュ用ライト制御信号を生成するキャッシュ用ライトコ
    ントローラとをさらに具備することを特徴とする請求項
    ３に記載の半導体集積回路装置。
  6. 【請求項６】 前記ステータスレジスタアレイは、クロ
    ック信号に同期して動作することを特徴とする請求項５
    に記載の半導体集積回路装置。
  7. 【請求項７】 前記レジスタアレイ部のリード・レイテ
    ンシは、前記同期型バーストメモリ回路部のリード・レ
    イテンシよりも少ないことを特徴とする請求項５に記載
    の半導体集積回路装置。
  8. 【請求項８】 前記ヒット信号が生成されたとき、前記
    データレジスタアレイからデータを出力することを特徴
    とする請求項７に記載の半導体集積回路装置。
  9. 【請求項９】 前記同期型バーストメモリ回路部のリー
    ド・レイテンシに達した後、前記データレジスタアレイ
    に代えて、前記メモリセルアレイからデータを出力する
    ことを特徴とする請求項８に記載の半導体集積回路装
    置。
  10. 【請求項１０】 前記ヒット信号に基づいて、入力され
    たアドレスをインクリメントして前記メモリセルアレイ
    に入力するバイナリカウンタを、さらに具備することを
    特徴とする請求項９に記載の半導体集積回路装置。
  11. 【請求項１１】 前記バイナリカウンタは、前記同期型
    バーストメモリ回路部のリード・レイテンシと前記レジ
    スタアレイ部のリード・レイテンシとの差に応じて、入
    力されたアドレスをインクリメントすることを特徴とす
    る請求項１０に記載の半導体集積回路装置。
  12. 【請求項１２】 前記データレジスタアレイは、 それぞれ前記クロック信号に同期して動作する複数行×
    複数列のデータレジスタと、 前記複数のデータレジスタにそれぞれ対応して後段に設
    けられた出力バッファ回路と、 前記複数の出力バッファ回路の各列毎の出力データを前
    記データバスに取り出すための複数本の第１のデータ線
    と、 前記複数のデータレジスタの各列毎にデータ入力を前記
    データバスから供給するための複数本の第２のデータ線
    と、 前記複数の出力バッファ回路の各行に対応して設けら
    れ、前記キャッシュアドレスのデコード信号と前記ヒッ
    ト信号生成回路から供給されるヒット信号との論理積を
    とり、その出力により対応する行の前記出力バッファ回
    路に対して共通に活性／非活性制御を行う複数の第１の
    アンドゲートと、 前記複数のデータレジスタの各行に対応して設けられ、
    前記デコード信号と前記キャッシュ用ライトコントロー
    ラから供給されるキャッシュ用ライト制御信号との論理
    積をとり、その出力により対応する行の前記データレジ
    スタに対して共通に書き込み制御を行う複数の第２のア
    ンドゲートとを有することを特徴とする請求項２に記載
    の半導体集積回路装置。
  13. 【請求項１３】 前記同期型バーストメモリ回路部は、
    ＣＰＵあるいはキャッシュコントローラに接続され、前
    記キャッシュコントローラにより制御されるキャッシュ
    メモリのデータメモリとして使用されることを特徴とす
    る請求項１乃至請求項１２いずれか一項に記載の半導体
    集積回路装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
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US8254205B2 (en) 2009-05-14 2012-08-28 Hynix Semiconductor Inc. Circuit and method for shifting address
US10803946B2 (en) 2018-12-19 2020-10-13 Toshiba Memory Corporation Semiconductor memory device

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