JP5518864B2 - メモリ回路におけるデュアル電力スキーム - Google Patents
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Description
以下に、本願の出願当初の特許請求の範囲を付記する。
[1]低電圧データ入力信号を受信し、それに応じてメモリコアにデータ値を書き込む複数の書き込みドライバと、
前記複数の書き込みドライバが前記メモリコアにデータを書き込むことに関する時間に従って、高電圧ワード線信号を遅延させるように動作可能なタイミングトラッキング(timing tracking)回路と、
そこにデータを記憶するために、データ値を書き込む前記書き込みドライバ及び高電圧ワード線信号に応答する複数のメモリセルと
を備えるデュアル電圧半導体メモリデバイス。
[2]前記書き込みドライバに接続されて、前記データ値を受信する複数のビット線を更に備える、[1]に従ったデュアル電圧半導体メモリデバイス。
[3]低電圧アドレス信号を高電圧アドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
前記高電圧アドレス信号を受信し、それに応じてワード線信号を供給するように構成されたデコーダと
を更に備え、前記複数のメモリセルは前記ワード線信号を受信し、これにより、複数の前記メモリセルのうち、そこにデータが記憶されるように選択された複数の前記メモリセルを指定する、[1]に従ったデュアル電圧半導体メモリデバイス。
[4]前記タイミングトラッキング回路は、前記遅延の期間の計算を可能とするために高電圧信号と低電圧信号とを受信する、[1]に従ったデュアル電圧半導体メモリデバイス。
[5]前記デュアル電圧半導体メモリデバイスの低電圧素子を第1仮想接地に選択的に接続する第1スイッチング素子を含む低電圧フットスイッチと、
前記デュアル電圧半導体メモリデバイスの高電圧素子を第2仮想接地に選択的に接続する第2スイッチング素子を含む高電圧フットスイッチと
を更に備える[1]に従ったデュアル電圧半導体メモリデバイス。
[6]低レベルアドレス信号を高レベルアドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
前記高レベルアドレス信号を受信し、それに応じてワード線信号を供給するように構成されたデコーダと、
低レベルデータ入力信号を受信し、それに応じて複数のビット線にデータ値を書き込む複数の書き込みドライバと、
そこにデータを記憶するために前記ビット線及び前記ワード線信号に応答する複数のメモリセルと
を備える半導体メモリデバイス。
[7]前記メモリセルに選択的に接続され、データ出力信号を供給するためにそこに保持されたデータに応答する複数のセンスアンプを更に備える、[6]に従った半導体メモリデバイス。
[8]前記データ値の書き込みにおける遅延を補償するために、前記ワード線信号のタイミングを制御するように構成されたタイミングトラッキング(timing tracking)回路を更に備える、[5]に従った半導体メモリデバイス。
[9]低レベルクロック信号を高レベルクロック信号に変換するように構成されたクロック信号レベルシフタを更に備え、
前記タイミングトラッキング回路は、前記書き込みドライバが前記データ値を書き込む際の前記遅延を補償するために、前記高レベルクロック信号の適切な遅延を供給する、[8]に従った半導体メモリデバイス。
[10]前記タイミングトラッキング回路への高電圧入力を更に備える、[8]に従った半導体メモリデバイス。
[11]前記タイミングトラッキング回路への低電圧入力を更に備える、[8]に従った半導体メモリデバイス。
[12]基板と、
前記基板に接続され、前記データ入力信号を受信し、前記データ入力信号を前記書き込みドライバへ供給するように構成された、複数のデータ入力端子と
を更に備え、前記アドレス信号レベルシフタ、前記デコーダ、前記書き込みドライバ、及び前記メモリセルは、前記基板上に形成される、[6]に従った半導体メモリデバイス。
[13]前記半導体メモリデバイスの高電圧要素の第1仮想接地への接続を選択的に遮るように構成された高電力フットスイッチ回路と、
前記半導体メモリデバイスの低電圧要素の第2仮想接地への接続を選択的に遮るように構成された低電力フットスイッチ回路と
を更に備え、前記高電力フットスイッチ回路及び前記低電力フットスイッチ回路は、動作のアクティブ及びスタンバイモードで前記半導体メモリデバイスを選択的に動作させるための共通のスリープ信号に応答する、[6]に従った半導体メモリデバイス。
[14]前記高レベルアドレス信号を前記デコーダに送信し、前記データ入力信号を前記書き込みドライバに送信するように構成された入力/出力回路を更に備える、[6]に従った半導体メモリデバイス。
[15]基板と、
前記基板上に形成され、低レベルアドレス信号を高レベルアドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
前記基板上に形成され、前記高レベルアドレス信号を受信して、それに応じてワード線信号を供給するように構成されたデコーダと、
前記基板に接続され、低レベルデータ信号を受信するように構成された複数のデータ入力端子と、
前記基板上に形成され、前記低レベルデータ信号を受信し、それに応じてデータ値を書き込む複数の書き込みドライバと、
前記基板上に形成され、そこにデータを記憶するために前記ワード線信号及び書き込みデータ値に応答する複数のメモリセルと
を備える半導体メモリデバイス。
[16]複数のメモリセルを動作させる方法であって、
低レベルデータ入力信号に基づいて、メモリセルに接続された複数のビット線上に書き込み信号を駆動することと、
アドレス信号のレベルを、低レベルから高レベルにシフトすることと、
前記メモリセルのうち、選択された前記メモリセルを活性化するワード線信号を供給するために、前記アドレス信号をデコードすることと、
高レベルクロック信号を供給するために、供給されたクロック信号のレベルをシフトすることと、
遅延クロック信号を供給するために、前記高レベルクロック信号のタイミングを調整することと、
前記遅延クロック信号に応答して、前記ビット線から、前記メモリセルのうち、選択された前記メモリセルに前記書き込み信号を記憶することと
を備える方法。
[17]読み出される複数のメモリセルを選択することと、
前記選択メモリセルに記憶されたデータをセンスすることと、
データ出力信号を供給することと
を更に備える[16]に従った方法。
[18]前記調整することは、データ書き込み信号が利用可能になるまでの遅延(delayed availability)を補償することを含む、[16]に従った方法。
[19]低電圧レベルメモリ要素の第1仮想接地への接続を選択的に遮ることと、
半導体メモリデバイスを、動作のアクティブ及びスタンバイモードで選択的に動作させるように、高電圧レベルメモリ要素の第2仮想接地への接続を選択的に遮ることと
を更に備える[16]に従った方法。
Claims (24)
- 低電圧データ入力信号を受信する複数の書き込みドライバと、
前記複数の書き込みドライバと通信する複数のビット線であって、前記複数の書き込みドライバが、前記低電圧データ入力信号の受信に応答して該複数のビット線に前記低電圧データ入力信号を書き込むように構成された、前記複数のビット線と、
前記複数の書き込みドライバが前記低電圧データ入力信号を書き込むことに関する時間に従って、高電圧ワード線信号を遅延させるように構成されたタイミングトラッキング(timing tracking)回路と、
前記複数の書き込みドライバが前記低電圧データ入力信号を書き込むこと及び前記高電圧ワード線信号に応答する複数のメモリセルと
を備えるデュアル電圧半導体メモリデバイス。 - 低電圧アドレス信号を高電圧アドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
前記高電圧アドレス信号を受信し、それに応じて前記高電圧ワード線信号を供給するように構成されたデコーダと
を更に備え、前記複数のメモリセルは前記高電圧ワード線信号を受信し、これにより、複数の前記メモリセルのうち、そこにデータが記憶されるように選択された複数の前記メモリセルを指定する、請求項1に従ったデュアル電圧半導体メモリデバイス。 - 前記タイミングトラッキング回路は、前記遅延の期間の計算を可能とするために高電圧信号と低電圧信号とを受信する、請求項1に従ったデュアル電圧半導体メモリデバイス。
- 前記デュアル電圧半導体メモリデバイスの低電圧素子を第1仮想接地に選択的に接続する第1スイッチング素子を含む低電圧フットスイッチと、
前記デュアル電圧半導体メモリデバイスの高電圧素子を第2仮想接地に選択的に接続する第2スイッチング素子を含む高電圧フットスイッチと
を更に備える請求項1に従ったデュアル電圧半導体メモリデバイス。 - 低レベルアドレス信号を高レベルアドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
前記高レベルアドレス信号を受信し、それに応じて高レベルワード線信号を供給するように構成されたデコーダと、
低レベルデータ入力信号を受信する複数の書き込みドライバと、
前記複数の書き込みドライバと通信する複数のビット線であって、前記複数の書き込みドライバが、前記低レベルデータ入力信号の受信に応答して該複数のビット線に前記低レベルデータ入力信号を書き込むように構成された、前記複数のビット線と、
前記ビット線が前記低レベルデータ入力信号を受信すること及び前記高レベルワード線信号に応答する複数のメモリセルと、
前記低レベルデータ入力信号を書き込む際の遅延を補償するために、前記高レベルワード線信号のタイミングを制御するように構成されたタイミングトラッキング(timing tracking)回路と
を備える半導体メモリデバイス。 - 前記メモリセルに選択的に接続され、データ出力信号を供給するためにそこに保持されたデータに応答する複数のセンスアンプを更に備える、請求項5に従った半導体メモリデバイス。
- 低レベルクロック信号を高レベルクロック信号に変換するように構成されたクロック信号レベルシフタを更に備え、
前記タイミングトラッキング回路は、前記書き込みドライバが前記低レベルデータ入力信号を書き込む際の前記遅延を補償するために、前記高レベルクロック信号の適切な遅延を供給する、請求項5に従った半導体メモリデバイス。 - 前記タイミングトラッキング回路への高電圧入力を更に備える、請求項5に従った半導体メモリデバイス。
- 前記タイミングトラッキング回路への低電圧入力を更に備える、請求項5に従った半導体メモリデバイス。
- 基板と、
前記基板に接続され、前記低レベルデータ入力信号及び前記低レベルアドレス信号を受信し、対応する信号を前記複数の書き込みドライバへ供給するように構成された、複数のデータ入力端子と
を更に備え、前記アドレス信号レベルシフタ、前記デコーダ、及び前記複数のメモリセルは、前記基板上に形成される、請求項5に従った半導体メモリデバイス。 - 前記半導体メモリデバイスの高電圧要素の第1仮想接地への接続を選択的に遮るように構成された高電力フットスイッチ回路と、
前記半導体メモリデバイスの低電圧要素の第2仮想接地への接続を選択的に遮るように構成された低電力フットスイッチ回路と
を更に備え、前記高電力フットスイッチ回路及び前記低電力フットスイッチ回路は、動作のアクティブ及びスタンバイモードで前記半導体メモリデバイスを選択的に動作させるための共通のスリープ信号に応答する、請求項5に従った半導体メモリデバイス。 - 前記高レベルアドレス信号を前記デコーダに送信し、前記低レベルデータ入力信号を前記書き込みドライバに送信するように構成された入力/出力回路を更に備える、請求項5に従った半導体メモリデバイス。
- 基板と、
前記基板上に形成され、低レベルアドレス信号を高レベルアドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
前記基板上に形成され、前記高レベルアドレス信号を受信して、それに応じて高レベルワード線信号を供給するように構成されたデコーダと、
前記基板に接続され、低レベルデータ信号を受信するように構成された複数のデータ入力端子と、
前記基板上に形成され、前記低レベルデータ信号を受信する複数の書き込みドライバと、
前記複数の書き込みドライバと通信する複数のビット線であって、前記複数の書き込みドライバが、前記低レベルデータ信号の受信に応答して該複数のビット線に前記低レベルデータ信号を書き込むように構成された、前記複数のビット線と、
前記基板上に形成され、前記高レベルワード線信号及び前記複数の書き込みドライバが前記低レベルデータ信号を書き込むことに応答する複数のメモリセルと、
前記低レベルデータ信号を書き込む際の遅延を補償するために、前記高レベルワード線信号のタイミングを制御するように構成されたタイミングトラッキング(timing tracking)回路と
を備える半導体メモリデバイス。 - 複数のメモリセルを動作させる方法であって、
低レベルデータ入力信号に基づいて、複数の書き込みドライバをメモリセルに接続する複数のビット線上に、前記複数の書き込みドライバによって低レベル書き込み信号を駆動することと、
アドレス信号のレベルを、低レベルから高レベルにシフトすることと、
前記メモリセルのうち、選択された前記メモリセルを活性化する高レベルワード線信号を供給するために、前記高レベルアドレス信号をデコードすることと、
高レベルクロック信号を供給するために、供給されたクロック信号のレベルをシフトすることと、
遅延クロック信号を供給するために、少なくとも部分的に前記低レベル書き込み信号および前記高レベルワード線信号に基づいて前記高レベルクロック信号のタイミングを調整することと、
前記遅延クロック信号に応答して、前記複数のビット線から、前記メモリセルのうち、選択された前記メモリセルに前記書き込み信号を記憶することと
を備える方法。 - 読み出される複数のメモリセルを選択することと、
前記選択メモリセルに記憶されたデータをセンスすることと、
データ出力信号を供給することと
を更に備える請求項14に従った方法。 - 前記調整することは、前記書き込み信号が利用可能になるまでの遅延(delayed availability)を補償することを含む、請求項14に従った方法。
- 低電圧レベルメモリ要素の第1仮想接地への接続を選択的に遮ることと、
半導体メモリデバイスを、動作のアクティブ及びスタンバイモードで選択的に動作させるように、高電圧レベルメモリ要素の第2仮想接地への接続を選択的に遮ることと
を更に備える請求項14に従った方法。 - 複数のビット線と、
低電圧データ入力信号を受信し、前記低電圧データ入力信号の受信に応答して前記複数のビット線に前記低電圧データ入力信号を書き込み、前記複数のビット線と通信する書き込みドライバ手段と、
前記書き込みドライバ手段が前記低電圧データ入力信号を書き込むことに関する時間に従って、高電圧ワード線信号を遅延させる手段と、
前記高電圧ワード線信号に応答してデータを保持し、前記書き込みドライバ手段が前記低電圧データ入力信号を書き込むことに応答する手段と
を備えるデュアル電圧半導体メモリデバイス。 - 低レベルアドレス信号を高レベルアドレス信号に変換する手段と、
前記高レベルアドレス信号を受信し、それに応答して高レベルワード線信号を供給する手段と、
複数のビット線と、
低電圧データ入力信号を受信し、前記低電圧データ入力信号の受信に応答して前記複数のビット線に前記低電圧データ入力信号を書き込み、前記複数のビット線と通信する書き込みドライバ手段と、
前記高レベルワード線信号に応答してデータを保持し、前記複数のビット線が前記低電圧データ入力信号を受信することに応答する手段と、
前記低電圧データ入力信号を書き込む際の遅延を補償するために、前記高レベルワード線信号のタイミングを制御する手段と
を備える半導体メモリデバイス。 - 基板と、
前記基板上に形成され、低レベルアドレス信号を高レベルアドレス信号に変換する手段と、
前記基板に形成され、前記高レベルアドレス信号を高レベルワード線信号にデコードする手段と、
前記基板に接続され、低レベルデータ入力信号を受信する手段と、
複数のビット線と、
前記低レベルデータ入力信号を受信し、前記低レベルデータ入力信号の受信に応答して前記複数のビット線に前記低レベルデータ入力信号を書き込み、前記複数のビット線と通信する書き込みドライバ手段と、
前記基板上に形成され、前記高レベルワード線信号に応答し、前記書き込みドライバ手段が前記低レベルデータ入力信号を書き込むことに応答して、データを保持する手段と、
前記低レベルデータ入力信号を書き込む際の遅延を補償するために、前記高レベルワード線信号のタイミングを制御する手段と
を備える半導体メモリデバイス。 - 複数のビット線と、
低レベルデータ入力信号に基づいて前記複数のビット線に低レベル書き込み信号を駆動する書き込みドライバ手段であって、前記複数のビット線が該書き込みドライバ手段をデータ保持手段に接続する、前記書き込みドライバ手段と、
アドレス信号を低レベルから高レベルにシフトする手段と、
前記データ保持手段のうちの選択されたいずれかを活性化するために、前記高レベルアドレス信号を高レベルワード線信号にデコードする手段と、
高レベルクロック信号を供給するために、印加されたクロック信号のレベルをシフトする手段と、
遅延クロック信号を供給するために、少なくとも部分的に前記低レベル書き込み信号および前記高レベルワード線信号に基づいて前記高レベルクロック信号のタイミングを調整する手段と、
前記遅延されたクロック信号に応答して、前記データ保持手段のうちの選択されたいずれかに、前記複数のビット線からの前記書き込み信号を格納する手段と
を備える半導体メモリデバイス。 - 前記デュアル電圧半導体メモリデバイスは、通信デバイス、携帯情報端末(PDA)、固定位置データユニット(fixed location data unit)、及びコンピュータからなるグループから選ばれたデバイスに集積されている、請求項1または18のデュアル電圧半導体メモリデバイス。
- 前記半導体メモリデバイスは、通信デバイス、携帯情報端末(PDA)、固定位置データユニット(fixed location data unit)、及びコンピュータからなるグループから選ばれたデバイスに集積されている、請求項5、13、19、20、または21いずれか1項の半導体メモリデバイス。
- 前記複数のメモリセルは、通信デバイス、携帯情報端末(PDA)、固定位置データユニット(fixed location data unit)、及びコンピュータからなるグループから選ばれたデバイスに集積されている、請求項14の方法。
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