KR20110055649A - 메모리 회로의 이중 전력 방식 - Google Patents

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Abstract

반도체 메모리 디바이스는 로우 레벨 어드레스 신호를 하이어 레벨 어드레스 신호로 변환하도록 구성된 어드레스 신호 레벨 시프터들을 포함한다. 디코더(102)는 상기 하이 레벨 어드레스 신호를 수신하고 이에 응답하여 워드 라인 신호들을 제공하도록 구성된다. 기록 드라이버들(305)은 로우 레벨 데이터 입력 신호들을 수신하고 수신된 입력에 응답하여 비트 라인들(109)을 구성한다. 메모리 셀들(111)은 내부에 데이터를 저장하기 위해 상기 구성된 비트 라인들 및 상기 워드 라인 신호들에 응답한다.

Description

메모리 회로의 이중 전력 방식{DUAL POWER SCHEME IN MEMORY CIRCUIT}
개시된 실시예들은 일반적으로 메모리 회로들에 관한 것이다. 보다 구체적으로는, 개시물은 이중 전력 공급 구성을 갖는 메모리들에 관한 것이다.
집적 메모리 회로들은 용량을 증가시키도록 규모가 축소됨에 따라, 전력 공급 전압을 감소시키는 것이 바람직해진다. 그러나, 메모리 셀들(예, 정적 랜덤 액세스 메모리 또는 SRAM 셀들) 및 감지 증폭기들(SA들)은 인가되는 전압의 감소들에 매우 민감하다. 전압이 감소됨에 따라, 예를 들어, 메모리 셀에 의해 저장된 전하의 값의 모호성(ambiguity)으로 인해, 예를 들어 소프트 에러(soft error)들로 인해, 메모리 기록 및 판독 에러들이 증가한다. 전력 소모를 감소시키고 회로 사이즈의 추가적인 감소를 가능하게 하기 위해, 한가지 방법은 메모리 셀들에 공급되는 전압을 일부 바람직한 레벨에서 유지하면서 메모리 셀 어레이 이외의 회로들(예, 디코더들, 클록 회로들)에 공급되는 전압 레벨을 감소시키는 것이다. 메모리 셀들이 하이어(higher) 전압 및 전력 레벨들에서 계속 동작됨에도 불구하고, 적은 수의 메모리 셀들만(예, 실제로 액세스되고 있는 것들만)이 임의의 특정한 시간에서 완전하게 전력 공급되면서 지원 회로들이 연속적으로 동작되기 때문에, 순 효과(net effect)는 전력 소모를 실질적으로 감소시키는 것이다.
다른 메모리 구조물들 및 인터페이싱 디바이스들에 대해 감소된 전압을 사용하면서 메모리 셀 어레이 내에 충분히 하이(high) 전압차를 구현하는 것은 컴포넌트들을 인터페이싱하기 위한 레벨 시프터(level shifter)들의 사용에 의해 달성될 수 있다. 예를 들어, 0V의 로우(low) 로직 레벨 및 1.3V의 하이(high) 로직 레벨을 갖는 "하이(high)" 전압차는 메모리 셀 어레이 내에서 사용될 수 있는 반면에, 단지 0.7V의 하이 로직 레벨만이 다른 메모리 구조물들(예, 어드레스 디코더들 및 타이밍 회로들과 같은 메모리 셀 어레이와 연관된/이를 위한 지원 회로) 및 인터페이싱 디바이스들(예, 어드레스 및 데이터 버스들)에 대한 어레이 외부에서 사용될 수 있다. 로우에서 하이 전압 로직 레벨들로의 전환은 레벨 시프터들을 사용하여 달성될 수 있다. 레벨 시프터들은 로우 전압 로직 레벨들을 메모리 셀 어레이의 메모리 셀들에 의해 요구되는 하이(high) 전압들로 변환한다. 이러한 레벨 시프터들을 포함시키는 것은 전력 요건들을 감소시키지만, 레벨 시프터들에 전력 공급하기 위한 부가적인 에너지를 소모하고 칩(예, 칩 기판 "면적(real estate)") 상에 부가적인 영역 또는 공간을 요구한다. 레벨 시프터들은 또한 신호 전파 시간, 스큐잉 클록(skewing clock), 제어 및 데이터 신호들에서 지연을 도입할 수 있다. 따라서, 레벨 시프터들의 개수 및 구성은 메모리 사이즈, 타이밍 및 전력 요건들에 영향을 줄 수 있다.
본 개시물의 일 실시예에 따라, 이중(dual) 전압 반도체 메모리 디바이스는 기록 드라이버, 타이밍 트랙킹(tracking) 회로, 메모리 셀들을 포함한다. 기록 드라이버들은 로우(low) 전압 데이터 입력 신호들을 수신하고, 이에 응답하여, 데이터 값들을 메모리 코어 내에 기록한다. 타이밍 트랙킹 회로는 데이터를 메모리 코어 내에 기록하는 기록 드라이버들과 연관된 시간에 따라 하이(high) 전압 워드 라인(word line) 신호를 지연시킨다. 메모리 셀들은 그 내부에 데이터를 저장하기 위해, 하이 전압 워드 라인 신호 및 데이터 값들을 기록하는 기록 드라이버들에 응답한다.
다른 실시예에 따라, 반도체 메모리 디바이스는 어드레스 신호 레벨 시프터들, 디코더, 기록 드라이버들, 및 메모리 셀들을 포함한다. 어드레스 레벨 시프터들은 로우 레벨 어드레스 신호들을 하이 레벨 어드레스 신호들로 변환한다. 디코더는 하이 레벨 어드레스 신호들을 수신하고 이에 응답하여 워드 라인 신호들을 제공한다. 기록 드라이버들은 로우 레벨 데이터 입력 신호들을 수신하고 이에 응답하여 데이터 값들을 비트 라인들에 기록한다. 메모리 셀들은 그 내부에 데이터를 저장하기 위해 워드 라인 신호들 및 비트 라인들에 응답한다.
또 다른 실시예에서, 반도체 메모리 디바이스는 기판, 및 기판 상에 형성된 어드레스 신호 레벨 시프터들을 포함한다. 레벨 시프터들은 로우 레벨 어드레스 신호들을 하이 레벨 어드레스 신호들로 변환한다. 메모리 디바이스는 또한 기판 상에 형성되어 하이 레벨 어드레스 신호들을 수신하고 이에 응답하여 워드 라인 신호들을 제공하도록 구성된 디코더를 포함한다. 메모리는 기판에 연결되어 로우 레벨 데이터 신호들을 수신하도록 구성된 데이터 입력 단자들을 추가적으로 포함한다. 메모리는 또한 기판 상에 형성된 기록 드라이버들을 포함하며, 기록 드라이버들은 로우 레벨 데이터 신호들을 수신하고 이에 응답하여 데이터 값들을 기록한다. 메모리는 또한 기판 상에 형성된 메모리 셀들을 포함하며, 메모리 셀들은 그 내부에 데이터를 저장하기 위해 워드 라인 신호들 및 기록된 데이터 값들에 응답한다.
또 다른 실시예에서, 메모리 셀들을 동작하기 위한 방법이 제공된다. 상기 방법은 로우 레벨 데이터 입력 신호에 기초하여 메모리 셀들에 연결되는 비트 라인들 상에 기록 신호를 구동하는 단계; 및 어드레스 신호의 레벨을 로우 레벨에서 하이 레벨로 시프트하는 단계를 포함한다. 상기 방법은 또한 메모리 셀들 중 선택된 메모리 셀들을 동작시키는(activating) 워드 라인 신호를 제공하기 위해 상기 어드레스 신호를 디코딩하는 단계; 및 하이 레벨 클록 신호를 제공하기 위해 인가된 클록 신호의 레벨을 시프트하는 단계를 포함한다. 상기 방법은 지연된 클록 신호를 제공하기 위해 상기 하이 레벨 클록 신호의 타이밍을 조정하는 단계; 및 상기 지연된 클록 신호에 응답하여 상기 비트 라인들로부터 상기 기록 신호를 상기 메모리 셀들 중 선택된 메모리 셀들에 저장하는 단계를 추가적으로 포함한다.
전술한 것은 이하의 상세한 설명이 보다 양호하게 이해될 수 있도록 하기 위해 본 발명의 기술적 장점들 및 특징들을 다소 폭넓게 요약하였다. 발명의 청구범위의 대상을 이루는 부가적인 특징들 및 장점들은 이하에서 설명될 것이다. 제시되는 개념 및 특정 실시예들은 본 발명의 동일한 목적들을 달성하기 위해 다른 구조들을 변형 또는 설계하기 위한 기초로서 용이하게 사용될 수 있다는 점은 통상의 당업자에 의해 고려되어야 한다. 또한, 그러한 등가적인 구성들은 첨부된 청구범위에서 상술되는 본 발명의 사상과 범주를 벗어나지 않는다는 점은 통상의 당업자에 의해 인식되어야 한다. 추가적인 목적들 및 장점들과 함께, 그 구조 및 동작 방법에 대하여 본 발명의 특징으로 판단되는 신규한 특징들은 첨부된 도면들과 연계하여 고려될 때 이하의 설명으로부터 보다 잘 이해될 것이다. 그러나, 예시 및 설명 만을 목적으로 각 도면들이 제공되며 본 발명의 제한들의 정의로서 의도되지 않는다는 점은 명백히 이해되어야 한다.
본 개시물의 보다 완전한 이해를 위하여, 첨부된 도면들과 연계하여 이하의 설명에 대한 인용이 이루어진다.
도 1은 메모리 셀 어레이의 각 워드 라인들과 연관된 레벨 시프터들을 포함하는 종래의 메모리 디바이스의 블록도이다.
도 2는 메모리 셀 어레이의 디코더 및 타이밍 회로들을 공급하는 레벨 시프터드을 갖는 이중 전압 메모리 디바이스의 상위 레벨 블록도이다.
도 3은 도 3에 도시된 이중 전압 메모리 디바이스의 보다 상세한 블록도이다.
도 4는 도 4에 도시된 이중 전압 메모리 디바이스의 부분으로서 타이밍 트랙킹 회로를 도시하는 블록도이다.
도 5는 이중 전압 메모리 디바이스의 각 부분들의 접지 리턴 경로에 연결된 한 쌍의 풋 스위치들의 개략도이다.
도 6은 본 발명의 일 실시예가 바람직하게 사용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
도 1은 종래의 이중 전력 방식을 포함하는 메모리 디바이스의 블록도이다. 메모리 회로의 부분들(예, 어드레스 디코더)은 상대적으로 로우 전압 레벨들(예, 0-0.7V)에서 동작되는 반면에, 메모리 셀 어레이 및 감지 증폭기들은 하이어 전압(예, 0-1.3V)에서 동작된다. 로우(low) 전압에서 하이(high) 전압 레벨을 요구하지 않는 동작 회로(예, 어드레스 디코더)는 전력 소모 및 발생된 열을 감소시킨다. 따라서, 데이터 저장 및 리트리브(retrieval)의 무결성(integrity)을 향상시키기 위해 하이어(higher) 전압 레벨들이 바람직할 수 있기 때문에, 메모리 셀 어레이의 메모리 셀들에 정보를 저장하고 메모리 셀 어레이의 메모리 셀들을 동작시키기 위해 보다 높은 1.3V 하이 로직 레벨만이 사용된다.
도 1을 참조하면, I/O 회로(101)는 데이터-입력(data-in)(Din), I/O 회로에 인가되는 어드레스(Addr) 및 클록(clk) 신호들을 포함하는 메모리 디바이스로 및 메모리 디바이스로부터 상대적으로 로우 전압 신호들을 송신 및 수신하고, 메모리 어레이로부터 데이터를 수신하는 외부 디바이스들로(또는 메모리 디바이스 또는 칩 내에 집적될 수 있는 다른 회로로) 로우 레벨 데이터-출력(data-out) 신호들(Dout)을 송신한다. 데이터-입력 신호들(Din)은 0-0.7V로부터 0-1.3V의 공칭 하이 전압 범위로 레벨 시프터들(104a-104c)에 의해 레벨 시프트된다. 그 다음, 결과적인 레벨 시프트된 Din 신호는 기록 드라이버들(105a-105c)에 공급된다. 기록 드라이버들(105a-105c)로부터 공칭 0-1.3V Din 신호들은 비트 라인들(109a-f)에 인가되고 SRAM 메모리 셀들(111)로 송신된다. 비트 라인들(109b, 109d, 109f)에 연결된 것만이 도시되지만, 사실상 기록 드라이버들(105a-105c)은 비트 라인들(109b, 109d, 109f) 및 상보형(complementary) 비트 라인들(109a, 109c, 109e) 모두와 통신한다.
로우 레벨 어드레스 및 클록 신호들(Addr 및 clk)은 I/O 회로(101)를 통해 어드레스 디코더(102) 및 클록 레벨 시프터(103)로 각각 송신된다. 디코더(102)는 로우 전압 어드레스 신호(Addr)를 수용(accept)하고, 이를 디코딩하며, 적정한 로우 레벨 선택 신호를 레벨 시프터들(108a-108f)에 제공하도록 구성된다. 레벨 시프터들(108a-108f)은 디코더(102)에 의해 제공된 로우 레벨(예, 0-0.7V) 신호의 로직 레벨들을 선택된 워드 라인(110a-110f)에 대응하는 적정한 하이 레벨 전압 출력 신호(예, 공칭적으로 0V의 로우 로직 레벨 및 1.3V의 하이 로직 레벨을 가짐)로 시프트한다.
동작되는 워드 라인(110a-110f)에 연결되거나 그렇치 않으면 연관되는 선택된 메모리 셀들(111)은 비트 라인들(109a-f)로부터 선택된 메모리 셀들에 데이터를 기록 또는 저장하도록 인에이블되거나, 또는 판독 동작 모드로 동작될 때, 대응하는 비트 라인(109a-f) 상에서 메모리 셀로부터 정보를 판독하도록 인에이블된다. 디코더(102)가 로우 전압 출력 선택 신호(예, 단지 0.7V의 하이 로직 레벨을 가짐) 를 메모리 어레이에 제공하기 때문에, 하이어 전압 레벨(예, 1.3V의 공칭 하이 로직 레벨을 갖는 신호)을 달성하기 위해 각각의 워드 라인들에 대해 레벨 시프터를 제공하는 것이 필요하다. 일반적으로, n-비트 행(row) 어드레스 신호에 대해 요구되는 레벨 시프터들의 수는 각 워드 라인들과 연관된 2n 레벨 시프터들을 초래한다. 예를 들어, 1 메가비트 워드들 × 16비트로서 구성된 16 메가비트 SRAM은 10개의 어드레스 입력 라인들 및 백만개 만큼 많은 개별 워드 라인들을 포함하고, 각각은 별도의 레벨 시프터를 요구한다.
레벨 시프터(103)는 I/O 회로(101)로부터 로우 레벨 클록 신호(clk)를 수신하고, 레벨 시프트된 하이 전압 클록 신호(clk)를 요구되는 메모리의 컴포넌트들에 제공한다. 선택된 메모리 셀들(111)로부터 하이 레벨 출력 신호들은 감지 증폭기들(107a-107c)에 제공되고, 그 다음 후속하는 버퍼들(106a-106c)에 출력들을 제공하여 I/O 회로(101)를 통해 데이터 출력 신호 Dout을 제공한다.
도 2는 적정한 하이 전압(예, 0-1.3V) 어드레스 및 클록 신호들을 메모리 디바이스의 I/O 선택에 제공하여 개별 워드 라인들과 연관된 레벨 시프터들과 연관된 전력 소모 및 개수를 감소시키는 레벨 시프터들을 포함하는 감소된 오버헤드 이중 전력 회로를 구현하는 메모리 회로의 블록도이다. 도시된 것처럼, 기록 드라이버들은 레벨 시프터들에 대한 필요성 없이 정보를 선택된 메모리 셀들에 기록하기 위하여 I/O 회로로부터 데이터 신호를 수신한다. 일련의 감지 증폭기들(SA)은 선택된 메모리 셀들로부터 로우 레벨 데이터 출력 신호(Dout)를 제공한다. 다른 실시예에서, 감지 증폭기들은 이하에서 논의되는 것처럼, 하이 전압에서 동작하고 후속하는 버퍼는 로우 전압에서 동작한다.
본 설명의 목적을 위하여, 단일 포트형(single ported) SRAM 셀들이 도시된다는 점을 유의한다. 예를 들어, 이중 포트형(dual ported) 메모리와 같은, 다른 타입들의 메모리 셀들로 대체될 수 있다. 유사하게, 특정 메모리 아키텍쳐가 도시되지만, 이중 전력 또는 이중 전압 방식을 적용하는 다른 배열들 및 구성들이 구현될 수 있다. 마찬가지로, 3비트 데이터-입력, 데이터-출력, 및 어드레스 신호들이 도시되지만, 전형적인 구성은 상이한 수들의 데이터, 어드레스 및 제어 신호 라인들에 의해 전달되는 더 많은 비트들의 데이터 및 어드레스 정보를 포함한다.
도 3은 메모리 사이즈를 감소시키면서 동적 전력 절감을 제공하기 위한 감소된 오버헤드 이중 전력 방식을 구현하는 이중 전압 메모리 회로를 도시하는 보다 상세한 블록도이다. 특히, 도 3에 도시된 실시예는 개별 워드 라인들과 연관된 다수의 레벨 시프터들에 대한 필요성을 방지하기 위해 I/O 회로(301)에 인가되는 신호들에 대한 기능을 시프트하는 공통 레벨을 제공한다. I/O 회로(301)의 일부로서 또는 I/O 회로(301) 이전에 로우 레벨 어드레스 신호들을 레벨 시프트함으로써, 이중 전력 방식을 지원하기 위해 더 적은 컴포넌트들이 요구되고, 이에 따라 메모리 어레이 자체 외부의 컴포넌트들에 의해 사용되는 상대적으로 로우 레벨 전압들과 인터페이스하기 위해 필요한 공간 요건들, 즉 "칩 면적(chip real estate)"을 감소시킨다.
도 3을 참조하면, 어드레스 및 클록 신호들(Addr 및 clk)은 로우 전압 로직 레벨들(예, 0-0.7V)을 I/O 회로에 인가될 하이 레벨 로직 신호들(예, 0-1.3V)로 변환하기 위해 레벨 시프터들(313a-313c)에 각각 인가된다. 그 다음, 하이 레벨 신호들은 디코더(302) 및 타이밍 트랙킹 회로(312)에 공급된다. 디코더(102)는 적정한 하이 레벨 메모리 셀 선택 신호를 적정한 워드 라인에 인가함으로써 워드 라인들(310a-310f)을 선택적으로 동작시키기 위해 어드레스 신호(Addr)를 디코딩한다. 이전처럼, 메모리 셀들(111)은 데이터 무결성을 유지하기 위해 하이어 전압들(0-1.3V)에서 동작된다.
Din은 별개의 레벨 시프터들에 대한 필요성 없이 I/O 회로(301)를 통해 기록 드라이버들(305a-305c)에 직접적으로 공급되는 로우 전압 신호이다(도 2의 구성과 비교하여). 기록 드라이버들(305a-305c)은 메모리 셀 어레이의 메모리 셀들(111)에 정보를 기록하기 위해 적절하게 타이밍된 신호들을 비트 라인들(109a-f)에 제공한다. 비트 라인들(109b, 109d, 109f)에 연결된 것만이 도시되지만, 사실상 기록 드라이버들(305a-305c)은 비트 라인들(109b, 109d, 109f) 및 상보형 비트 라인들(109a, 109c, 109e) 모두와 통신하여, 기록되는 신호를 기초로 비트 라인들 또는 상보형 비트 라인들을 방전한다.
기록 드라이버들(305a-305c)로부터의 데이터를 비트 라인들(109a-f) 상에 제공하는데 있어서 가능한 지연들 때문에, 타이밍 회로(312)는 클록 신호(clk)를 적절하게 동기화시킨다. 동기화는 데이터를 메모리 셀들에 기록하는 로우 전압 레벨 기록 드라이버들(305a-305c)의 속도를 조절(accommodate)하기 위한 클록 신호를 게이팅(gating) 또는 지연시키는 것을 포함할 수 있다. 즉, 기록 드라이버들(305a-305c)이 로우 전압 신호에 의해 구동되기 때문에, 증가된 응답 시간은 목표된 값을 기록하기 위해 적정한 비트 라인들을 방전하기 이전에 발생할 수 있다. 이러한 타이밍 문제를 조절하기 위해, 타이밍 트랙킹 회로(312)는 기록 인에이블 및 필요한 경우 판독 인에이블 신호들을 다양한 메모리 셀들(111)로 적절하게 게이팅하기 위한 입력들(322, 324)을 포함하는 다양한 입력들을 수신할 수 있다. 입력들(322, 324)은 각각의 전력 도메인(하이 전력 도메인으로부터의 하나의 신호 및 로우 전력 도메인으로부터의 하나의 신호)으로부터 시작된다. 워드 라인 경로가 하이 전압이고 Din 경로가 로우 전압이기 때문에, 각 도메인으로부터의 하나의 신호는 2개의 전력 도메인들 간의 타이밍의 제어를 원활하게 한다.
정보는 유사한 방식으로 메모리 셀들(111)로부터 판독 또는 리트리브될 수 있다. 즉, 액세스될 메모리 셀들(111)의 어드레스들을 지정하는 어드레스 신호(Addr)는 레벨 시프터들(313a-313c)에 인가된다. 본 예의 목적을 위하여, 3비트 폭 어드레스 신호가 대응하는 레벨 시프터들(313a-313c)과 함께 도시되지만, 전형적으로 어드레스 신호는 메모리 사이즈 및 구성(configuration)에 따라 보다 많은 비트들의 어드레스 데이터를 가지며, 예를 들어, 10비트의 어드레스는 메모리의 백만개 워드들(또는 다른 어드레스가능 유닛)로의 액세스를 제공하기 위해 사용될 수 있다. 유사하게, Din 및 Dout은 각각 3비트 폭으로 도시되지만, 전형적으로 그러한 신호들은 예를 들어, 16, 32 또는 64비트 폭 신호들과 같이 실질적으로 더 넓다.
어드레스 신호에 응답하여, 디코더(102)는 이에 또는 이로부터 데이터의 저장 또는 리트리브를 위한 대응하는 메모리 셀들(111)을 액세스(예, 인에이블)하기 위해, 선택된 워드 라인(310a-310f) 상에 적정한 선택 신호들을 제공한다. 판독 동작 모드에서, 메모리 셀들(111)로부터의 데이터는 비트 라인들(109a-f)에 의해 감지 증폭기들(107a-107c)로 송신되고 그 결과로 후속하는 버퍼들(106a-106c)로 송신된다. 명확화를 위하여 도면들에 도시되진 않지만, 감지 증폭기들(107a-107c)은 비트 라인들 및 상보형 비트 라인들 모두와 통신한다는 점을 고려할 것이다.
후속하는 버퍼들(106a-106c)은 로우 전압 레벨들에서 동작하여, 적정한 로우 레벨(예, 0-0.7V) Dout 신호를 외부 디바이스에 제공한다. 대안적인 실시예에서, 감지 증폭기들(107a-107c) 및 후속하는 버퍼들(106a-106c)은 모두 로우 전압에서 동작한다. 예시 및 설명을 목적으로, 단일 세트의 비트 라인들은 메모리 셀 어레이의 메모리 셀들(111)로부터의 판독 및 메모리 셀들(111)로의 기록 둘다를 위해 사용될 수 있지만, 개별적인 기록 및 판독 비트 라인들이 대신 사용될 수 있다.
도 4는 타이밍 트랙킹 회로(312)를 포함하는 감소된 오버헤드 이중 전력 방식을 구현하는 이중 전압 메모리 회로의 블록도이다. 특히, I/O 회로(301)(도 3 참조)에 의해 제공되는 데이터-입력 신호는 기록 드라이버들(305a-305c)을 구동하는 로우 레벨 신호이다. 이전에 논의된 것처럼, 기록 드라이버들(305a-305c)의 로우 레벨 구동으로 인해, 각 비트 라인들(109a-109f) 상에 적절한 데이터의 공급에서 지연이 경험될 수 있다. 그러나, 워드 라인(WL)은 기록 드라이버들(305a-305c)에 의해 기록 동작이 완료된 후에 인에이블되어야 한다. 워드 라인 인에이블 신호는 고전력 도메인에 있고 따라서 지연되어야 한다. 지연을 생성하기 위해, I/O ctrl(I/O 회로(301) 상의 일부분)로부터 클록 신호들(clk)을 수신하는 타이밍 트랙킹 회로(312)는 지연된 클록 신호(clk_d)를 이에 제공함으로써 디코더(102)로부터 적정한 워드 라인(WL) 선택 신호의 적용을 지연시킬 수 있다. 타이밍 트랙킹 회로(312)는 클록 신호(clk_d)의 적정한 타이밍을 제공하기 위해 로우 레벨 신호들(322) 및 하이 레벨 신호들(324) 중 하나 또는 둘다에 응답할 수 있다.
이제 타이밍 트랙킹의 동작이 설명된다. 플립플롭(flip flop)(401)(또는 래치)은 메모리의 외부로부터 데이터를 래치(latch)하고, I/O 회로(301)로부터 수신된 클록 신호(보다 구체적으로는, I/O ctrl(301a)로서 지칭되는 I/O 회로(301)의 일부분)에 응답하여, 래치된 데이터를 기록 드라이버(305)로 전달한다. 그 다음, 기록 드라이버(305)는 래치된 데이터를 메모리 셀(111)에 기록할 준비가 된다. 타이밍 트랙킹 회로(312)는 지연된 클록 신호(clk_d)를 생성함으로써 Din 경로의 지연을 매칭(match)시키기 위해 디코더 경로를 지연시킨다. 워드 라인(WL) 경로는 하이 전압이기 때문에 보다 고속이고, Din 경로는 로우 전압이기 때문에 보다 저속이다. 타이밍 트랙킹 회로(312)는 입력(322)에 기초하여 Din 경로의 타이밍을 트랙킹한다. 디코더(102)가 기록 드라이버(305)에 대해 지연되기 때문에, 워드 라인(WL)이 디코더(102)에 의해 인에이블되기 전에 데이터가 기록될 준비가 된다.
타이밍 트랙킹 회로는 또한 전압 변동에 의해 유발되는 타이밍 변화를 트랙킹할 수 있다. 일 실시예에서, 로우 레벨 신호(322)는 Din 경로(로우 전력 도메인)로부터 비롯되고, 하이 레벨 신호(324)는 하이 전력 도메인 클록 신호로부터 비롯된다. 다른 실시예에서, 하이 전압 도메인으로부터의 신호들만이 타이밍 트랙킹 회로(312)에 제공된다.
도 5는 메모리를 대기(standby) 또는 "슬립(sleep)" 모드 또는 동작 모드로 선택적으로 두기 위해, 각각 메모리의 하이 및 로우 전압 부분들(503, 504)을 각각 제어하는 한 쌍의 "풋 스위치들(foot switches)"의 블록도이다. 각각의 풋 스위치(501, 502)는 메모리의 연관된 부분(503, 504)에 대한 가상 접지(505, 506)로의 연결을 선택적으로 인터럽트한다. 상이한 전력 도메인들에서의 동작 전압들은 상이하기 때문에, 2개의 상이한 가상 접지들이 제공된다. 이전에 설명된 것처럼, 메모리 셀 어레이 및 본 발명의 일 실시예에 따른 디코더는 하이 전압 레벨에서 동작되고, 이에 따라 모드 신호 Sleep에 응답하여 그 로직을 동작 또는 슬립 모드로 선택적으로 두기 위해 풋 스위치(501)에 의해 제어된다. 유사하게, 예를 들어 기록 드라이버들(305a-305c) 및 후속하는 버퍼들(106a-106c)을 포함하는 로우 전압 레벨 회로는 스위치(502)의 상태에 응답하여 동작 또는 슬립 모드의 동작으로 선택적으로 동작된다. 슬립 모드는 감소된 전류 누설을 제공한다.
도 6은 본 발명의 일 실시예가 바람직하게 사용될 수 있는 예시적인 무선 통신 시스템(600)을 도시한다. 예시를 목적으로, 도 6은 3개의 원격 유닛들(620, 630, 650) 및 2개의 기지국들(640)을 도시한다. 전형적인 무선 통신 시스템들은 보다 많은 원격 유닛들 및 기지국들을 가질 수 있다는 점을 인식할 것이다. 원격 유닛들(620, 630, 650)은 앞서 논의된 것처럼 본 발명의 실시예들인 이중 전력 메모리 회로들(625A, 625B, 625C)을 각각 포함한다. 도 6은 기지국들(640)로부터 원격 유닛들(620, 630, 650)로의 순방향 링크 신호들(680), 및 원격 유닛들(620, 630, 650)로부터 기지국들(640)로의 역방향 링크 신호들(690)을 도시한다.
도 6에서, 원격 유닛(620)은 모바일 전화로서 도시되고, 원격 유닛(630)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(650)은 무선 로컬 루프 시스템에서 고정된 위치의 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 셀 전화들, 소형 개인 통신 시스템(PCS) 유닛들, 개인 휴대 단말기(PDA)와 같은 소형 데이터 유닛들, 또는 미터 판독 장비(meter reading equipment)와 같은 고정된 위치의 데이터 유닛들일 수 있다. 도 6은 본 발명의 사상들에 따른 원격 유닛들을 도시하지만, 본 발명은 이러한 예시적인 도시된 유닛들로 제한되지 않는다. 본 발명은 이중 전력 메모리 회로를 포함하는 임의의 디바이스에서 적절하게 사용될 수 있다.
다양한 이중 전압 메모리 회로들의 특징들은 대안적인 배열들에 비해 장점들을 제공한다. 예를 들어, 하이 및 로우 전압 회로에 대한 개별적인 스위칭 엘리먼트들을 포함하는 풋 스위치의 사용은 대기 또는 슬립 모드의 동작 동안 감소된 누설 전류를 유도한다. 로우 전압 기록 드라이버들의 사용은 개별적인 레벨 시프터들에 대한 필요성을 제거할 수 있고, 칩 면적을 감소시키고 전력 요건들을 추가적으로 감소시킨다. 입력에서의 레벨 시프터들을 I/O 회로에 제공하는 것은 어드레스 디코더의 출력에서 대신 공급될 때와 같이, 그렇치 않으면 다른 배열들에서 요구될 수도 있는 레벨 시프터들의 수를 감소시킨다. 설명된 메모리 구성들의 특징들에 따른 또 다른 장점은 로우 출력 전압 레벨을 제공하는 감지 증폭기들로 인해 발생하여, 판독 동작들 동안 전력 소모를 감소시키고, 그렇치 않으면 칩 상의 긴 금속 상호연결 라인들(예, 출력 버스) 상에서 하이 전압들로 인해 발생할 수도 있는 전력 손실들을 최소화한다.
특정 회로가 상술되었지만, 제시된 회로의 모두가 본 발명을 실시하기 위해 요구되는 것은 아니라는 점은 통상의 당업자에 의해 인식될 것이다. 더욱이, 특정한 공지된 회로들은 본 발명에 포커스를 유지하기 위해 설명되지 않았다.
본 발명 및 이의 장점들이 상세히 설명되었지만, 첨부된 청구범위에 의해 정의된 바와 같은 본 발명의 사상과 범주를 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들 및 변경들이 이루어질 수 있다는 점을 이해해야 한다. 더욱이, 본 출원의 범주는 본 명세서에서 설명된 프로세스, 기기, 제조, 물질의 조성, 수단, 방법들 및 단계들로 제한되는 것으로 의도되지 않는다. 통상의 당업자는 본 발명의 개시물로부터 용이하게 인식할 것처럼, 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는 향후에 개발될 또는 현재 존재하는 프로세스들, 기기들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들은 본 발명에 따라 사용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스들, 기기들, 제조, 물질의 조성들, 수단, 방법들, 또는 단계들을 이들의 범주내에 포함하는 것으로 의도된다.

Claims (19)

  1. 이중(dual) 전압 반도체 메모리 디바이스로서,
    로우(low) 전압 데이터 입력 신호들을 수신하고, 이에 응답하여 데이터 값들을 메모리 코어(core)에 기록하는 다수의 기록 드라이버들(write drivers);
    상기 메모리 코어에 데이터를 기록하는 상기 다수의 기록 드라이버들과 연관된 시간에 따라 하이(high) 전압 워드 라인 신호를 지연시키도록 동작하는 타이밍 트랙킹 회로(timing tracking circuit); 및
    내부에 데이터를 저장하기 위해, 데이터 값들을 기록하는 상기 기록 드라이버들 및 상기 하이 전압 워드 라인 신호에 응답하는 다수의 메모리 셀들
    을 포함하는 이중 전압 반도체 메모리 디바이스.
  2. 제 1 항에 있어서,
    상기 데이터 값들을 수신하기 위해 상기 기록 드라이버들에 연결된 다수의 비트 라인들을 더 포함하는,
    이중 전압 반도체 메모리 디바이스.
  3. 제 1 항에 있어서,
    로우(low) 전압 어드레스(address) 신호들을 하이(high) 전압 어드레스 신호들로 변환하도록 구성된 다수의 어드레스 신호 레벨 시프터들(level shifters); 및
    상기 하이 전압 어드레스 신호들을 수신하고 이에 응답하여 워드 라인 신호들을 제공하도록 구성된 디코더를 더 포함하고,
    상기 다수의 메모리 셀들은 상기 워드 라인 신호들을 수신하고 이에 의해 상기 메모리 셀들 중 메모리 셀들이 지정되며, 상기 메모리 셀들 중 메모리 셀들은 상기 메모리 셀들 중 메모리 셀들 내에 데이터가 저장되도록 선택되는,
    이중 전압 반도체 메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 타이밍 트랙킹 회로는 상기 지연의 지속시간(duration)의 계산을 인에이블(enable)하기 위한 로우 전압 신호 및 하이 전압 신호를 수신하는,
    이중 전압 반도체 메모리 디바이스.
  5. 제 1 항에 있어서,
    상기 이중 전압 반도체 메모리 디바이스의 로우 전압 엘리먼트들을 제 1 가상 접지(virtual ground)에 선택적으로 연결하는 제 1 스위칭 엘리먼트를 포함하는 로우 전압 풋 스위치(foot switch); 및
    상기 이중 전압 반도체 메모리 디바이스의 하이 전압 엘리먼트들을 제 2 가상 접지에 선택적으로 연결하는 제 2 스위칭 엘리먼트를 포함하는 하이 전압 풋 스위치를 더 포함하는,
    이중 전압 반도체 메모리 디바이스.
  6. 반도체 메모리 디바이스로서,
    로우(low) 레벨 어드레스 신호들을 하이어(higher) 레벨 어드레스 신호들로 변환하도록 구성된 다수의 어드레스 신호 레벨 시프터들;
    상기 하이어 레벨 어드레스 신호들을 수신하고 이에 응답하여 워드 라인 신호들을 제공하도록 구성된 디코더;
    로우 레벨 데이터 입력 신호들을 수신하고 이에 응답하여 데이터 값들을 다수의 비트 라인들에 기록하는 다수의 기록 드라이버들; 및
    내부에 데이터를 저장하기 위해 상기 비트 라인들 및 상기 워드 라인 신호들에 응답하는 다수의 메모리 셀들
    을 포함하는 반도체 메모리 디바이스.
  7. 제 6 항에 있어서,
    데이터 출력 신호들을 제공하기 위해 상기 내부에 저장된 상기 데이터에 응답하고 상기 메모리 셀들에 선택적으로 연결되는 다수의 감지(sense) 증폭기들을 더 포함하는,
    반도체 메모리 디바이스.
  8. 제 6 항에 있어서,
    상기 데이터 값들의 기록에서의 지연을 보상하기 위해 상기 워드 라인 신호들의 타이밍을 제어하도록 구성된 타이밍 트랙킹 회로를 더 포함하는,
    반도체 메모리 디바이스.
  9. 제 8 항에 있어서,
    로우 레벨 클록 신호를 하이어(higher) 레벨 클록 신호로 변환하도록 구성된 클록 신호 레벨 시프터를 더 포함하고,
    상기 타이밍 트랙킹 회로는 상기 데이터 값들을 기록하는 상기 기록 드라이버들에서 상기 지연을 보상하도록 상기 하이어 레벨 클록 신호의 적정한(appropriate) 지연을 제공하는,
    반도체 메모리 디바이스.
  10. 제 8 항에 있어서,
    상기 타이밍 트랙킹 회로로의 하이 전압 입력을 더 포함하는,
    반도체 메모리 디바이스.
  11. 제 8 항에 있어서,
    상기 타이밍 트랙킹 회로로의 로우 전압 입력을 더 포함하는,
    반도체 메모리 디바이스.
  12. 제 6 항에 있어서,
    기판; 및
    상기 기판에 연결되는 다수의 데이터 입력 단자들을 더 포함하고,
    상기 다수의 데이터 입력 단자들은 상기 데이터 입력 신호들을 수신하여 상기 데이터 입력 신호들을 상기 기록 드라이버들에 제공하도록 구성되며, 상기 어드레스 신호 레벨 시프터들, 상기 디코더, 상기 기록 드라이버들 및 상기 메모리 셀들은 상기 기판 상에 형성되는,
    반도체 메모리 디바이스.
  13. 제 6 항에 있어서,
    상기 반도체 메모리 디바이스의 하이 전압 컴포넌트들의 제 1 가상 접지로의 연결을 선택적으로 인터럽트(interrupt)하도록 구성된 하이 전력 풋 스위치 회로; 및
    상기 반도체 메모리 디바이스의 로우 전압 컴포넌트들의 제 2 가상 접지로의 연결을 선택적으로 인터럽트하도록 구성된 로우 전력 풋 스위치 회로를 더 포함하고,
    상기 하이 전력 풋 스위치 회로 및 상기 로우 전력 풋 스위치 회로는 상기 반도체 메모리 디바이스를 능동(active) 및 대기(standby) 모드들의 동작들로 선택적으로 동작시키기 위한 공통 슬립(sleep) 신호에 응답하는,
    반도체 메모리 디바이스.
  14. 제 6 항에 있어서,
    상기 하이 레벨 어드레스 신호를 상기 디코더에 송신하고 상기 데이터 입력 신호들을 상기 기록 드라이버들에 송신하도록 구성된 입력/출력 회로를 더 포함하는,
    반도체 메모리 디바이스.
  15. 반도체 메모리 디바이스로서,
    기판;
    상기 기판 상에 형성된 다수의 어드레스 신호 레벨 시프터들 ― 상기 레벨 시프터들은 로우(low) 레벨 어드레스 신호들을 하이어(higher) 레벨 어드레스 신호들로 변환하도록 구성됨 ―;
    상기 기판 상에 형성되며, 상기 하이어 레벨 어드레스 신호들을 수신하고 이에 응답하여 워드 라인 신호들을 제공하도록 구성된 디코더;
    상기 기판에 연결되고 로우 레벨 데이터 신호들을 수신하도록 구성된 다수의 데이터 입력 단자들;
    상기 기판 상에 형성된 다수의 기록 드라이버들 ― 상기 기록 드라이버들은 상기 로우 레벨 데이터 신호들을 수신하고 이에 응답하여 데이터 값들을 기록함 ―; 및
    상기 기판 상에 형성된 다수의 메모리 셀들 ― 상기 메모리 셀들은 내부에 데이터를 저장하기 위해 상기 기록된 데이터 값들 및 상기 워드 라인 신호들에 응답함 ―
    을 포함하는 반도체 메모리 디바이스.
  16. 다수의 메모리 셀들을 동작시키는 방법으로서,
    로우(low) 레벨 데이터 입력 신호에 기초하여 메모리 셀들에 연결되는 다수의 비트 라인들 상에 기록 신호를 구동하는 단계;
    로우 레벨에서 하이어(higher) 레벨로 어드레스 신호의 레벨을 시프트하는(shifting) 단계;
    상기 메모리 셀들 중 선택된 메모리 셀들을 활성화시키는 워드 라인 신호를 제공하기 위해 상기 어드레스 신호를 디코딩하는 단계;
    하이 레벨 클록 신호를 제공하기 위해 인가된 클록 신호의 레벨을 시프트하는 단계;
    지연된 클록 신호를 제공하기 위해 상기 하이 레벨 클록 신호의 타이밍을 조정하는 단계; 및
    상기 지연된 클록 신호에 응답하여 상기 비트 라인들로부터 상기 메모리 셀들 중 선택된 메모리 셀들에 상기 기록 신호를 저장하는 단계
    를 포함하는 다수의 메모리 셀들을 동작시키는 방법.
  17. 제 16 항에 있어서,
    판독될 다수의 메모리 셀들을 선택하는 단계;
    상기 선택된 메모리 셀들에 저장된 데이터를 감지하는 단계; 및
    데이터 출력 신호를 제공하는 단계를 더 포함하는,
    다수의 메모리 셀들을 동작시키는 방법.
  18. 제 16 항에 있어서,
    상기 조정하는 단계는 데이터 기록 신호의 지연된 이용가능성(delayed availability)을 보상하는 단계를 포함하는,
    다수의 메모리 셀들을 동작시키는 방법.
  19. 제 16 항에 있어서,
    로우 전압 레벨 메모리 컴포넌트들의 제 1 가상 접지로의 연결을 선택적으로 인터럽트하는 단계; 및
    반도체 메모리 디바이스를 능동 및 대기 모드들의 동작들로 선택적으로 동작시키기 위해, 하이 전압 레벨 메모리 컴포넌트들의 제 2 가상 접지로의 연결을 선택적으로 인터럽트하는 단계를 더 포함하는,
    다수의 메모리 셀들을 동작시키는 방법.
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