CN102113056B - 存储器电路中的双功率方案 - Google Patents

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Abstract

本发明提供一种半导体存储器装置，其包括经配置以将低电平地址信号变换成较高电平地址信号的地址信号电平移位器。解码器(102)经配置以接收所述较高电平地址信号，且作为响应，提供字线信号。写入驱动器(305)接收低电平数据输入信号且响应于所述所接收的输入而配置位线(109)。存储器单元(111)对所述字线信号及所述经配置的位线做出响应以用于将数据存储于其中。

Description

存储器电路中的双功率方案
技术领域
所揭示的实施例大体来说涉及存储器电路。更具体来说，本发明涉及具有双电源配置的存储器。
背景技术
随着集成存储器电路按比例缩小以增加容量，需要减小电源电压。然而，存储器单元(例如，静态随机存取存储器或SRAM单元)及读出放大器(SA)对所施加电压的减小非常敏感。随着电压减小，归因于(例如)由存储器单元存储的电荷的值的不定性，存储器写入及读取错误(例如，软错误)增加。为了减小功率消耗且实现电路大小的进一步减小，一种方法是在维持供应到存储器单元的电压处于某个所要电平的同时，减小供应到除存储器单元阵列以外的电路(例如，解码器、时钟电路)的电压电平。即使所述存储器单元继续在较高电压及功率电平下操作，净效应在于实质上减小功率消耗，这是因为在任何特定时间，在仅少数存储器单元(例如，仅实际上被存取的存储器单元)经完全供电时支持电路在继续操作。
在针对其它存储器结构及介接装置使用减小的电压的同时在存储器单元阵列内实施足够高电压差可通过使用电平移位器来介接组件来实现。举例来说，可在存储器单元阵列内使用具有为0V的低逻辑电平及为1.3V的高逻辑电平的“高”电压差，而为仅0.7V的高逻辑电平可用于其它存储器结构(例如，用于例如地址解码器及定时电路等存储器单元阵列的支持电路/与例如地址解码器及定时电路等存储器单元阵列相关联的支持电路)及介接装置(例如，地址及数据总线)的阵列外部。可使用电平移位器来实现从低电压逻辑电平到较高电压逻辑电平的转变。电平移位器将低电压逻辑电平转换成存储器单元阵列的存储器单元所需的较高电压。在减小功率要求的同时，并入有这些电平移位器会消耗额外能量来向所述电平移位器供电且需要芯片上的额外区域或空间(例如，芯片衬底“面积(real estate)”)。所述电平移位器还可能引入信号传播时间的延迟，从而使时钟、控制及数据信号时间滞后。因此，电平移位器的数目及配置可影响存储器大小、定时及功率要求。
发明内容
根据本发明的实施例，一种双电压半导体存储器装置包括写入驱动器、定时跟踪电路、存储器单元。所述写入驱动器接收低电压数据输入信号，且作为响应，将数据值写入到存储器核心中。所述定时跟踪电路根据与所述写入驱动器将数据写入到所述存储器核心中相关联的时间而延迟高电压字线信号。所述存储器单元对所述高电压字线信号及写入数据值的所述写入驱动器做出响应以用于将数据存储于其中。
根据另一实施例，一种半导体存储器装置包括地址信号电平移位器、解码器、写入驱动器及存储器单元。所述地址电平移位器将低电平地址信号变换成较高电平地址信号。所述解码器接收所述较高电平地址信号，且作为响应，提供字线信号。所述写入驱动器接收低电平数据输入信号，且作为响应，将数据值写入到位线中。所述存储器单元对所述字线信号及所述位线做出响应以用于将数据存储于其中。
在又一实施例中，一种半导体存储器装置包括衬底及形成于所述衬底上的地址信号电平移位器。所述电平移位器将低电平地址信号变换成较高电平地址信号。所述存储器装置还包括解码器，所述解码器形成于所述衬底上且经配置以接收所述较高电平地址信号，且作为响应，提供字线信号。所述存储器进一步包括数据输入端子，所述数据输入端子连接到所述衬底且经配置以接收低电平数据信号。所述存储器还包括形成于所述衬底上的写入驱动器，所述写入驱动器接收低电平数据信号，且作为响应，写入数据值。所述存储器还包括形成于所述衬底上的存储器单元，所述存储器单元对所述字线信号及所述经写入数据值做出响应以用于将数据存储于其中。
在又一实施例中，提供一种用于操作存储器单元的方法。所述方法包括基于低电平数据输入信号将写入信号驱动到连接到存储器单元的位线上；及将地址信号的电平从低电平移位到较高电平。所述方法还包括解码所述地址信号以提供启动所述存储器单元中的若干选定存储器单元的字线信号；及移位所施加时钟信号的电平以提供高电平时钟信号。所述方法进一步包括调整所述高电平时钟信号的定时以提供经延迟时钟信号；及响应于所述经延迟时钟信号而将所述写入信号从所述位线存储于所述存储器单元中的若干选定存储器单元中。
前文已颇为广泛地概述本发明的特征及技术优点以便可更好地理解以下的详细描述。在下文中将描述形成本发明的权利要求书的标的物的额外特征及优点。所属领域的技术人员应了解，所揭示的概念及特定实施例可容易地用作修改或设计用于执行本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，所述等效构造不脱离如在附加权利要求书中所阐述的本发明的精神及范围。当结合随附图式考虑时，将从以下描述更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法)以及其它目标及优点。然而，应明确地理解，图中的每一者仅出于说明及描述的目的而提供，且既定不作为限制本发明的定义。
附图说明
为实现对本发明的更完整理解，现参考以下结合随附图式所进行的描述。
图1为包括与存储器单元阵列的相应字线相关联的电平移位器的常规存储器装置的框图。
图2为具有对存储器单元阵列的解码器及定时电路进行馈送的电平移位器的双电压存储器装置的高阶框图。
图3为在图3中所描绘的双电压存储器装置的更详细框图。
图4为描绘作为如图4中所描绘的双电压存储器装置的部分的定时跟踪电路的框图。
图5为连接于双电压存储器装置的相应部分的接地返回路径中的一对脚踏开关的示意图。
图6为展示其中可有利地使用本发明的实施例的示范性无线通信系统的框图。
具体实施方式
图1为包括常规双功率方案的存储器装置的框图。存储器电路的部分(例如，地址解码器)在相对较低电压电平(例如，0到0.7V)下操作，而存储器单元阵列及读出放大器在较高电压(例如，0到1.3V)下操作。在较低电压下操作不需要高电压电平的电路(例如，地址解码器)减小功率消耗及所产生的热量。因此，较高1.3V高逻辑电平仅用以将信息存储于存储器单元阵列的存储器单元中且用以操作存储器单元阵列的存储器单元，因为较高电压电平对于增强数据存储与检索的完整性可为需要的。
参看图1，I/O电路101从存储器装置接收相对较低电压信号(包括施加到I/O电路的数据输入(Din)、地址(Addr)及时钟(clk)信号)且将所述相对较低电压信号传输到存储器装置，且将低电平数据输出信号Dout从存储器阵列传输到接收数据的外部装置(或可能集成到存储器装置或芯片中的其它电路)。数据输入信号Din通过电平移位器104a到104c而从0到0.7V电平移位到为0到1.3V的标称较高电压范围。接着将所得经电平移位的Din信号供应到写入驱动器105a到105c。将来自写入驱动器105a到105c的标称0到1.3V Din信号施加到位线109a到109f且传输到SRAM存储器单元111。虽然仅展示为连接到位线109b、109d、109f，但事实上，写入驱动器105a到105c与位线109b、109d、109f及互补位线109a、109c、109e均连通。
低电平地址信号Addr及时钟信号clk分别经由I/O电路101传输到地址解码器102及时钟电平移位器103。解码器102经配置以接受所述低电压地址信号Addr、对其进行解码，选择且提供适当低电平选择信号到电平移位器108a到108f。电平移位器108a到108f将由解码器102提供的低电平(例如，0到0.7V)信号的逻辑电平移位到对应于选定字线110a到110f的适当高电平电压输出信号(例如，标称地具有为0V的低逻辑电平及为1.3V的高逻辑电平)。
与经启动字线110a到110f连接或以其它方式与经启动字线110a到110f相关联的选定存储器单元111经启用以将数据从位线109a到109f写入或存储到所述选定存储器单元中，或当在读取操作模式下操作时，从存储器单元读取信息到对应位线109a到109f上。由于解码器102将低电压输出选择信号提供到存储器阵列(例如，具有为仅0.7V的高逻辑电平)，因此有必要为字线中的每一者提供电平移位器以获得较高电压电平(例如，具有为1.3V的标称高逻辑电平的信号)。一般来说，n位行地址信号所需的电平移位器的数目导致与相应字线相关联的2n个电平移位器。举例来说，按16个位组织为一兆位字的16兆位SRAM将包括10条地址输入线及多达一百万条个别字线，每一者需要单独的电平移位器。
电平移位器103从I/O电路101接收低电平时钟信号clk，且视需要将经电平移位的高电压时钟信号clk提供到存储器的组件。将来自选定存储器单元111的高电平输出信号提供到读出放大器107a到107c，读出放大器107a到107c又将输出提供到随后的缓冲器106a到106c以经由I/O电路101提供数据输出信号Dout。
图2为实施包括电平移位器的减少开销的双功率电路的存储器电路的框图，所述电平移位器将适当高电压(例如，0到1.3V)地址及时钟信号提供到存储器装置的I/O区段，借此减小与相关联于个别字线的电平移位器相关联的数目及功率消耗。如所展示，写入驱动器从I/O电路接收数据信号以便将信息写入到选定存储器单元中而无需电平移位器。一系列读出放大器SA提供来自选定存储器单元的低电平数据输出信号Dout。在另一实施例中，如下文所论述，所述读出放大器在高电压下操作且随后的缓冲器在低电压下操作。
注意，出于本发明的解释的目的，描绘单端口式SRAM单元。可代之以其它类型的存储器单元，例如，双端口式存储器。类似地，虽然描绘特定存储器架构，但可实施采用双功率或双电压方案的其它布置及配置。同样地，虽然展示三位数据输入、数据输出及地址信号，但典型配置将并入有由不同数目的数据、地址及控制信号线载运的更多位的数据及地址信息。
图3为描绘实施减少开销的双功率方案以在减小存储器大小的同时提供动态功率节省的双电压存储器电路的更详细框图。特定来说，图3中所描绘的实施例为施加到I/O电路301的信号提供共同电平移位功能性以避免与个别字线相关联的多个电平移位器的需要。通过对在I/O电路301之前的或作为I/O电路301的部分的低电平地址信号进行电平移位，需要更少组件来支持所述双功率方案，借此减小空间要求，即，与由存储器阵列自身外部的组件所使用的相对较低电平电压介接所必需的“芯片面积”。
参看图3，将地址信号Addr及时钟信号clk分别施加到电平移位器313a到313c及314以便将低电压逻辑电平(例如，0到0.7V)转换为待施加到I/O电路301的高电平逻辑信号(例如，0到1.3V)。接着将高电平信号供应到解码器302及定时跟踪电路312。所述解码器102对地址信号Addr进行解码以通过将适当高电平存储器单元选择信号施加到适当字线而选择性地启动字线310a到310f。如前所述，存储器单元111在较高电压(0到1.3V)下操作以维持数据完整性。
Din为经由I/O电路301直接供应到写入驱动器305a到305c的低电压信号，而无需相异的电平移位器(与图2的配置相比)。写入驱动器305a到305c将经适当定时的信号提供到位线109a到109f以用于将信息写入到存储器单元阵列的存储器单元111中。虽然仅展示为连接到位线109b、109d、109f，但事实上，写入驱动器305a到305c与位线109b、109d、109f和互补位线109a、109c、109e均连通，以基于正写入的信号来对位线或互补位线放电。
由于在将数据从写入驱动器305a到305c提供到位线109a到109f上时的可能的延迟，定时电路312与时钟信号clk适当地同步化。同步化可包括延迟或门控一时钟信号以适应低电压电平写入驱动器305a到305c将数据写入到存储器单元中的速度。即，由于写入驱动器305a到305c由低电压信号驱动，因此可能在对适当位线放电以写入所要值之前产生增加的响应时间。为了适应此定时问题，定时跟踪电路312可接收包括输入322及324的各种输入以将写入启用信号及(如果必要)读取启用信号适当地门控到各种存储器单元111。输入322及324源自于每一功率域(来自高功率域的一个信号及来自低功率域的一个信号)。由于字线路径处于高电压且Din路径处于低电压，因此来自每一域的一个信号促进对所述两种功率域之间的定时的控制。
可以类似方式从存储器单元111检索或读取信息。即，将指定待存取的存储器单元111的地址的地址信号Addr施加到电平移位器313a到313c。注意，出于本实例的目的，虽然将三位宽地址信号与对应电平移位器313a到313c一起展示，但通常，地址信号将视存储器大小及配置而具有更多并行位的地址数据，例如，10位的地址可用以提供对存储器的一百万个字(或其它可定址单元)的存取。类似地，虽然将Din及Dout展示为各自为三位宽，但通常，所述信号将实质上更宽(例如，16、32或64位宽的信号)。
响应于地址信号，解码器102将适当选择信号提供到选定字线310a到310f上以存取(例如，启用)对应存储器单元111以用于将数据存储到其中或从其中检索数据。在读取操作模式中，来自存储器单元111的数据由位线109a到109f传输到读出放大器107a到107c且随即传输到随后的缓冲器106a到106c。虽然为清晰起见而未在图式中描绘，但应了解，读出放大器107a到107c与位线和互补位线均连通。
随后的缓冲器106a到106c在较低电压电平下操作，从而将适当的低电平(例如，0到0.7V)Dout信号提供到外部装置。在替代实施例中，读出放大器107a到107c与随后的缓冲器106a到106c均在低电压下操作。虽然出于说明及解释的目的，单组位线可用于从存储器单元阵列的存储器单元111读取及向存储器单元阵列的存储器单元111写入两者，但可替代地使用单独的写入位线及读取位线。
图4为实施减少开销的双功率方案的包括定时跟踪电路312的双电压存储器电路的框图。特定来说，由I/O电路301(见图3)提供的数据输入信号为驱动写入驱动器305a到305c的低电平信号。如先前所描述，归因于写入驱动器305a到305c的低电平驱动，可能在将适当数据提供到相应位线109a到109f上时经历延迟。然而，在写入操作已通过写入驱动器305a到305c完成之后，应启用字线WL。字线启用信号处于高功率域中，且因此应被延迟。为产生延迟，从I/O控制器(I/O电路301上的一部分)接收时钟信号clk的定时跟踪电路312可通过向解码器102提供经延迟时钟信号clk_d而延迟施加来自解码器102的适当字线WL选择信号。定时跟踪电路312可对低电平信号322及高电平信号324中的一者或两者做出响应以提供时钟信号clk_d的适当定时。
现解释定时跟踪的操作。触发器(401)(或锁存器)锁存来自存储器外部的数据，且响应于从I/O电路301(更具体来说，I/O电路301的被称作I/O控制器301a的一部分)接收的时钟信号而将经锁存数据转发到写入驱动器305，所述写入驱动器305接着准备好将所述经锁存数据写入到存储器单元111中。定时跟踪电路312通过产生经延迟时钟信号clk_d而延迟解码器路径以使其与Din路径的延迟相匹配。由于字线(WL)路径为高电压，因此字线(WL)路径较快，且由于Din路径为低电压，故Din路径较慢。定时跟踪电路312基于输入322跟踪Din路径的定时。由于解码器102相对于写入驱动器305而延迟，因此在字线WL由解码器102启用之前数据准备好写入。
定时跟踪电路还可跟踪由电压波动引起的定时变化。在一个实施例中，低电平信号322来自于Din路径(在低功率域中)且高电平信号324来自于高功率域时钟信号。在另一实施例中，仅将来自高电压域的信号提供到定时跟踪电路312。
图5为一对“脚踏开关”501及502的框图，其各自分别控制存储器的相应高电压部分503及低电压部分504以便将所述存储器选择性地置于操作模式或备用或“休眠”模式中。每一脚踏开关501、502针对存储器的相关联部分503、504而选择性地中断到虚拟接地505、506的连接。由于在不同功率域中的操作电压不同，因此提供两个不同的虚拟接地。如先前所描述，根据本发明的实施例，存储器单元阵列及解码器在高电压电平下操作且借此由脚踏开关501控制以响应于模式信号“休眠”而将所述逻辑选择性地置于操作或休眠模式中。类似地，包括(例如)写入驱动器305a到305c及随后的缓冲器106a到106c的低电压电平电路响应于开关502的状态而选择性地在操作模式或休眠操作模式下操作。休眠模式提供减小的电流泄漏。
图6展示其中可有利地使用本发明的实施例的示范性无线通信系统600。出于说明的目的，图6展示三个远程单元620、630及650及两个基站640。应认识到，典型无线通信系统可具有更多远程单元及基站。远程单元620、630及650分别包括双功率存储器电路625A、625B及625C(其为如以上所论述的本发明的实施例)。图6展示来自基站640和远程单元620、630及650的前向链路信号680以及从远程单元620、630及650到基站640的反向链路信号690。
在图6中，远程单元620被展示为移动电话，远程单元630被展示为便携式计算机，且远程单元650被展示为无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可为手机、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元，或例如仪表读取设备等固定位置数据单元。尽管图6说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明可合适地用于包括双功率存储器电路的任何装置中。
各种双电压存储器电路的特征提供优于替代布置的优点。举例来说，将包括单独切换元件的脚踏开关用于高及低电压电路会在备用操作模式或休眠操作模式期间产生减少的漏电流。使用低电压写入驱动器可消除单独对电平移位器的需要，从而减小芯片面积且进一步减少功率要求。在I/O电路的输入处提供电平移位器减少了在其它布置(例如，在替代地供应于地址解码器的输出处时)中原本可能需要的电平移位器数目。根据所描述存储器配置的特征的又一优点来自读出放大器，读出放大器提供低输出电压电平，借此减少在读取操作期间的功率消耗且最小化原本可能因将高电压驱动到芯片上的长金属互连线(例如，输出总线)上而导致的功率损耗。
虽然已阐述特定电路，但所属领域的技术人员应了解，实践本发明并不需要所有所揭示的电路。此外，未描述某些众所周知的电路，从而将着重点维持于本发明上。
虽然已详细地描述本发明及其优点，但应理解，可在不脱离如由附加权利要求书所界定的本发明的精神及范围的情况下在本文中进行各种改变、替代及变更。此外，本申请案的范围既定不限于本说明书中所描述的过程、机器、制品、物质组成、装置、方法及步骤的特定实施例。如一般所属领域的技术人员将从本发明的揭示内容所容易了解到，可根据本发明来利用当前存在或日后将开发出的执行与本文中描述的对应实施例实质上相同功能或实现与本文中描述的对应实施例实质上相同结果的过程、机器、制品、物质组成、装置、方法或步骤。因此，附加权利要求书既定在其范围内包括所述过程、机器、制品、物质组成、装置、方法或步骤。

Claims (18)

1.一种双电压半导体存储器装置，其包含：
多个写入驱动器，其接收低电压数据输入信号；
多个位线，其与所述多个写入驱动器通信，所述多个写入驱动器经配置以响应于接收所述低电压数据输入信号将所述低电压数据输入信号写入所述多个位线；
定时跟踪电路，其经配置以根据与写入所述低电压数据输入信号的所述多个写入驱动器相关联的时间而延迟高电压字线信号；以及
多个存储器单元，其对所述高电压字线信号及写入所述低电压数据输入信号的所述多个写入驱动器做出响应。
2.根据权利要求1所述的双电压半导体存储器装置，其进一步包含：
多个地址信号电平移位器，其经配置以将低电压地址信号变换成高电压地址信号；以及
解码器，其经配置以接收所述高电压地址信号，且作为响应，提供所述高电压字线信号，其中所述多个存储器单元接收所述高电压字线信号，借此指定所述存储器单元中的若干选定存储器单元以使所述数据存储于其中。
3.根据权利要求1所述的双电压半导体存储器装置，其中所述定时跟踪电路接收低电压信号及高电压信号以使得能够计算所述延迟的持续时间。
4.根据权利要求1所述的双电压半导体存储器装置，其进一步包含：
低电压脚踏开关，其包括将所述双电压半导体存储器装置的低电压元件选择性地连接到第一虚拟接地的第一切换元件；以及
高电压脚踏开关，其包括将所述双电压半导体存储器装置的高电压元件选择性地连接到第二虚拟接地的第二切换元件。
5.一种半导体存储器装置，其包含：
多个地址信号电平移位器，其经配置以将低电平地址信号变换成较高电平地址信号；
解码器，其经配置以接收所述较高电平地址信号，且作为响应，提供字线信号；
多个写入驱动器，其接收低电平数据输入信号；
多个位线，其与所述多个写入驱动器通信，所述多个写入驱动器经配置以响应于接收所述低电压数据输入信号将所述低电压数据输入信号写入所述多个位线；以及
多个存储器单元，其对所述高电平字线信号及接收所述低电压数据输入信号的所述位线做出响应。
6.根据权利要求5所述的半导体存储器装置，其进一步包含选择性地连接到所述存储器单元且对所述存储于其中的数据进行响应以用于提供数据输出信号的多个读出放大器。
7.根据权利要求5所述的半导体存储器装置，其进一步包含：
定时跟踪电路，其经配置以控制所述高电平字线信号的定时以补偿在写入所述低电压数据输入信号时的延迟。
8.根据权利要求7所述的半导体存储器装置，其进一步包含：
时钟信号电平移位器，其经配置以将低电平时钟信号变换成较高电平时钟信号，所述定时跟踪电路提供所述较高电平时钟信号的适当延迟以补偿所述写入驱动器写入所述低电压数据输入信号时的所述延迟。
9.根据权利要求7所述的半导体存储器装置，其进一步包含对所述定时跟踪电路的高电压输入。
10.根据权利要求7所述的半导体存储器装置，其进一步包含对所述定时跟踪电路的低电压输入。
11.根据权利要求5所述的半导体存储器装置，其进一步包含：
衬底；以及
多个数据输入端子，其连接到所述衬底且经配置以接收所述数据输入信号且将所述数据输入信号供应到所述写入驱动器、所述地址信号电平移位器、所述解码器，所述写入驱动器及所述存储器单元形成于所述衬底上。
12.根据权利要求5所述的半导体存储器装置，其进一步包含：
高功率脚踏开关电路，其经配置以选择性地中断到所述半导体存储器装置的高电压组件的第一虚拟接地的连接；以及
低功率脚踏开关电路，其经配置以选择性地中断到所述半导体存储器装置的低电压组件的第二虚拟接地的连接，
所述高功率脚踏开关电路及所述低功率脚踏开关电路对共同休眠信号做出响应以用于选择性地在现用操作模式及备用操作模式下操作所述半导体存储器装置。
13.根据权利要求5所述的半导体存储器装置，其进一步包含经配置以将所述高电平地址信号传输到所述解码器且将所述数据输入信号传输到所述写入驱动器的输入/输出电路。
14.一种半导体存储器装置，其包含：
衬底；
形成于所述衬底上的多个地址信号电平移位器，所述电平移位器经配置以将低电平地址信号变换成较高电平地址信号；
解码器，其形成于所述衬底上且经配置以接收所述较高电平地址信号，且作为响应，提供高电平字线信号；
多个数据输入端子，其连接到所述衬底且经配置以接收低电平数据信号；
形成于所述衬底上的多个写入驱动器，所述写入驱动器接收所述低电平数据信号；
多个位线，其与所述多个写入驱动器通信，所述多个写入驱动器经配置以响应于接收所述低电压数据信号将所述低电压数据信号写入所述多个位线；以及
形成于所述衬底上的多个存储器单元，所述存储器单元对所述高电平字线信号及写入所述低电压数据信号的所述多个写入驱动器做出响应。
15.一种操作多个存储器单元的方法，其包含：
基于低电平数据输入信号，经由多个写入驱动器将写入信号驱动到多条位线上，所述多条位线将所述多个写入驱动器连接到存储器单元；
将地址信号的电平从低电平移位到较高电平；
解码所述高电平地址信号以提供启动所述存储器单元中的若干选定存储器单元的高电平字线信号；
移位所施加时钟信号的电平以提供高电平时钟信号；
调整所述高电平时钟信号的定时以提供经延迟时钟信号；以及
响应于所述经延迟时钟信号而将所述写入信号从所述多个位线存储于所述存储器单元中的若干选定存储器单元中。
16.根据权利要求15所述的方法，其进一步包含：
选择待读取的多个存储器单元；
感测存储于所述选定存储器单元中的数据；以及
提供数据输出信号。
17.根据权利要求15所述的方法，其中所述调整包括补偿所述写入信号的经延迟的可用性。
18.根据权利要求15所述的方法，其进一步包含：
选择性地中断到低电压电平存储器组件的第一虚拟接地的连接；以及
选择性地中断到高电压电平存储器组件的第二虚拟接地的连接，以便选择性地在现用操作模式及备用操作模式下操作半导体存储器装置。
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