JP2012500445A - メモリ回路におけるデュアル電力スキーム - Google Patents

Abstract

【解決手段】半導体メモリデバイスは、低レベルアドレス信号を高レベルアドレス信号に変換するように構成されたアドレス信号レベルシフタを含む。デコーダ(102)は、前記高レベルアドレス信号を受信し、それに応じてワード線信号を供給するように構成される。書き込みドライバ(305)は、低レベルデータ入力信号を受信し、前記受信した入力に応じてビット線(109)を構成する。メモリセル(111)は、前記ワード線信号、及びそこにデータを記憶するために構成されたビット線に応答する。
【選択図】図３

Description

開示された実施形態は、概してメモリ回路に関する。より具体的には、本開示は、デュアル電源構成を有するメモリに関する。

集積メモリ回路が、その容量を増加するために縮小されるに従って、電源電圧を下げることが望まれてきている。しかしながら、メモリセル（例えばスタティックランダムアクセスメモリ、すなわちＳＲＡＭセル）及びセンスアンプ（ＳＡ）は、印加電圧の低下に非常に敏感である。電圧が低下するに従って、例えば、メモリセルによって保持される電荷の値の曖昧さ、例えばソフトエラーにより、メモリの書き込み及び読み出しエラーが増加する。電力消費を削減し、そして更なる回路面積の削減を可能にするための一つの手法は、メモリセルに印加する電圧をある所望のレベルに維持しつつ、メモリセルアレイ以外の回路（例えばデコーダ、クロック回路）に印加する電圧レベルを低減することである。メモリセルが、より高い電圧及び電力レベルで動作し続けても、正味の効果として、実質的に電力消費が低減される。なぜなら、ある特定の時間では、少ない数のメモリセルのみ（例えば、実際にはこれらのみがアクセスされる）が完全に電力供給されつつ、サポート回路が連続的に動作しているからである。

他のメモリ構造及びインターフェースデバイスについては低減された電圧を使用しつつ、メモリセルアレイ内では十分に高い電圧差分を用いることは、この要素とインターフェース処理するためのレベルシフタを使用することによって実現され得る。例えば、０Ｖのlow論理レベルと１．３Ｖのhigh論理レベルを有する“高い”電圧差分がメモリセルアレイ内で使用され得るのに対して、アレイの外ではその他のメモリ構造（例えば、アドレスデコーダ及びタイミング回路のような、メモリセルアレイのための／メモリセルアレイに関連づけられたサポート回路）及びインターフェースデバイス（例えば、アドレス及びデータバス）のために、たったの０．７Ｖのhigh論理レベルが使用され得る。低い電圧論理レベルからより高い電圧論理レベルへの遷移は、レベルシフタを用いて実現され得る。レベルシフタは、低い電圧論理レベルを、メモリセルアレイのメモリセルに必要なより高い電圧に変換する。電力要求を低減出来る一方で、これらのレベルシフタを組み込むことは、このレベルシフタを動作させるための更なるエネルギーを消費し、更なる面積、すなわちチップ上の空間（例えば、チップ基板の“土地”）を必要とする。レベルシフタはまた、信号伝播時間に遅延、すなわちクロック、制御及びデータ信号のスキューをもたらし得る。よって、レベルシフタの数と構成は、メモリサイズ、タイミング、及び電力要求に影響を与え得る。

本開示の実施形態によれば、デュアル電圧半導体メモリデバイスは、書き込みドライバ、タイミングトラッキング回路、メモリセルを含む。書き込みドライバは、低電圧データ入力信号を受信し、それに応じて、メモリコアにデータ値を書き込む。タイミングトラッキング回路は、書き込みドライバがメモリコアにデータを書き込むことに関する時間に従って、高電圧ワード線信号を遅延させる。メモリセルは、そこにデータを記憶させるためにデータ値を書き込む書き込みドライバ及び高電圧ワード線信号に応答する。

別の実施形態によれば、半導体メモリデバイスは、アドレス信号レベルシフタ、デコーダ、書き込みドライバ、及びメモリセルを含む。アドレスレベルシフタは、低レベルアドレス信号を、高レベルアドレス信号に変換する。デコーダは、高レベルアドレス信号を受信し、それに応じてワード線信号を供給する。書き込みドライバは、低レベルデータ入力信号を受信し、それに応じてビット線にデータ値を書き込む。メモリセルは、そこにデータを記憶させるために前記ビット線及び前記ワード線信号に応答する。

更に別の実施形態では、半導体メモリデバイスは、基板と、基板上に形成されたアドレス信号レベルシフタとを含む。レベルシフタは、低レベルアドレス信号を高レベルアドレス信号に変換する。メモリデバイスはまた、基板上に形成され、高レベルアドレス信号を受信して、それに応じてワード線信号を供給するように構成されたデコーダを含む。メモリは更に、基板に接続され、低レベルデータ信号を受信するように構成されたデータ入力端子を含む。メモリはまた、基板上に形成された書き込みドライバを含み、書き込みドライバは、低レベルデータ信号を受信し、それに応じてデータ値を書き込む。メモリはまた、基板上に形成されたメモリセルを含み、メモリセルは、ワード線に応答し、そしてそこにデータを記憶させるための書き込みデータ値に応答する。

更に別の実施形態では、メモリセルを動作させる方法が与えられる。方法は、低レベルデータ入力信号に基づいて、メモリセルに接続されたビット線上に書き込み信号を駆動することと、アドレス信号のレベルを、低レベルから高レベルにシフトすることとを含む。方法はまた、メモリセルのうち、選択されたメモリセルを活性化するワード線信号を供給するために、アドレス信号をデコードすることと、高レベルクロック信号を供給するために、供給されたクロック信号のレベルをシフトすることとを含む。方法は更に、遅延クロック信号を供給するために、高レベルクロック信号のタイミングを調整することと、遅延クロック信号に応答して、ビット線から、メモリセルのうち、選択されたメモリセルに書き込み信号を記憶させることとを含む。

上記は、後に続く詳細な説明がより理解され得るために、本発明の特徴及び技術的な利点を、かなりおおざっぱに要点を説明した。更なる特徴及び利点が、本発明の特許請求の範囲の主題を構成する以下で述べられる。開示される概念及び具体的な実施形態が、本発明と同じ目的を達成するためのその他の構造の改良または設計の基礎として、当業者によって容易に使用し得ることが、当業者によって理解されるべきである。そのような等価な構成は、添付の特許請求の範囲で説明されたような本発明の精神及び範囲から逸脱しないこともまた、当業者によって理解されるべきである。本発明を特徴づけると信じられる新規な特徴は、その構成及び動作の方法の両方について、更なる目的と利点と共に、添付図面と共に考慮される際に、以下の説明からより良く理解されるだろう。しかしながら、図面の各々は、例示及び説明のみの目的で与えられ、本発明の境界の定義付けとして意図されないことが、明白に理解されるだろう。

本開示のより完全な理解のため、添付図面に関連してなされる以下の説明に対する言及が為される。
図１は、メモリセルアレイの各ワード線に関連づけられたレベルシフタを含む概念的なメモリデバイスのブロック図である。 図２は、メモリセルアレイのデコーダ及びタイミング回路に電力を与えるレベルシフタを有するデュアル電圧メモリデバイスのハイレベルのブロック図である。 図３は、図３に示すデュアル電圧メモリデバイスの、より詳細なブロック図である。 図４は、図４に示すようなデュアル電圧メモリデバイスの一部としてのタイミングトラッキング回路を示すブロック図である。 図５は、デュアル電圧メモリデバイスの各部分の接地帰還経路（ground return path）に接続されたフットスイッチの組の概念図である。 図６は、本発明の実施形態が有利に使用され得る典型的な無線通信システムを示すブロック図である。

図１は、概念的なデュアル電力スキームを含むメモリデバイスのブロック図である。メモリ回路の部分（例えばアドレスデコーダ）は比較的低い電圧レベルで動作され（例えば０〜０．７Ｖ）、他方でメモリセルアレイ及びセンスアンプはより高い電圧で動作される（例えば０〜１．３Ｖ）。高い電圧レベルを必要とせず、より低い電圧で動作する回路（例えばアドレスデコーダ）は、電力消費及び発熱を低減する。よって、より高い電圧レベルは、データの記憶及び取り出しのインテグリティを向上させるのに望ましいとして、より高い１．３Ｖの高論理レベルは、メモリセルアレイのメモリセルを動作させ、メモリセルに情報を記憶させるために使用されるのみである。

図１を参照して、Ｉ／Ｏ回路１０１は、Ｉ／Ｏ回路に与えられるデータ入力（Ｄin）、アドレス（Addr）、及びクロック（clk）信号を含む、メモリデバイスへの及びメモリデバイスからの比較的低電圧の信号を受信し送信し、そしてメモリアレイから低レベルのデータ出力信号Ｄoutを、データを受信する外部デバイス（またはメモリデバイスまたはチップに集積され得るその他の回路）に送信する。データ入力信号Ｄinは、０〜０．７Ｖから、名目上（nominal）０〜１．３Ｖのより高い電圧範囲に、レベルシフタ１０４ａ〜１０４ｃによってレベルシフトされる。結果得られたレベルシフトされたＤin信号は、次に書き込みドライバ１０５ａ〜１０５ｃに印加される。書き込みドライバ１０５ａ〜１０５ｃからの名目上０〜１．３ＶのＤin信号は、ビット線１０９ａ〜ｆに印加され、そしてＳＲＡＭメモリセル１１１に転送される。１０９ｂ、１０９ｄ、１０９ｆへの接続が示されているのみであるが、実際には書き込みドライバ１０５ａ〜１０５ｃは、ビット線１０９ｂ、１０９ｄ、１０９ｆと、相補のビット線１０９ａ、１０９ｃ、１０９ｅとの両方と通信する。

低レベルのアドレス及びクロック信号Addr及びclkは、それぞれＩ／Ｏ回路１０１を介してアドレスデコーダ１０２及びクロックレベルシフタ１０３に送信される。デコーダ１０２は、低電圧のアドレス信号Addrを受け付けて、これをデコードし、そして適切な低レベル選択信号を選択してレベルシフタ１０８ａ〜１０８ｆに供給するように構成されている。レベルシフタ１０８ａ〜１０８ｆは、デコーダ１０２から供給される低レベル（例えば０〜０．７Ｖ）信号の論理レベルを、選択されたワード線１１０ａ〜１１０ｆに対応する、適切な高レベル電圧出力信号（例えば、名目上、０Ｖのlow論理レベルと１．３Ｖのhigh論理レベルを有する）にシフトする。

活性化されたワード線１１０ａ〜１１０ｆに接続された、または関連づけられた選択メモリセル１１１は、ビット線１０９ａ〜ｆから選択メモリセルへのデータの書き込みまたは記憶が可能とされ、または動作の読み出しモードで動作する際には、メモリセルから対応するビット線１０９ａ〜ｆに情報を読み出すことが可能とされる。デコーダ１０２は低電圧の出力選択信号をメモリアレイに供給するので（例えば、たった０．７Ｖのhigh論理レベルを有する）、より高い電圧レベル（例えば、名目上１．３Ｖのhigh論理レベルを有する信号）を得るために、ワード線の各々につきレベルシフタを設ける必要がある。一般的に、ｎビットのロウアドレス信号に必要なレベルシフタの数は、各ワード線に関連づけられた２^ｎ個のレベルシフタとなる。例えば、１６ビット単位の１メガビットワードとして構成された１６メガビットＳＲＡＭは、１０個のアドレス入力線と、１００万のワード線とを含み、それぞれが個別のレベルシフタを必要とする。

レベルシフタ１０３は、Ｉ／Ｏ回路１０１から低レベルのクロック信号clkを受信し、レベルシフトされた高電圧クロック信号clkを、必要に応じてメモリの要素に供給する。選択メモリセル１１１からの高レベル出力信号は、センスアンプ１０７ａ〜１０７ｃに供給され、センスアンプ１０７ａ〜１０７ｃは、Ｉ／Ｏ回路１０１を介してデータ出力信号Ｄoutを供給するために、次のバッファ１０６ａ〜１０６ｃに出力を供給する。

図２は、適切な高い電圧（例えば０〜１．３Ｖ）のアドレス及びクロック信号をメモリデバイスのＩ／Ｏセクションに供給するレベルシフタを含み、これにより各ワード線に関連づけられたレベルシフタに関する数と電力消費を削減する、オーバーヘッドを低減したデュアル電力回路を実装するメモリ回路のブロック図である。図示するように、書き込みドライバは、レベルシフタを必要とすることなく選択メモリセルに情報を書き込むように、Ｉ／Ｏ回路からデータ信号を受信する。一連のセンスアンプ（series of sense amplifier）ＳＡは、低レベルのデータ出力信号Ｄoutを選択メモリセルから供給する。別の実施形態では、下記で議論されるように、センスアンプは高電圧で動作し、それに引き続くバッファが低電圧で動作する。

この説明の目的で、単一ポートのＳＲＡＭセルが示されていることに留意する。その他のタイプのメモリセルに置き換えられても良いし、例えばデュアルポートのメモリであってもよい。同様に、具体的なメモリアーキテクチャが示されているが、デュアル電力またはデュアル電圧スキームを採用するその他の設定及び構成が用いられても良い。同様に、３ビットのデータ入力、データ出力、及びアドレス信号が示されているが、典型的な構成は、様々な数のデータ、アドレス、及び制御信号線によって搬送される更に多くのビットのデータ及びアドレス情報を有するだろう。

図３は、メモリサイズを低減しつつダイナミックな電力節約を提供する、オーバーヘッドを低減したデュアル電力スキームを実装するデュアル電圧メモリ回路を示す、より詳細なブロック図である。より具体的には、図３に示される実施形態は、各ワード線に関連づけられた複数のレベルシフタの必要性を避けるために、Ｉ／Ｏ回路３０１に供給される信号についての共通のレベルシフト機能を提供する。Ｉ／Ｏ回路３０１の前に、またはＩ／Ｏ回路３０１の一部として低レベルアドレス信号をレベルシフトすることにより、デュアル電力スキームをサポートするために必要な要素をより少なくし、これにより面積要求、すなわち、メモリアレイ自身の外の要素によって使用される比較的低レベルの電圧とのインターフェースに必要な“チップの土地”を削減する。

図３を参照して、アドレス及びクロック信号Addr及びclkは、低電圧論理レベル（例えば０〜０．７Ｖ）から、Ｉ／Ｏ回路３０１に供給される高レベル論理信号（例えば０〜１．３Ｖ）に変換するように、レベルシフタ３１３ａ〜３１３ｃ及び３１４にそれぞれ供給される。その後、高レベル信号は、デコーダ３０２及びタイミングトラッキング回路３１２に供給される。デコーダ１０２は、アドレス信号Addrをデコードして、適切なワード線に適切な高レベルのメモリセル選択信号を供給することにより、ワード線３１０ａ〜３１０ｆを選択的に活性化する。従来通り、メモリセル１１１は、データインテグリティを維持するために、より高い電圧（０〜１．３ｖ）で動作される。

Ｄinは、（図２の構成と較べて）別個のレベルシフタを必要とすることなく、Ｉ／Ｏ回路３０１を介して書き込みドライバ３０５ａ〜３０５ｃに直接供給される低電圧信号である。書き込みドライバ３０５ａ〜３０５ｃは、メモリセルアレイのメモリセル１１１に情報を書き込むため、適切にタイミングされた信号をビット線１０９ａ〜ｆに供給する。ビット線１０９ｂ、１０９ｄ、１０９ｆへの接続のみが示されているが、実際には、書き込みドライバ３０５ａ〜３０５ｃは、ビット線１０９ｂ、１０９ｄ、１０９ｆと相補ビット線１０９ａ、１０９ｃ、１０９ｅとの両方と通信して、書き込まれる信号に基づいて、ビット線または相補ビット線をディスチャージする。

書き込みドライバ３０５ａ〜３０５ｃからのデータのビット線１０９ａ〜ｆへの供給時において起こりうる遅延のため、タイミング回路３１２は、クロック信号clkを適切に同期させる。同期は、低電圧レベルの書き込みドライバ３０５ａ〜３０５ｃがメモリセルにデータを書き込む速度を調整するために、クロック信号を遅延またはゲートすることを含み得る。すなわち、書き込みドライバ３０５ａ〜３０５ｃは低電圧信号で駆動されるので、所望の値を書き込むために適切なビット線をディスチャージする前に、増加された応答時間が生じ得る。このタイミングの問題に対応するため、タイミングトラッキング回路３１２は、書き込みイネーブル、及び必要であれば読み出しイネーブル信号を適切にゲートするための、種々のメモリセル１１１への入力３２２及び３２４を含む種々の入力を受信し得る。入力３２２及び３２４は、各電力ドメインから生じる（一つの信号は高電力ドメインから、そして一つの信号は低電力ドメインから）。ワード線の経路は高電圧であり、Ｄinの経路は低電圧であるので、各ドメインからの一つの信号は、２つの電力ドメイン間でのタイミングの制御を容易にする。

同様の方法で、メモリセル１１１から情報が取り出されまたは読み出され得る。すなわち、アクセスされるメモリセル１１１のアドレスを指定するアドレス信号Addrが、レベルシフタ３１３ａ〜３１３ｃに供給される。本例の目的のため、３ビット幅のアドレス信号がレベルシフタ３１３ａ〜３１３ｃに対応して共に示されているが、典型的なアドレス信号は、メモリサイズ及び構造に依存して、より多くのパラレルのビットのアドレスデータを有するだろう。例えば、メモリの１００万ワード（またはその他のアドレス可能なユニット）へのアクセスを提供するため、１０ビットのアドレスが使用され得ることに留意する。同様に、Ｄin及びＤoutがそれぞれ３ビット幅となるように示されているが、典型的にはそのような信号は実質的にはより広く、例えば１６、３２、または６４ビット幅の信号だろう。

アドレス信号に応答して、デコーダ１０２は、適切な選択信号を選択ワード線３１０ａ〜３１０ｆに供給して、そこにデータを記憶させ、またはそこからデータを取り出すために、対応するメモリセル１１１にアクセスする（メモリセル１１１をイネーブルにする）。動作の読み出しモードでは、メモリセル１１１からのデータは、ビット線１０９ａ〜ｆによってセンスアンプ１０７ａ〜１０７ｃに伝送され、そしてその後引き続くバッファ１０６ａ〜１０６ｃに伝送される。明確化のために図面には示していないが、センスアンプ１０７ａ〜１０７ｃは、ビット線及び相補ビット線の両方と通信することが理解されるだろう。

引き続くバッファ１０６ａ〜１０６ｃは、より低い電圧レベルで動作して、適切な低レベル（例えば０〜０．７Ｖ）のＤout信号を外部デバイスへ供給する。代替的な実施形態では、センスアンプ１０７ａ〜１０７ｃと引き続くバッファ１０６ａ〜１０６ｃの両方が低電圧で動作する。例示及び説明の目的で、ビット線の単一の組が、メモリセルアレイのメモリセル１１１からの読み出し及びメモリセル１１１への書き込みの両方に使用され得るが、代わりに別々の書き込み及び読み出しビット線が使用されても良い。

図４は、タイミングトラッキング回路３１２を含む、オーバーヘッドを低減するデュアル電力スキームを実装するデュアル電圧メモリ回路のブロック図である。より具体的には、Ｉ／Ｏ回路３０１（図３参照）によって供給されたデータ入力信号は、書き込みドライバ３０５ａ〜３０５ｃを駆動する低レベル信号である。先に述べたように、各ビット線１０９ａ〜ｆに適切なデータを供給する際、書き込みドライバ３０５ａ〜３０５ｃの低レベル駆動により、遅延が生じ得る。しかしながら、ワード線ＷＬは、書き込みドライバ３０５ａ〜３０５ｃによって書き込み動作が完了した後、イネーブルにされなければならない。ワード線イネーブル信号は高電力ドメインにあり、よって遅延されなければならない。遅延を生成するため、Ｉ／Ｏ制御（Ｉ／Ｏ回路３０１の一部）からクロック信号clkを受信するタイミングトラッキング回路３１２は、デコーダ１０２からの適切なワード線ＷＬ選択信号の印加を、遅延クロック信号clk_dでそれを供給することによって、遅延させ得る。このタイミングトラッキング回路３１２は、低レベル信号３２２と高レベル信号３２４の一方または両方に応答して、クロック信号clk_dの適切なタイミングを供給し得る。

次に、タイミングトラッキング回路の動作について説明する。フリップフロップ（４０１）（またはラッチ）は、メモリの外からのデータをラッチし、Ｉ／Ｏ回路３０１（より具体的には、Ｉ／Ｏ制御３０１ａと呼ぶＩ／Ｏ回路３０１の一部）から受信したクロック信号に応答して、ラッチデータを書き込みドライバ３０５に転送する。そして書き込みドライバ３０５は、ラッチデータをメモリセル１１１に書き込む準備をする。タイミングトラッキング回路３１２は、遅延クロック信号clk_dを生成することにより、Ｄin経路の遅延を整合させるように、デコーダ経路を遅延させる。ワード線（ＷＬ）経路は、それが高電圧であるため速く、Ｄin経路は、それが低電圧であるため遅い。タイミングトラッキング回路３１２は、入力３２２に基づいて、Ｄin経路のタイミングをトラッキングする。デコーダ１０２は書き込みドライバ３０５に対して遅延されているため、デコーダ１０２によってワード線ＷＬがイネーブルとされる前に、データを書き込む準備が出来ている。

タイミングトラッキング回路はまた、電圧変動によって生じるタイミング変動をトラッキングし得る。一実施形態では、低レベル信号３２２はＤin経路（低電力ドメイン）から来て、高レベル信号３２４は高電力ドメインクロック信号から来る。別の実施形態では、高電圧ドメインからの信号のみが、タイミングトラッキング回路３１２に供給される。

図５は、“フットスイッチ（foot switch）”５０１及び５０２のブロック図であり、それぞれは、メモリを、動作可能モードまたはスタンバイすなわち“スリープ”モードに選択的に設定するように、メモリの高電圧部５０３及び低電圧部５０４をそれぞれ制御する。各フットスイッチ５０１、５０２は、メモリの対応付けられた領域５０３、５０４につき、仮想接地５０５、５０６への接続を選択的に遮る（interrupt）。異なる電力ドメインでは動作電圧が異なるため、２つの異なる仮想接地が与えられる。先に述べたように、メモリセルアレイ、及び本発明の実施形態によればデコーダは、高電圧レベルで動作され、よって、モード信号Sleepに応答して、このロジックを動作可能またはスリープモードに選択的に設定するよう、フットスイッチ５０１によって制御される。同様に、例えば書き込みドライバ３０５ａ〜３０５ｃ及びそれに続くバッファ１０６ａ〜１０６ｃを含む低電圧レベル回路は、スイッチ５０２の状態に応じて、動作の動作可能またはスリープモードで選択的に動作される。スリープモードは、電流リークの削減をもたらす。

図６は、本発明の実施形態が有利に使用され得る典型的な無線通信システム６００を示す。例示の目的で、図６は３つの遠隔ユニット６２０、６３０、及び６５０と、２つの基地局６４０とを示している。一般的な無線通信システムは、より多くの遠隔ユニット及び基地局を備え得ることが理解されるだろう。遠隔ユニット６２０、６３０、及び６５０は、それぞれデュアル電力メモリ回路６２５Ａ、６２５Ｂ、及び６２５Ｃを備え、これらは上記議論された本発明の実施形態である。図６は、基地局６４０から遠隔ユニット６２０、６３０、及び６５０へのフォワードリンク信号６８０と、遠隔ユニット６２０、６３０、及び６５０から基地局６４０へのリバースリンク信号６９０とを示している。

図６では、遠隔ユニット６２０は携帯電話として示され、遠隔ユニット６３０はポータブルコンピュータとして示され、そして遠隔ユニット６５０は無線ローカルループシステムにおける固定位置の遠隔ユニットとして示されている。例えば、この遠隔ユニットは、携帯電話（cell phone）、携帯型パーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末のような携帯型データユニット、またはメータ読み取り装置のような固定位置データユニットであっても良い。図６は本発明の教示に従った遠隔ユニットを例示しているが、本発明は、これらの典型的な例示されたユニットに限定されない。本発明は、デュアル電力メモリ回路を含むあらゆるデバイスにおいて、好適に使用され得る。

種々のデュアル電圧メモリ回路の特徴は、代替的なアレンジメントにわたって利点を提供する。例えば、高電圧及び低電圧回路について個別にスイッチング素子を含むフットスイッチの使用は、動作のスタンバイすなわちスリープモードのリーク電流を低減する結果をもたらす。低電圧書き込みドライバの使用は、個別のレベルシフタの必要性を除去し、チップ面積を低減し、更に電力要求を低減し得る。Ｉ／Ｏ回路への入力にレベルシフタを設けることは、そうでなければ、代わりにアドレスデコーダの出力に供給する場合のように、その他のアレンジメントにおいて必要とされるであろうレベルシフタの数を削減する。述べられたメモリ構成の特徴に従った更に別の利点は、低出力電圧レベルを供給するセンスアンプに起因し、これにより、読み出し動作期間の電力消費を削減し、さもなければチップ上の長い金属配線層（例えば出力バス）上で高電圧を駆動することに起因するだろう電力損失を最小限にする。

具体的な回路が説明されてきたが、当業者によれば、この発明の実施するために、開示された回路の全てが必要なわけではないことが理解される。更に、本発明に焦点を維持するため、いくらかの良く知られた回路については説明されていない。

本発明及びその利点が詳細に説明されたが、添付の特許請求の範囲によって定義されるような本発明の精神及び範囲から逸脱することなく、本明細書において種々の変更、置換、及び修正が為され得ることが理解されるべきである。更に、このアプリケーションの範囲は、本明細書で述べられたプロセス、機械、製造物、組成物、手段、方法、及びステップに限定されることを意図されない。当業者は、本明細書で述べられた対応する実施形態と実質的に同じ結果を得る、または同じ機能を実質的に実行する、既存の、または後に開発されるプロセス、機械、製造物、組成物、手段、方法、及びステップが、本発明に従って使用され得ることを、本発明の開示から容易に理解するだろう。従って、添付の特許請求の範囲は、そのようなプロセス、機械、製造物、組成物、手段、方法、及びステップのような、それらの範囲内に含むことを意図される。

Claims (19)

1. 低電圧データ入力信号を受信し、それに応じてメモリコアにデータ値を書き込む複数の書き込みドライバと、
   前記複数の書き込みドライバが前記メモリコアにデータを書き込むことに関する時間に従って、高電圧ワード線信号を遅延させるように動作可能なタイミングトラッキング（timing tracking）回路と、
   そこにデータを記憶するために、データ値を書き込む前記書き込みドライバ及び高電圧ワード線信号に応答する複数のメモリセルと
   を備えるデュアル電圧半導体メモリデバイス。
2. 前記書き込みドライバに接続されて、前記データ値を受信する複数のビット線を更に備える、請求項１に従ったデュアル電圧半導体メモリデバイス。
3. 低電圧アドレス信号を高電圧アドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
   前記高電圧アドレス信号を受信し、それに応じてワード線信号を供給するように構成されたデコーダと
   を更に備え、前記複数のメモリセルは前記ワード線信号を受信し、これにより、複数の前記メモリセルのうち、そこにデータが記憶されるように選択された複数の前記メモリセルを指定する、請求項１に従ったデュアル電圧半導体メモリデバイス。
4. 前記タイミングトラッキング回路は、前記遅延の期間の計算を可能とするために高電圧信号と低電圧信号とを受信する、請求項１に従ったデュアル電圧半導体メモリデバイス。
5. 前記デュアル電圧半導体メモリデバイスの低電圧素子を第１仮想接地に選択的に接続する第１スイッチング素子を含む低電圧フットスイッチと、
   前記デュアル電圧半導体メモリデバイスの高電圧素子を第２仮想接地に選択的に接続する第２スイッチング素子を含む高電圧フットスイッチと
   を更に備える請求項１に従ったデュアル電圧半導体メモリデバイス。
6. 低レベルアドレス信号を高レベルアドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
   前記高レベルアドレス信号を受信し、それに応じてワード線信号を供給するように構成されたデコーダと、
   低レベルデータ入力信号を受信し、それに応じて複数のビット線にデータ値を書き込む複数の書き込みドライバと、
   そこにデータを記憶するために前記ビット線及び前記ワード線信号に応答する複数のメモリセルと
   を備える半導体メモリデバイス。
7. 前記メモリセルに選択的に接続され、データ出力信号を供給するためにそこに保持されたデータに応答する複数のセンスアンプを更に備える、請求項６に従った半導体メモリデバイス。
8. 前記データ値の書き込みにおける遅延を補償するために、前記ワード線信号のタイミングを制御するように構成されたタイミングトラッキング（timing tracking）回路を更に備える、請求項６に従った半導体メモリデバイス。
9. 低レベルクロック信号を高レベルクロック信号に変換するように構成されたクロック信号レベルシフタを更に備え、
   前記タイミングトラッキング回路は、前記書き込みドライバが前記データ値を書き込む際の前記遅延を補償するために、前記高レベルクロック信号の適切な遅延を供給する、請求項８に従った半導体メモリデバイス。
10. 前記タイミングトラッキング回路への高電圧入力を更に備える、請求項８に従った半導体メモリデバイス。
11. 前記タイミングトラッキング回路への低電圧入力を更に備える、請求項８に従った半導体メモリデバイス。
12. 基板と、
    前記基板に接続され、前記データ入力信号を受信し、前記データ入力信号を前記書き込みドライバへ供給するように構成された、複数のデータ入力端子と
    を更に備え、前記アドレス信号レベルシフタ、前記デコーダ、前記書き込みドライバ、及び前記メモリセルは、前記基板上に形成される、請求項６に従った半導体メモリデバイス。
13. 前記半導体メモリデバイスの高電圧要素の第１仮想接地への接続を選択的に遮るように構成された高電力フットスイッチ回路と、
    前記半導体メモリデバイスの低電圧要素の第２仮想接地への接続を選択的に遮るように構成された低電力フットスイッチ回路と
    を更に備え、前記高電力フットスイッチ回路及び前記低電力フットスイッチ回路は、動作のアクティブ及びスタンバイモードで前記半導体メモリデバイスを選択的に動作させるための共通のスリープ信号に応答する、請求項６に従った半導体メモリデバイス。
14. 前記高レベルアドレス信号を前記デコーダに送信し、前記データ入力信号を前記書き込みドライバに送信するように構成された入力／出力回路を更に備える、請求項６に従った半導体メモリデバイス。
15. 基板と、
    前記基板上に形成され、低レベルアドレス信号を高レベルアドレス信号に変換するように構成された、複数のアドレス信号レベルシフタと、
    前記基板上に形成され、前記高レベルアドレス信号を受信して、それに応じてワード線信号を供給するように構成されたデコーダと、
    前記基板に接続され、低レベルデータ信号を受信するように構成された複数のデータ入力端子と、
    前記基板上に形成され、前記低レベルデータ信号を受信し、それに応じてデータ値を書き込む複数の書き込みドライバと、
    前記基板上に形成され、そこにデータを記憶するために前記ワード線信号及び書き込みデータ値に応答する複数のメモリセルと
    を備える半導体メモリデバイス。
16. 複数のメモリセルを動作させる方法であって、
    低レベルデータ入力信号に基づいて、メモリセルに接続された複数のビット線上に書き込み信号を駆動することと、
    アドレス信号のレベルを、低レベルから高レベルにシフトすることと、
    前記メモリセルのうち、選択された前記メモリセルを活性化するワード線信号を供給するために、前記アドレス信号をデコードすることと、
    高レベルクロック信号を供給するために、供給されたクロック信号のレベルをシフトすることと、
    遅延クロック信号を供給するために、前記高レベルクロック信号のタイミングを調整することと、
    前記遅延クロック信号に応答して、前記ビット線から、前記メモリセルのうち、選択された前記メモリセルに前記書き込み信号を記憶することと
    を備える方法。
17. 読み出される複数のメモリセルを選択することと、
    前記選択メモリセルに記憶されたデータをセンスすることと、
    データ出力信号を供給することと
    を更に備える請求項１６に従った方法。
18. 前記調整することは、データ書き込み信号が利用可能になるまでの遅延（delayed availability）を補償することを含む、請求項１６に従った方法。
19. 低電圧レベルメモリ要素の第１仮想接地への接続を選択的に遮ることと、
    半導体メモリデバイスを、動作のアクティブ及びスタンバイモードで選択的に動作させるように、高電圧レベルメモリ要素の第２仮想接地への接続を選択的に遮ることと
    を更に備える請求項１６に従った方法。

Images