TWI428928B - 記憶體電路中之雙功率方法 - Google Patents

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Description

記憶體電路中之雙功率方法
所揭示之實施例大體而言係關於記憶體電路。更具體言之，本發明係關於具有雙電力供應組態之記憶體。
隨著積體記憶體電路按比例調小以增加容量，需要減小供電電壓。然而，記憶體單元(例如，靜態隨機存取記憶體或SRAM單元)及感應放大器(SA)對所施加電壓的減小非常敏感。隨著電壓減小，歸因於(例如)由記憶體單元儲存之電荷之值的不定性，記憶體寫入及讀取錯誤(例如，軟錯誤)增加。為了減小功率消耗且致能電路大小之進一步減小，一種方法為在維持供應至記憶體單元之電壓處於某所要位準之同時，減小供應至不同於記憶體單元陣列之電路(例如，解碼器、時脈電路)的電壓位準。即使該等記憶體單元繼續在較高電壓及功率位準下操作，淨效應在於實質上減小功率消耗，此係因為在任何特定時間，在僅少數記憶體單元(例如，僅實際上被存取之記憶體單元)經完全供電時支援電路在繼續操作。
在針對其他記憶體結構及介接裝置使用減小之電壓的同時在一記憶體單元陣列內實施足夠高電壓差可藉由使用位準偏移器來介接組件來實現。舉例而言，可在一記憶體單元陣列內使用具有為0V之低邏輯位準及為1.3V之高邏輯位準之「高」電壓差，而為僅0.7V之高邏輯位準可用於其他記憶體結構(例如，用於諸如位址解碼器及定時電路之記憶體單元陣列之支援電路或與諸如位址解碼器及定時電路之記憶體單元陣列相關聯之支援電路)及介接裝置(例如，位址及資料匯流排)之陣列外部。可使用位準偏移器來實現自低電壓邏輯位準至較高電壓邏輯位準之轉變。位準偏移器將低電壓邏輯位準轉換成一記憶體單元陣列之記憶體單元所需之較高電壓。在減小功率要求的同時，併有此等位準偏移器會消耗額外能量來向該等位準偏移器供電且需要晶片上之額外區域或空間(例如，晶片基板「面積(real estate)」)。該等位準偏移器亦可能引入信號傳播時間之延遲，從而使時脈、控制及資料信號時間滯後。因此，位準偏移器之數目及組態可影響記憶體大小、定時及功率要求。
根據本發明之一實施例，一雙電壓半導體記憶體裝置包括寫入驅動器、一定時追蹤電路、記憶體單元。該等寫入驅動器接收低電壓資料輸入信號，且作為回應，將資料值寫入至一記憶體核心中。該定時追蹤電路根據一與該等寫入驅動器將資料寫入至該記憶體核心中相關聯之時間而延遲一高電壓字線信號。該等記憶體單元對該高電壓字線信號及寫入資料值之該等寫入驅動器做出回應以用於將資料儲存於其中。
根據另一實施例，一半導體記憶體裝置包括位址信號位準偏移器、一解碼器、寫入驅動器及記憶體單元。該等位址位準偏移器將低位準位址信號變換成較高位準位址信號。該解碼器接收該等較高位準位址信號，且作為回應，提供字線信號。該等寫入驅動器接收低位準資料輸入信號，且作為回應，將資料值寫入至位元線中。該等記憶體單元對該等字線信號及該等位元線做出回應以用於將資料儲存於其中。
在又一實施例中，一半導體記憶體裝置包括一基板及形成於該基板上之位址信號位準偏移器。該等位準偏移器將低位準位址信號變換成較高位準位址信號。該記憶體裝置亦包括一解碼器，該解碼器形成於該基板上且經組態以接收該等較高位準位址信號，且作為回應，提供字線信號。該記憶體進一步包括資料輸入端子，該等資料輸入端子連接至該基板且經組態以接收低位準資料信號。該記憶體亦包括形成於該基板上之寫入驅動器，該等寫入驅動器接收低位準資料信號，且作為回應，寫入資料值。該記憶體亦包括形成於該基板上之記憶體單元，該等記憶體單元對該等字線信號及該等經寫入資料值做出回應以用於將資料儲存於其中。
在又一實施例中，提供一種用於操作記憶體單元之方法。該方法包括基於一低位準資料輸入信號將一寫入信號驅動至連接至記憶體單元之位元線上；及將一位址信號之一位準自一低位準偏移至一較高位準。該方法亦包括解碼該位址信號以提供一啟動該等記憶體單元中之若干選定記憶體單元之字線信號；及偏移一所施加時脈信號之一位準以提供一高位準時脈信號。該方法進一步包括調整該高位準時脈信號之一定時以提供一經延遲時脈信號；及回應於該經延遲時脈信號而將該寫入信號自該等位元線儲存於該等記憶體單元中之若干選定記憶體單元中。
前文已頗為廣泛地概述本發明之特徵及技術優點以便可更佳地理解以下之詳細描述。在下文中將描述形成本發明之申請專利範圍之標的物的額外特徵及優點。熟習此項技術者應瞭解，所揭示之概念及特定實施例可容易地用作修改或設計用於執行本發明之相同目的之其他結構的基礎。熟習此項技術者亦應認識到，該等等效構造不背離如在附加申請專利範圍中所闡述之本發明之精神及範疇。當結合隨附圖式考慮時，將自以下描述更佳地理解據信為本發明所特有之新穎特徵(關於其組織及操作方法)以及其他目標及優點。然而，應明確地理解，諸圖中之每一者僅出於說明及描述之目的而提供，且不意欲作為限制本發明的定義。
為達成對本發明之更完整理解，現參考以下結合隨附圖式所進行之描述。
圖1為包括一習知雙功率方案之記憶體裝置的方塊圖。記憶體電路之部分(例如，位址解碼器)在相對較低電壓位準(例如，0至0.7V)下操作，而一記憶體單元陣列及感應放大器在較高電壓(例如，0至1.3V)下操作。於較低電壓下操作不需要高電壓位準之電路(例如，位址解碼器)減小功率消耗及所產生之熱量。因此，較高1.3V高邏輯位準僅用以將資訊儲存於記憶體單元陣列之記憶體單元中且用以操作記憶體單元陣列之記憶體單元，因為較高電壓位準對於增強資料儲存與擷取之完整性可為需要的。
參看圖1，I/O電路101自記憶體裝置接收相對較低電壓信號(包括施加至I/O電路之資料輸入(Din )、位址(Addr)及時脈(clk)信號)且將相對較低電壓信號(包括供應至I/O電路之資料輸入(Din )、位址(Addr)及時脈(clk)信號)傳輸至記憶體裝置，且將低位準資料輸出信號Dout 自記憶體陣列傳輸至接收資料之外部裝置(或可能整合至記憶體裝置或晶片之其他電路)。資料輸入信號Din 藉由位準偏移器104a至104c而自0至0.7V位準偏移至為0至1.3V之標稱較高電壓範圍。接著將所得經位準偏移之Din 信號供應至寫入驅動器105a至105c。將來自寫入驅動器105a至105c之標稱0至1.3V Din 信號施加至位元線109a至109f且傳輸至SRAM記憶體單元111。雖然僅展示為連接至位元線109b、109d、109f，但事實上，寫入驅動器105a至105c與位元線109b、109d、109f及互補位元線109a、109c、109e皆連通。
低位準位址信號Addr及時脈信號clk分別經由I/O電路101傳輸至位址解碼器102及時脈位準偏移器103。解碼器102經組態以接受該低電壓位址信號Addr、對其進行解碼，選擇且提供一適當低位準選擇信號至位準偏移器108a至108f。位準偏移器108a至108f將由解碼器102提供之低位準(例如，0至0.7V)信號之邏輯位準偏移至一對應於選定字線110a至110f之適當高位準電壓輸出信號(例如，標稱地具有為0V之低邏輯位準及為1.3V之高邏輯位準)。
與經啟動字線110a至110f連接或以其他方式與經啟動字線110a至110f相關聯之選定記憶體單元111經啟用以將資料自位元線109a至109f寫入或儲存至該等選定記憶體單元中，或當其讀取操作模式下操作時，自記憶體單元讀取資訊至對應位元線109a至109f上。由於解碼器102將低電壓輸出選擇信號提供至記憶體陣列(例如，具有為僅0.7V之高邏輯位準)，故有必要向字線中之每一者提供一位準偏移器以獲得較高電壓位準(例如，具有為1.3V之標稱高邏輯位準之信號)。一般而言，n位元列位址信號所需之位準偏移器之數目導致與各別字線相關聯之2n 個位準偏移器。舉例而言，藉由16個位元組織為一個兆位元字組之16兆位元SRAM將包括10條位址輸入線及多達一百萬個別字線，每一者需要一單獨位準偏移器。
位準偏移器103自I/O電路101接收低位準時脈信號clk，且視需要將經位準偏移之高電壓時脈信號clk提供至記憶體之組件。將來自選定記憶體單元111之高位準輸出信號提供至感應放大器107a至107c，感應放大器107a至107c又將輸出提供至隨後之緩衝器106a至106c以經由I/O電路101提供資料輸出信號Dout 。
圖2為實施包括位準偏移器之減少耗用之雙功率電路的記憶體電路之方塊圖，該等位準偏移器將適當高電壓(例如，0至1.3V)位址及時脈信號提供至一記憶體裝置之I/O區段，藉此減小與相關聯於個別字線的位準偏移器相關聯的數目及功率消耗。如所展示，寫入驅動器自I/O電路接收資料信號以便將資訊寫入至選定記憶體單元中而無需位準偏移器。一系列感應放大器SA提供來自選定記憶體單元之低位準資料輸出信號Dout 。在另一實施例中，如下文所論述，該等感應放大器在高電壓下操作且一隨後之緩衝器在低電壓下操作。
注意，出於本發明之解釋之目的，描繪單埠式SRAM單元。可代之以其他類型之記憶體單元，例如，雙埠式記憶體。類似地，雖然描繪特定記憶體架構，但可實施採用雙功率或雙電壓方案之其他配置及組態。同樣地，雖然展示三位元資料輸入、資料輸出及位址信號，但典型組態將併有由不同數目之資料、位址及控制信號線載運之更多位元之資料及位址資訊。
圖3為描繪實施減少耗用之雙功率方案以在減小記憶體大小的同時提供動態省電之雙電壓記憶體電路的更詳細方塊圖。特定言之，圖3中所描繪之實施例向施加至一I/O電路301之信號提供共同位準偏移功能性以避免與個別字線相關聯之多個位準偏移器之需要。藉由對在I/O電路301之前的或作為I/O電路301之部分的低位準位址信號進行位準偏移，需要更少組件來支援該雙功率方案，藉此減小空間要求，亦即，與由記憶體陣列自身外部的組件所使用之相對較低位準電壓介接所必需之「晶片面積」。
參看圖3，將位址信號Addr及時脈信號clk分別施加至位準偏移器313a至313c及314以便將低電壓邏輯位準(例如，0至0.7V)轉換為待施加至I/O電路301之高位準邏輯信號(例如，0至1.3V)。接著將高位準信號供應至解碼器102及一定時追蹤電路312。該解碼器102對位址信號Addr進行解碼以藉由將一適當高位準記憶體單元選擇信號施加至適當字線而選擇性地啟動字線310a至310f。如前所述，記憶體單元111在較高電壓(0至1.3V)下操作以維持資料完整性。
Din 為經由I/O電路301直接供應至寫入驅動器305a至305c之低電壓信號，而無需相異位準偏移器(與圖2之組態相比)。寫入驅動器305a至305c將經適當定時之信號提供至位元線109a至109f以用於將資訊寫入至記憶體單元陣列之記憶體單元111中。雖然僅展示為連接至位元線109b、109d、109f，但事實上，寫入驅動器305a至305c與位元線109b、109d、109f與互補位元線109a、109c、109e皆連通以基於經寫入之信號對位元線或互補位元線放電。
由於在將資料自寫入驅動器305a至305c提供至位元線109a至109f上時之可能的延遲，定時電路312與時脈信號clk適當地同步化。同步化可包括延遲或閘控一時脈信號以適應低電壓位準寫入驅動器305a至305c將資料寫入至記憶體單元中的速度。亦即，由於寫入驅動器305a至305c由低電壓信號驅動，故可能在對適當位元線放電以寫入所要值之前產生增加之回應時間。為了適應此定時問題，定時追蹤電路312可接收包括輸入322及324之各種輸入以將寫入致能信號及(若必要)讀取致能信號適當地閘控至各種記憶體單元111。輸入322及324源自於每一功率域(來自高功率域之一信號及來自低功率域之一信號)。由於字線路徑處於高電壓且Din 路徑處於低電壓，故來自每一域之一信號促進對該兩種功率域之間的定時之控制。
可以類似方式自記憶體單元111擷取或讀取資訊。亦即，將一指定待存取之記憶體單元111之位址的位址信號Addr施加至位準偏移器313a至313c。注意，出於本實例之目的，雖然將三位元寬位址信號與對應位準偏移器313a至313c一起展示，但通常，位址信號將視記憶體大小及組態而具有更多平行位元之位址資料，例如，10位元之位址可用以將存取提供至記憶體之一百萬字組(或其他可定址單元)。類似地，雖然將Din 及Dout 展示為各自為三位元寬，但通常，該等信號將實質上更寬(例如，16、32或64位元寬之信號)。
回應於位址信號，解碼器102將適當選擇信號提供至一選定字線310a至310f上以存取(例如，啟用)對應記憶體單元111以用於將資料儲存至其中或自其中擷取資料。在一讀取操作模式中，來自記憶體單元111之資料由位元線109a至109f傳輸至感應放大器107a至107c且隨即傳輸至隨後之緩衝器106a至106c。雖然為清晰起見而末在圖式中描繪，但應瞭解，感應放大器107a至107c與位元線與互補位元線皆連通。
隨後之緩衝器106a至106c在較低電壓位準下操作，從而將一適當低位準(例如，0至0.7V)Dout 信號提供至外部裝置。在一替代實施例中，感應放大器107a至107c與隨後之緩衝器106a至106c皆在低電壓下操作。雖然出於說明及解釋之目的，單組位元線可用於自記憶體單元陣列之記憶體單元111讀取及向記憶體單元陣列之記憶體單元111寫入兩者，但可替代地使用單獨寫入位元線及讀取位元線。
圖4為實施減少耗用之雙功率方案之包括定時追蹤電路312之雙電壓記憶體電路的方塊圖。詳言之，由I/O電路301(見圖3)提供之資料輸入信號為驅動寫入驅動器305a至305c之低位準信號。如先前所描述，歸因於寫入驅動器305a至305c之低位準驅動，可能在將適當資料提供至各別位元線109a至109f上時經歷延遲。然而，在寫入操作已藉由寫入驅動器305a至305c完成之後，應啟用字線WL。字線啟用信號處於高功率域中，且因此應被延遲。為建立延遲，自I/O控制器(I/O電路301上之一部分)接收時脈信號clk的定時追蹤電路312可藉由向解碼器102提供一經延遲時脈信號clk_d而延遲施加來自解碼器102之適當字線WL選擇信號。定時追蹤電路312可對低位準信號322及高位準信號324中之一者或兩者做出回應以提供時脈信號clk_d之適當定時。
現解釋定時追蹤之操作。一正反器(401)(或一鎖存器)鎖存來自記憶體外部之資料，且回應於自I/O電路301(更具體言之，I/O電路301之被稱作I/O控制器301a之一部分)接收之時脈信號將經鎖存資料轉發至寫入驅動器305，該寫入驅動器305接著準備好將該經鎖存資料寫入至一記憶體單元111中。定時追蹤電路312藉由產生一經延遲時脈信號clk_d而延遲解碼器路徑以使其與Din 路徑之延遲相匹配。由於字線(WL)路徑為高電壓，故字線(WL)路徑較快，且由於Din 路徑為低電壓，故Din 路徑較慢。定時追蹤電路312基於輸入322追蹤Din 路徑之定時。由於解碼器102相對於寫入驅動器305而延遲，故在字線WL由解碼器102啟用之前資料準備好寫入。
定時追蹤電路亦可追蹤由電壓波動引起之定時變化。在一實施例中，低位準信號322來自於Din 路徑(在低功率域中)且高位準信號324來自於高功率域時脈信號。在另一實施例中，僅將來自高電壓域之信號提供至定時追蹤電路312。
圖5為一對「腳踏開關」501及502之方塊圖，其各自分別控制一記憶體之各別高電壓部分503及低電壓部分504以便將該記憶體選擇性地置於一操作模式或一待用或「休眠」模式中。每一腳踏開關501、502針對記憶體之相關聯部分503、504而選擇性地中斷至一虛擬接地505、506之連接。由於在不同功率域中之操作電壓不同，故提供兩個不同的虛擬接地。如先前所描述，根據本發明之一實施例，記憶體單元陣列及解碼器在高電壓位準下操作且藉此由腳踏開關501控制以回應於模式信號「休眠」而將彼邏輯選擇性地置於操作或休眠模式中。類似地，包括(例如)寫入驅動器305a至305c及隨後之緩衝器106a至106c之低電壓位準電路回應於開關502之狀態而在操作模式或休眠操作模式下選擇性地操作。休眠模式提供減小之電流洩漏。
圖6展示其中可有利地使用本發明之實施例之例示性無線通信系統600。出於說明之目的，圖6展示三個遠端單元620、630及650及兩個基地台640。應認識到，典型無線通信系統可具有更多遠端單元及基地台。遠端單元620、630及650分別包括雙功率記憶體電路625A、625B及625C(其為如以上所論述之本發明之實施例)。圖6展示自基地台640至遠端單元620、630及650的前向鏈路信號680及自遠端單元620、630及650至基地台640的反向鏈路信號690。
在圖6中，遠端單元620展示為一行動電話，遠端單元630展示為一可攜式電腦，且遠端單元650展示為一無線區域迴路系統中之一固定位置遠端單元。舉例而言，該等遠端單元可為蜂巢式電話、掌上型個人通信系統(PCS)單元、諸如個人資料助理之可攜式資料單元，或諸如儀錶讀取設備之固定位置資料單元。儘管圖6說明根據本發明之教示的遠端單元，但本發明不限於此等例示性所說明單元。本發明可合適地用於包括雙功率記憶體電路之任何裝置中。
各種雙電壓記憶體電路之特徵提供由於替代配置之優點。舉例而言，對於高及低電壓電路使用包括單獨切換元件之腳踏開關在待用操作模式或休眠操作模式期間產生減少之漏電流。使用低電壓寫入驅動器可消除單獨位準偏移器之需要，從而減小晶片面積且進一步減少功率要求。在至I/O電路之輸入端處提供位準偏移器減少在其他配置(諸如，在替代地供應於位址解碼器之輸出端處時)中原本可能需要的位準偏移器之數目。根據所描述記憶體組態之特徵之又一優點來自感應放大器，感應放大器提供低輸出電壓位準，藉此減少在讀取操作期間的功率消耗且最小化原本可能由將高電壓驅動至晶片上之長金屬互連線(例如，輸出匯流排)上所導致的功率損耗。
雖然已闡述特定電路，但熟習此項技術者應瞭解，並不需要所有所揭示之電路來實踐本發明。此外，未描述某些熟知之電路從而維持聚焦於本發明。
雖然已詳細地描述本發明及其優點，但應理解，可在不脫離如由附加申請專利範圍所界定之本發明之精神及範疇的情況下在本文中進行各種改變、替代及變更。此外，本申請案之範疇不意欲限於本說明書中所描述之製程、機器、製品、物質組成、構件、方法及步驟之特定實施例。如一般熟習此項技術者將自本發明之揭示內容所容易地瞭解，可根據本發明利用當前存在或日後將開發之執行與本文中描述之對應實施例實質上相同功能或達成與本文中描述之對應實施例實質上相同結果的製程、機器、製品、物質組成、構件、方法或步驟。因此，附加申請專利範圍意欲在其範疇內包括該等製程、機器、製品、物質組成、構件、方法或步驟。
101．．．I/O電路
102．．．解碼器
103．．．時脈位準偏移器
104a．．．位準偏移器
104b．．．位準偏移器
104c．．．位準偏移器
105a．．．寫入驅動器
105b．．．寫入驅動器
105c．．．寫入驅動器
106a．．．緩衝器
106b．．．緩衝器
106c．．．緩衝器
107a．．．感應放大器
107b．．．感應放大器
107c．．．感應放大器
108a．．．位準偏移器
108b．．．位準偏移器
108c．．．位準偏移器
108d．．．位準偏移器
108e．．．位準偏移器
108f．．．位準偏移器
109a．．．位元線
109b．．．位元線
109c．．．位元線
109d．．．位元線
109e．．．位元線
109f．．．位元線
110a．．．字線
110b．．．字線
110c．．．字線
110d．．．字線
110e．．．字線
110f．．．字線
111．．．SRAM記憶體單元
301．．．I/O電路
301a．．．I/O控制器
305．．．寫入驅動器
305a．．．寫入驅動器
305b．．．寫入驅動器
305c．．．寫入驅動器
310a．．．字線
310b．．．字線
310c．．．字線
310d．．．字線
310e．．．字線
310f．．．字線
312．．．定時追蹤電路
313a．．．位準偏移器
313b．．．位準偏移器
313c．．．位準偏移器
314．．．位準偏移器
322．．．輸入/低位準信號
324．．．輸入/高位準信號
401．．．正反器
501．．．腳踏開關
502．．．腳踏開關
503．．．高電壓部分
504．．．低電壓部分
505．．．虛擬接地
506．．．虛擬接地
600．．．無線通信系統
620．．．遠端單元
625A．．．雙功率記憶體電路
625B．．．雙功率記憶體電路
625C．．．雙功率記憶體電路
630．．．遠端單元
640．．．基地台
650．．．遠端單元
680．．．前向鏈路信號
690．．．反向鏈路信號
Addr．．．位址信號
clk．．．時脈信號
clk_d．．．經延遲時脈信號
Din ．．．資料輸入信號
Dout ．．．資料輸出信號
圖1為包括與一記憶體單元陣列之各別字線相關聯之位準偏移器之習知記憶體裝置的方塊圖；
圖2為具有饋電給一記憶體單元陣列的解碼器及定時電路之位準偏移器的雙電壓記憶體裝置的高階方塊圖；
圖3為在圖2中所描繪之雙電壓記憶體裝置的更詳細方塊圖；
圖4為描繪作為如圖3中所描繪之雙電壓記憶體裝置之部分的定時追蹤電路的方塊圖；
圖5為連接於一雙電壓記憶體裝置之各別部分之一接地返回路徑中的一對腳踏開關之示意圖；及
圖6為展示其中可有利地使用本發明之實施例的例示性無線通信系統之方塊圖。
102．．．解碼器
106a．．．緩衝器
106b．．．緩衝器
106c．．．緩衝器
107a．．．感應放大器
107b．．．感應放大器
107c．．．感應放大器
109a．．．位元線
109b．．．位元線
109c．．．位元線
109d．．．位元線
109e．．．位元線
109f．．．位元線
111．．．SRAM記憶體單元
301．．．I/O電路
305a．．．寫入驅動器
305b．．．寫入驅動器
305c．．．寫入驅動器
310a．．．字線
310b．．．字線
310c．．．字線
310d．．．字線
310e．．．字線
310f．．．字線
312．．．定時追蹤電路
313a．．．位準偏移器
313b．．．位準偏移器
313c．．．位準偏移器
314．．．位準偏移器
322．．．輸入/低位準信號
324．．．輸入/高位準信號
Addr．．．位址信號
clk．．．時脈信號
Din ．．．資料輸入信號
Dout ．．．資料輸出信號

Claims (30)

  1. 一種雙電壓半導體記憶體裝置，其包含：複數個寫入驅動器，其接收低電壓資料輸入信號；複數條位元線，其與該複數個寫入驅動器通信，該複數個寫入驅動器經組態以回應於接收該等低電壓資料輸入信號以將該等低電壓資料輸入信號寫入至該複數條位元線；一定時追蹤電路，其經組態以根據一與將該等低電壓資料輸入信號寫入之該複數個寫入驅動器相關聯之時間而延遲一高電壓字線信號；及複數個記憶體單元，其對該高電壓字線信號及將該等低電壓資料輸入信號寫入之該複數個寫入驅動器做出回應。
  2. 如請求項1之雙電壓半導體記憶體裝置，其進一步包含：複數個位址信號位準偏移器，其經組態以將低電壓位址信號變換成高電壓位址信號；及一解碼器，其經組態以接收該等高電壓位址信號，且作為回應，提供高電壓字線信號，其中該複數個記憶體單元接收該等高電壓字線信號，藉此指定該等記憶體單元中之若干選定記憶體單元以使資料儲存於其中。
  3. 如請求項1之雙電壓半導體記憶體裝置，其中該定時追蹤電路接收一低電壓信號及一高電壓信號以使得能夠計算該延遲之一持續時間。
  4. 如請求項1之雙電壓半導體記憶體裝置，其進一步包含：一低電壓腳踏開關，其包括一將該雙電壓半導體記憶體裝置之低電壓元件選擇性地連接至一第一虛擬接地之第一切換元件；及一高電壓腳踏開關，其包括一將該雙電壓半導體記憶體裝置之高電壓元件選擇性地連接至一第二虛擬接地之第二切換元件。
  5. 如請求項1之雙電壓半導體記憶體裝置，其中該雙電壓半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
  6. 一種半導體記憶體裝置，其包含：複數個位址信號位準偏移器，其經組態以將低位準位址信號變換成較高位準位址信號；一解碼器，其經組態以接收該等較高位準位址信號，且作為回應，提供高位準字線信號；複數個寫入驅動器，其接收低位準資料輸入信號；複數條位元線，其與該複數個寫入驅動器通信，該複數個寫入驅動器經組態以回應於接收該等低位準資料輸入信號以將該等低位準資料輸入信號寫入至該複數條位元線；及複數個記憶體單元，其對該等高位準字線信號及接收 該等低位準資料輸入信號之該等位元線做出回應。
  7. 如請求項6之半導體記憶體裝置，其進一步包含選擇性地連接至該等記憶體單元且對儲存於其中之資料進行回應以用於提供資料輸出信號的複數個感應放大器。
  8. 如請求項6之半導體記憶體裝置，其進一步包含：一定時追蹤電路，其經組態以控制該等高位準字線信號之定時以補償在寫入該等低電壓資料輸入信號時之一延遲。
  9. 如請求項8之半導體記憶體裝置，其進一步包含：一時脈信號位準偏移器，其經組態以將一低位準時脈信號變換成一較高位準時脈信號，該定時追蹤電路提供該較高位準時脈信號之一適當延遲以補償在該等寫入驅動器寫入該等低電壓資料輸入信號時之該延遲。
  10. 如請求項8之半導體記憶體裝置，其進一步包含一至該定時追蹤電路之高電壓輸入端。
  11. 如請求項8之半導體記憶體裝置，其進一步包含一至該定時追蹤電路之低電壓輸入端。
  12. 如請求項6之半導體記憶體裝置，其進一步包含：一基板；及複數個資料輸入端子，其連接至該基板且經組態以接收該等低位準資料輸入信號及該等低位準位址信號且將對應信號供應至該複數個寫入驅動器、該等位址信號位準偏移器、該解碼器及形成於該基板上之該複數個記憶體單元。
  13. 如請求項6之半導體記憶體裝置，其進一步包含：一高功率腳踏開關電路，其經組態以選擇性地中斷一至該半導體記憶體裝置之高電壓組件之一第一虛擬接地之連接；及一低功率腳踏開關電路，其經組態以選擇性地中斷一至該半導體記憶體裝置之低電壓組件之一第二虛擬接地之連接，該高功率腳踏開關電路及該低功率腳踏開關電路對一共同休眠信號做出回應以用於在作用中操作模式及待用操作模式下選擇性地操作該半導體記憶體裝置。
  14. 如請求項6之半導體記憶體裝置，其進一步包含一經組態以將該高位準位址信號傳輸至該解碼器且將該等低位準資料輸入信號傳輸至該等寫入驅動器之輸入/輸出電路。
  15. 如請求項6之半導體記憶體裝置，其中該半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
  16. 一種半導體記憶體裝置，其包含：一基板；形成於該基板上之複數個位址信號位準偏移器，該等位準偏移器經組態以將低位準位址信號變換成較高位準位址信號； 一解碼器，其形成於該基板上且經組態以接收該等較高位準位址信號，且作為回應，提供高位準字線信號；複數個資料輸入端子，其連接至該基板且經組態以接收低位準資料信號；形成於該基板上之複數個寫入驅動器，該等寫入驅動器接收該等低位準資料信號；複數條位元線，其與該複數個寫入驅動器通信，該複數個寫入驅動器經組態以回應於接收該等低位準資料信號以將該等低位準資料信號寫入至該複數條位元線；及形成於該基板上之複數個記憶體單元，該等記憶體單元對該等高位準字線信號及將該等低位準資料信號寫入之該複數個寫入驅動器做出回應。
  17. 如請求項16之半導體記憶體裝置，其中該半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
  18. 一種操作複數個記憶體單元之方法，其包含：基於一低位準資料輸入信號以經由複數個寫入驅動器將一寫入信號驅動至複數條位元線上，該複數條位元線將該複數個寫入驅動器連接至記憶體單元；將一位址信號之一位準自一低位準偏移至一較高位準；解碼該較高位準位址信號以提供一啟動該等記憶體單 元中之若干選定記憶體單元之高位準字線信號；偏移一所施加時脈信號之一位準以提供一高位準時脈信號；調整該高位準時脈信號之一定時以提供一經延遲時脈信號；及回應於該經延遲時脈信號而將該寫入信號自該複數個位元線儲存於該等記憶體單元中之若干選定記憶體單元中。
  19. 如請求項18之方法，其進一步包含：選擇待讀取之複數個記憶體單元；感應儲存於該等選定記憶體單元中之資料；及提供一資料輸出信號。
  20. 如請求項18之方法，其中該調整包括補償該寫入信號之一經延遲之可用性。
  21. 如請求項18之方法，其進一步包含：選擇性地中斷一至低電壓位準記憶體組件之一第一虛擬接地之連接；及選擇性地中斷一至高電壓位準記憶體組件之一第二虛擬接地之連接，以便在作用中操作模式及待用操作模式下選擇性地操作一半導體記憶體裝置。
  22. 如請求項18之方法，其中該複數個記憶體單元係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所 構成之群組中選擇。
  23. 一種雙電壓半導體記憶體裝置，其包含：複數條位元線；寫入驅動器構件，其用於接收低電壓資料輸入信號及用於回應於接收該等低電壓資料輸入信號以將該等低電壓資料輸入信號寫入至該複數條位元線，該寫入驅動器構件係與該複數條位元線通信；用於根據一與將該等低電壓資料輸入信號寫入之該寫入驅動器構件相關聯之時間而延遲一高電壓字線信號之構件；及用於儲存回應於該高電壓字線信號的資料之構件，該儲存構件對將該等低電壓資料輸入信號寫入之該寫入驅動器構件做出回應。
  24. 如請求項23之雙電壓半導體記憶體裝置，其中該雙電壓半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
  25. 一種半導體記憶體裝置，其包含：用於將低位準位址信號變換成較高位準位址信號之構件；用於接收該等較高位準位址信號，且作為回應，提供高位準字線信號之構件；複數條位元線； 寫入驅動器構件，其用於接收低電壓資料輸入信號及用於回應於接收該等低電壓資料輸入信號以將該等低電壓資料輸入信號寫入至該複數條位元線，該寫入驅動器構件係與該複數條位元線通信；及用於儲存回應於該等高位準字線信號的資料之構件，該儲存構件對接收該等低位準資料輸入信號之該複數條位元線做出回應。
  26. 如請求項25之半導體記憶體裝置，其中該半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
  27. 一種半導體記憶體裝置，其包含：一基板；用於將低位準位址信號變換成較高位準位址信號之構件，該變換構件係形成於該基板上；用於將該等較高位準位址信號解碼至高位準字線信號中之構件，該解碼構件係形成於該基板上；用於接收低位準資料信號之構件，該接收構件連接至該基板；複數條位元線；寫入驅動器構件，其用於接收低電壓資料輸入信號及用於回應於接收該等低電壓資料輸入信號以將該等低電壓資料輸入信號寫入至該複數條位元線，該寫入驅動器 構件係與該複數條位元線通信；及用於儲存形成於該基板上的資料之構件，該資料儲存構件對該等高位準字線信號及將該等低位準資料信號寫入之該寫入驅動器構件做出回應。
  28. 如請求項27之半導體記憶體裝置，其中該半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
  29. 一種半導體記憶體裝置，其包含：複數條位元線；寫入驅動器構件，其用於基於一低位準資料輸入信號將一寫入信號驅動至該複數條位元線上，該複數條位元線將該複數個寫入驅動器構件連接至資料儲存構件；用於將一位址信號之一位準自一低位準偏移至一較高位準之構件；用於解碼該較高位準位址信號至一高位準字線信號中以啟動該等資料儲存構件中之若干選定資料儲存構件之構件；用於偏移一所施加時脈信號之一位準以提供一高位準時脈信號之構件；用於調整該高位準時脈信號之一定時以提供一經延遲時脈信號之構件；及用於回應於該經延遲時脈信號而將該寫入信號自該複 數個位元線儲存於該等資料儲存構件中之若干選定資料儲存構件中之構件。
  30. 如請求項29之半導體記憶體裝置，其中該半導體記憶體裝置係經整合至一裝置中，該裝置係從由一組頂盒、音樂播放器、視訊播放器、娛樂單元、導航裝置、通信裝置、個人數位助理(PDA)、固定位置資料單元、微處理器及一電腦所構成之群組中選擇。
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