KR100706832B1 - 반도체 메모리 장치의 컬럼 어드레스 제어 회로 - Google Patents

반도체 메모리 장치의 컬럼 어드레스 제어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 메모리 뱅크에 발생하는 전류 손실을 감소키는 반도체 메모리 장치의 컬럼 어드레스 제어 회로를 제시한다.
본 발명의 반도체 메모리 장치의 컬럼 어드레스 제어 회로는 메모리 뱅크의 동작을 지시하는 커맨드와 뱅크 어드레스를 전달 받아 복수 개의 메모리 뱅크 중 하나의 메모리 뱅크에 선택적으로 컬럼 어드레스를 전달하기 위한 제어 신호를 생성하여 출력하는 제어 신호 생성 수단 및 상기 컬럼 어드레스와 상기 제어 신호를 입력 받아 상기 제어 신호가 인에이블 될 때에만 상기 컬럼 어드레스를 해당 메모리 뱅크에 선택적으로 전달하는 스위칭 수단을 포함하는 것을 특징으로 한다.
본 발명에 의하면, 복수 개의 메모리 뱅크 중 선택적으로 하나의 메모리 뱅크에 컬럼 어드레스를 전달함으로써 전류 손실을 감소시키는 이점이 있다.
반도체 메모리 장치, 컬럼 어드레스, 제어 신호

Description

반도체 메모리 장치의 컬럼 어드레스 제어 회로{Circuit for Controlling Column Address in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따라 반도체 메모리 장치의 메모리 뱅크 영역에 컬럼 어드레스가 공급되는 과정을 설명하기 위한 도면,
도 2는 본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 제어 회로의 배치도,
도 3은 도 2에 도시한 입력 수단 및 제어 신호 생성 수단의 내부 구성을 나타낸 블록도,
도 4는 도 2에 도시한 스위칭 수단의 내부 구성을 나타낸 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 어드레스 패드 20 : 리피터
30 : 입력 수단 40 : 제어 신호 생성 수단
50 : 스위칭 수단 60 : 메모리 뱅크 0
61 : 메모리 뱅크 1 62 : 메모리 뱅크 2
63 : 메모리 뱅크 3 310 : 뱅크 어드레스 입력 버퍼
320 : 커맨드 입력 버퍼 330 : 클럭 버퍼
340 : 뱅크 어드레스 래치부 350 : 커맨드 래치부
360 : 뱅크 어드레스 디코더 370 : 커맨드 디코더
410 : 타이밍 제어 로직 420 : 제어 신호 발생기
510 : 스위칭부 520 : 구동부
본 발명은 반도체 메모리 장치의 컬럼 어드레스 제어 회로에 관한 것으로, 보다 상세하게는 복수 개의 메모리 뱅크 중 선택적으로 하나의 메모리 뱅크에 컬럼 어드레스를 전달함으로써 전류 손실을 감소시키는 반도체 메모리 장치의 컬럼 어드레스 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 각각의 메모리 셀의 로우(Row) 어드레스(X-어드레스), 컬럼(Column) 어드레스(Y-어드레스) 등의 어드레스를 이용하여 임의의 명령을 수행한다. 이 때 반도체 메모리 장치에서 수행하는 모드 레지스터 셋트(MRS), 액티브(active), 읽기(read), 쓰기(write) 및 프리차지(precharge) 등의 동작을 지시하는 커맨드(command)는 어드레스와 함께 입력되어 처리된다.
이하, 종래의 기술에 따른 어드레스 입력 회로를 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따라 반도체 메모리 장치의 메모리 뱅크 영역에 컬럼 어드레스가 공급되는 과정을 설명하기 위한 도면으로서, 컬럼 어드레스가 공급되는 복수 개의 메모리 뱅크 영역 중 하나의 메모리 뱅크 영역만을 나타낸 것이다. 또한 하나의 메모리 뱅크 영역당 4개의 메모리 뱅크가 존재하는 것을 예로 들어 나타내었다.
도시한 바와 같이, 어드레스 패드(10)를 통해 입력되는 컬럼 어드레스는 메모리 뱅크 영역으로 전달된다. 상기 컬럼 어드레스는 상기 메모리 뱅크 영역의 각각의 메모리 뱅크별로 구비된 리피터(20)에 전달된다. 상기 리피터(20)는 상기 컬럼 어드레스를 받아들인 후 각각의 메모리 뱅크에 전달한다. 이 때 상기 컬럼 어드레스는 4개의 메모리 뱅크에 모두 전달된다. 그러나 메모리 영역당 4개의 메모리 뱅크가 구비되어 상기 4개의 메모리 뱅크 중 하나의 메모리 뱅크만 입력 또는 출력 동작을 수행하는 경우, 동작하는 하나의 메모리 뱅크에는 상기 컬럼 어드레스가 전달되어 본래의 기능을 수행하게 되나 나머지 3개의 메모리 뱅크는 아무런 동작을 하지 않는데도 상기 컬럼 어드레스가 계속 전달된다.
따라서 이와 같이 구성되어 동작하는 메모리 뱅크 영역에서는 동작하지 않는 메모리 뱅크에도 상기 컬럼 어드레스를 계속 전달함으로 인해 전류 손실이 발생한다. 이처럼 전류 손실이 발생하게 되면 반도체 메모리 장치의 내부 전압에 영향을 미치게 되고 그로 인해 반도체 메모리 장치의 속도 및 성능 향상에 문제점으로 작용하게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 반도체 메모리 장치의 복수 개의 메모리 뱅크 중 선택적으로 하나의 메모리 뱅크에 컬럼 어드 레스를 전달함으로써 전류 손실을 감소시키는 반도체 메모리 장치의 컬럼 어드레스 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 컬럼 어드레스 제어 회로는, 메모리 뱅크의 동작을 지시하는 커맨드와 뱅크 어드레스를 전달 받아 복수 개의 메모리 뱅크 중 하나의 메모리 뱅크에 선택적으로 컬럼 어드레스를 전달하기 위한 제어 신호를 생성하여 출력하는 제어 신호 생성 수단; 및 상기 컬럼 어드레스와 상기 제어 신호를 입력 받아 상기 제어 신호가 인에이블 될 때에만 상기 컬럼 어드레스를 해당 메모리 뱅크에 선택적으로 전달하는 스위칭 수단;을 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 제어 회로의 배치도로서, 컬럼 어드레스가 공급되는 복수 개의 메모리 뱅크 영역 중 하나의 메모리 뱅크 영역만을 나타낸 것이다. 또한 하나의 메모리 뱅크 영역당 4개의 메모리 뱅크가 존재하는 것을 예로 들어 나타내었다.
도시한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 컬럼 어드레스 제어 회로는 컬럼 어드레스를 공급 받아 각 메모리 뱅크 영역의 각 메모리 뱅크에 전달하는 어드레스 패드(10), 4개의 메모리 뱅크 중 하나의 메모리 뱅크를 선택하기 위한 뱅크 어드레스(BA<0:1>)와 메모리 뱅크의 동작을 지시하는 커맨드(command)를 입력 받아 상기 뱅크 어드레스(BA<0:1>)와 상기 커맨드(command)를 래치 및 디코딩하여 출력하는 입력 수단(30), 상기 디코딩 된 뱅크 어드레스와 상기 디코딩 된 커맨드 신호로부터 4개의 메모리 뱅크 중 하나의 메모리 뱅크에 선택적으로 컬럼 어드레스를 전달하기 위한 제어 신호(ctrl<0:3>)를 생성하여 출력하는 제어 신호 생성 수단(40) 및 상기 컬럼 어드레스와 상기 제어 신호 중 하나(ctrl<n>)를 입력 받아 상기 제어 신호 중 하나(ctrl<n>)가 인에이블 될 때에만 상기 컬럼 어드레스를 메모리 뱅크에 전달하는 스위칭 수단(50)으로 구성된다.
이 때, 상기 스위칭 수단(50)은 각 메모리 뱅크에 상기 컬럼 어드레스를 전달하기 위해 각각의 메모리 뱅크별로 구비된다.
상기 어드레스 패드(10)로부터 출력되는 컬럼 어드레스는 상기 제어 신호 생성 수단(40)으로부터 출력되는 상기 제어 신호(ctrl<0:3>)와 함께 4개의 메모리 뱅크에 각각 구비된 4개의 스위칭 수단(50)에 전달된다. 이 때 상기 제어 신호(ctrl<0:3>)는 상기 4개의 메모리 뱅크 중 어느 하나의 메모리 뱅크를 선택하여 상기 컬럼 어드레스를 전달하기 위한 신호이다. 즉 제 1 제어 신호(ctrl<0>)는 메모리 뱅크 0(60)에 구비된 스위칭 수단(50)에 전달되며 상기 제 1 제어 신호(ctrl<0>)가 인에이블 되면 상기 메모리 뱅크 0(60)에 컬럼 어드레스가 전달된다. 이 때 메모리 뱅크 1 ~ 3(61 ~ 63)에 전달되는 제 2 ~ 제 4 제어 신호(ctrl<1:3>)는 디스에이블 되므로 상기 메모리 뱅크 1 ~ 3(61 ~ 63)에는 상기 컬럼 어드레스가 전달되지 않는다. 마찬가지로 상기 제 2 제어 신호(ctrl<1>)가 인에이블 되면 상기 메모리 뱅크 1(61)에 상기 컬럼 어드레스가 전달된다. 상기 제 3 및 제 4 제어 신호(ctrl<2:3>) 또한 상기 메모리 뱅크 2 및 메모리 뱅크 3(62, 63)에 각각 상기 컬럼 어드레스가 전달되게 하는 기능을 갖는다.
도 3은 도 2에 도시한 입력 수단 및 제어 신호 생성 수단의 내부 구성을 나타낸 블록도이다.
상기 입력 수단(30)은 4개의 메모리 뱅크 중 하나의 메모리 뱅크를 선택하기 위한 뱅크 어드레스(BA<0:1>)를 입력 받는 뱅크 어드레스 입력 버퍼(310), 메모리 뱅크의 동작을 지시하는 커맨드(command)를 입력 받는 커맨드 입력 버퍼(320), 클럭(clk)을 입력 받는 클럭 버퍼(330), 상기 클럭 버퍼(330)로부터 출력되는 클럭에 동기되어 상기 뱅크 어드레스(BA<0:1>)를 래치시키는 뱅크 어드레스 래치부(340), 상기 클럭 버퍼(330)로부터 출력되는 클럭에 동기되어 상기 커맨드(command)를 래치시키는 커맨드 래치부(350), 상기 뱅크 어드레스 래치부(340)에 래치된 어드레스로부터 각 메모리 뱅크를 선택하기 위한 신호를 생성하여 출력하는 뱅크 어드레스 디코더(360) 및 상기 커맨드 래치부(350)에 래치된 커맨드로부터 각 메모리 뱅크에 읽기/쓰기(read/write) 등의 동작을 지시하는 신호를 생성하여 출력하는 커맨드 디코더(370)로 구성된다.
그리고 상기 제어 신호 생성 수단(40)은 상기 입력 수단(30)의 상기 뱅크 어드레스 디코더(360)의 출력 신호와의 타이밍을 맞추기 위해 상기 커맨드 디코더(370)의 출력 신호를 제어하는 타이밍 제어 로직(410) 및 상기 뱅크 어드레스 디코더(360)의 출력 신호와 상기 타이밍 제어 로직(410)에서 출력되는 신호로부터 상기 제어 신호(ctrl<0:3>)를 생성하여 출력하는 제어 신호 생성부(420)로 구성된다.
4개의 메모리 뱅크 중 하나의 메모리 뱅크를 선택하기 위한 뱅크 어드레스(BA<0:1>)와 읽기/쓰기(read/write) 등의 동작을 명령하기 위한 커맨드(command)는 각각 상기 입력 수단(30)의 상기 뱅크 어드레스 입력 버퍼(310)와 상기 커맨드 입력 버퍼(320)에 입력된다. 또한 상기 클럭 버퍼(330)에는 상기 입력 수단(30)의 외부로부터 클럭(clk)이 입력된다. 이후 상기 뱅크 어드레스 입력 버퍼(310)에서 출력되는 어드레스는 상기 뱅크 어드레스 래치부(340)에 전달되고 상기 커맨드 입력 버퍼(320)에서 전달되는 커맨드는 상기 커맨드 래치부(350)에 전달된다. 이후 상기 클럭 버퍼(330)로부터 출력되는 클럭(clk)에 동기되어 상기 어드레스와 상기 커맨드는 각각 래치된다. 상기 래치된 어드레스 및 커맨드는 상기 뱅크 어드레스 디코더(360)와 상기 커맨드 디코더(370)에 각각 입력된다. 상기 뱅크 어드레스 디코더(360)에서 디코딩 된 신호는 상기 4개의 메모리 뱅크 중 하나의 메모리 뱅크를 선택하기 위한 신호이다. 또한 상기 커맨드 디코더(370)에서 디코딩 된 신호는 메모리 뱅크의 읽기/쓰기(read/write) 등의 동작을 지시하는 신호이다. 이후 상기 커맨드 디코더(370)에서 출력되는 커맨드 신호는 상기 제어 신호 생성부(40)의 상기 타이밍 제어 로직(410)에서 상기 뱅크 어드레스 디코더(360)에서 출력되는 신호와 타이밍이 맞춰진다. 상기 제어 신호 생성부(420)에는 상기 뱅크 어드레스 디코더(360)의 출력 신호와 상기 타이밍 제어 로직(410)의 출력 신호가 입력되어 4개의 메모리 뱅크 중 하나의 메모리 뱅크에 선택적으로 컬럼 어드레스를 전달하기 위한 제어 신호(ctrl<0:3>)가 생성되어 출력된다.
도 4는 도 2에 도시한 스위칭 수단의 내부 구성을 나타낸 회로도이다.
상기 스위칭 수단(50)은 상기 제어 신호 중 하나(ctrl<n>)의 인에이블 여부에 따라 컬럼 어드레스를 공급 받아 래치시키거나 차단하는 스위칭부(510) 및 상기 스위칭부(510)에 저장된 상기 컬럼 어드레스를 구동하여 메모리 뱅크에 전달하는 구동부(520)로 구성된다.
여기에서 상기 스위칭부(510)는 상기 제어 신호 중 하나(ctrl<n>)를 반전시켜 출력하는 제 1 인버터(512), 게이트 단에 각각 상기 제어 신호 중 하나(ctrl<n>)와 상기 제어 신호 중 하나(ctrl<n>)가 상기 제 1 인버터(512)에 의해 반전된 신호가 각각 입력되어 상기 제어 신호 중 하나(ctrl<n>)의 인에이블 여부에 따라 컬럼 어드레스를 공급 또는 차단하는 패스게이트(514) 및 상기 패스게이트(514)에서 출력되는 컬럼 어드레스를 래치시키는 래치기(516)로 구성된다.
또한 상기 구동부(520)는 상기 스위칭부(510)에서 출력되는 신호를 구동하기 위해 직렬 연결된 홀수 개의 인버터(522)로 구성된다.
상기 제 1 인버터(512) 및 상기 패스게이트(514)에 입력되는 상기 제어 신호 중 하나(ctrl<n>)가 디스에이블 되면 상기 패스게이트(514)는 턴 오프(turn off) 되어 상기 컬럼 어드레스는 상기 패스게이트(514)를 통과하지 못한다. 그러나 상기 제어 신호 중 하나(ctrl<n>)가 인에이블 되면 상기 패스게이트(514)는 턴 온(turn on) 되므로 상기 컬럼 어드레스는 상기 패스게이트(514)를 통과하여 상기 래치기(516)에 전달되어 저장된다. 상기 래치 구조는 상기 컬럼 어드레스의 공급이 차단되었을 때 상기 컬럼 어드레스의 값이 플로팅(floating) 상태가 되는 것을 방지하 는 기능을 한다. 상기 래치 구조에 저장된 컬럼 어드레스는 상기 구동부(520)에서 직렬 연결된 홀수 개의 인버터(522)를 통해 보다 확실한 값을 갖는 컬럼 어드레스로 구동되어 출력된다.
이처럼 동작하고자 하는 메모리 뱅크에만 컬럼 어드레스를 공급하고 동작하지 않는 메모리 뱅크에는 상기 컬럼 어드레스를 차단하면 동작하지 않는 메모리 뱅크에 컬럼 어드레스가 계속 전달되어 발생하는 전류 손실을 막을 수 있다. 따라서 메모리 뱅크 내의 전류 손실을 방지함으로써 반도체 메모리 장치의 내부 전압을 안정적으로 유지하고 반도체 메모리 장치의 속도 및 성능 향상에 작용하던 문제점을 해결하게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 컬럼 어드레스 제어 회로는 복수 개의 메모리 뱅크 중 선택적으로 하나의 메모리 뱅크에 컬럼 어드레스를 전달함으로써 전류 손실을 감소시키는 효과가 있다.

Claims (13)

  1. 메모리 뱅크의 동작을 지시하는 커맨드와 뱅크 어드레스를 전달 받아 복수 개의 메모리 뱅크 중 하나의 메모리 뱅크에 선택적으로 컬럼 어드레스를 전달하기 위한 제어 신호를 생성하여 출력하는 제어 신호 생성 수단; 및
    상기 컬럼 어드레스와 상기 제어 신호를 입력 받아 상기 제어 신호가 인에이블 될 때에만 상기 컬럼 어드레스를 해당 메모리 뱅크에 선택적으로 전달하는 스위칭 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  2. 제 1 항에 있어서,
    상기 복수 개의 메모리 뱅크 중 하나의 메모리 뱅크를 선택하기 위한 뱅크 어드레스와 메모리 뱅크의 동작을 지시하는 커맨드를 입력 받아 상기 뱅크 어드레스와 상기 커맨드를 래치 및 디코딩하여 출력하는 입력 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어 신호 생성 수단은,
    디코딩 된 뱅크 어드레스와 디코딩 된 커맨드 신호로부터 상기 제어 신호를 생성하여 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  4. 제 3 항에 있어서,
    상기 제어 신호 생성 수단은,
    상기 디코딩 된 뱅크 어드레스와의 타이밍을 맞추기 위해 상기 디코딩 된 커맨드 신호를 제어하는 타이밍 제어 로직을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  5. 제 3 항에 있어서,
    상기 스위칭 수단은,
    상기 제어 신호의 인에이블 여부에 따라 컬럼 어드레스를 공급 받아 래치시키거나 차단하는 스위칭부; 및
    상기 스위칭부에 저장된 상기 컬럼 어드레스를 구동하여 메모리 뱅크에 전달하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  6. 제 5 항에 있어서,
    상기 스위칭 수단은 각 메모리 뱅크 별로 한 개씩 배치되는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  7. 제 5 항에 있어서,
    상기 스위칭부는,
    상기 제어 신호를 반전시켜 출력하는 제 1 인버터;
    게이트 단에 각각 상기 제어 신호와 상기 제어 신호가 상기 제 1 인버터에 의해 반전된 신호가 각각 입력되어 상기 제어 신호의 인에이블 여부에 따라 컬럼 어드레스를 공급 또는 차단하는 패스게이트; 및
    상기 패스게이트에서 출력되는 컬럼 어드레스를 래치시키는 래치기;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  8. 제 5 항에 있어서,
    상기 구동부는,
    상기 스위칭부에서 출력되는 신호를 구동하기 위해 직렬 연결된 홀수 개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  9. 제 1 메모리 뱅크에 컬럼 어드레스를 공급 또는 차단하기 위한 제 1 스위칭 수단;
    제 2 메모리 뱅크에 컬럼 어드레스를 공급 또는 차단하기 위한 제 2 스위칭 수단;
    메모리 뱅크의 동작을 지시하는 커맨드와 뱅크 어드레스를 전달 받아 상기 제 1 및 제 2 스위칭 수단 중 하나의 스위칭 수단을 활성화시키기 위한 제어 신호를 생성하는 제어 신호 생성 수단; 및
    칩의 외부로부터 입력되는 상기 컬럼 어드레스를 상기 제 1 및 제 2 스위칭 수단에 전달하는 어드레스 패드;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  10. 제 9 항에 있어서,
    상기 복수 개의 메모리 뱅크 중 하나의 메모리 뱅크를 선택하기 위한 뱅크 어드레스와 메모리 뱅크의 동작을 지시하는 커맨드를 입력 받아 상기 뱅크 어드레스와 상기 커맨드를 래치 및 디코딩하여 출력하는 입력 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  11. 제 9 항에 있어서,
    상기 제 1 및 제 2 스위칭 수단은,
    상기 제어 신호의 인에이블 여부에 따라 컬럼 어드레스를 공급 받아 래치시키거나 차단하는 스위칭부; 및
    상기 스위칭부에 저장된 상기 컬럼 어드레스를 구동하여 메모리 뱅크에 전달 하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  12. 제 9 항에 있어서,
    상기 제어 신호 생성 수단은,
    디코딩 된 뱅크 어드레스와 디코딩 된 커맨드 신호로부터 상기 제어 신호를 생성하여 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
  13. 제 9 항에 있어서,
    상기 제어 신호 생성 수단은,
    상기 디코딩 된 뱅크 어드레스와의 타이밍을 맞추기 위해 상기 디코딩 된 커맨드 신호를 제어하는 타이밍 제어 로직을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 컬럼 어드레스 제어 회로.
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KR1020050115066A KR100706832B1 (ko) 2005-11-29 2005-11-29 반도체 메모리 장치의 컬럼 어드레스 제어 회로

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* Cited by examiner, † Cited by third party
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KR19990086673A (ko) * 1998-05-29 1999-12-15 김영환 뱅크 동작제어에 의한 전력절감형 메모리 소자

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990086673A (ko) * 1998-05-29 1999-12-15 김영환 뱅크 동작제어에 의한 전력절감형 메모리 소자

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