KR20000066385A - 로우컬 데이터 버스라인 등화장치 - Google Patents

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Abstract

본 발명은 멀티뱅크 방식의 반도체 메모리 장치에 있어서, 리드동작후 다음 칼럼 동작전에 로우컬 데이터 버스라인을 동일한 전위레벨로 등화시켜 리드동작시 비트라인 센스앰프의 구동능력을 향상시켜 고속동작을 실현시킨 반도체 메모리 소자의 로우컬 데이터 버스라인 등화장치에 관한 것으로, 상기한 목적 달성을 위해 한 쌍의 로우컬 데이터 버스라인 사이에 패스 트랜지스터 게이트신호의 제어를 받는 연결수단과, 상기 패스 트랜지스터 게이트신호 발생수단을 구비한 것으로, 이에따라 비트라인 센스앰프의 구동능력이 향상되어 소자의 고속동작을 실현시키는 효과를 얻는다.

Description

로우컬 데이터 버스라인 등화장치{Local data busline equalizer device}
본 발명은 반도체 메모리 장치의 로우컬 데이터 버스라인 등화장치에 관한 것으로, 보다 상세하게는 한 쌍의 로우컬 데이터 버스라인간에 등화장치를 구비하여 상기 로우컬 데이터 버스라인의 구동직후 다음 칼럼 동작이 이루어지기 전에 상기 로우컬 데이터 버스라인을 동일한 전위레벨로 등화시켜줌으로써 비트라인 센스앰프의 구동능력을 향상시켜 고속동작을 실현하기 위한 반도체 메모리 장치의 로우컬 데이터 버스라인 등화장치에 관한 것이다.
일반적으로, 128M 싱크링크 디램(SyncLink DRAM)의 경우 300㎒의 주파수를 가지고 동작하며, 6㎱마다 칼럼 동작이 이루어진다.
따라서, 비트라인과 연결되어 있는 로우컬 데이터 버스라인(LDB)이 6㎱ 동안에 등화가 이루어지지 않는다면, 로우컬 데이터 버스라인(LDB)은 다음 칼럼 동작시까지 이전의 비트라인에 의해 구동된 상태로 전위레벨이 유지되는 플로우팅 상태로 존재하게 된다.
한편, 하나의 로우컬 데이터 버스라인(LDB)은 260 비트라인쌍을 공유하고 있어 칼럼 어드레스를 바꿔가며 다른 비트라인의 데이터를 액세스할 수 있다
따라서, 다음 칼럼 동작시 위상이 반전된 데이터를 출력하는 경우, 로우컬 데이터 버스라인(LDB)을 등화시키는 장치가 구비되지 않은 종래의 장치에 있어서는 비트라인 센스앰프가 구동해야 할 로우컬 데이터 버스라인(LDB)의 스윙폭이 크게되어 비트라인의 구동능력이 떨어지는 문제점이 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 로우컬 데이터 버스라인 상호간에 연결수단을 구비하여 리드동작후 다음 칼럼 동작전에 상기 로우컬 데이터 버스라인을 상호 등화시켜줌으로써 비트라인 센스앰프의 구동능력을 향상시켜 고속동작을 실현하기 위한 반도체 메모리 소자의 로우컬 데이터 버스라인 등화장치를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명은 리드동작시 셀에 저장된 데이터를 센싱 및 증폭하여 비트라인으로 출력하는 비트라인 센스앰프와,
로우컬 칼럼 디코딩신호에 턴온되어 상기 비트라인의 증폭데이터를 로우컬 데이터 버스라인으로 출력하는 제1 패스 트랜지스터와,
패스 트랜지스터 게이트신호에 턴온되어 상기 로우컬 데이터 버스라인의 증폭데이터를 글로벌 데이터 버스라인으로 출력하는 제2 패스 트랜지스터를 포함하는 반도체 메모리 장치에 있어서,
칼럼 뱅크선택신호와 칼럼 어드레스신호를 수신하여 패스 트랜지스터 게이트신호를 발생시키는 수단과,
리드동작후 상기 패스 트랜지스터 게이트신호가 로직로우로 천이시 턴온되어 다음 칼럼 동작전에 상기 로우컬 데이터 버스라인을 동일한 전위레벨로 등화시키는 로우컬 데이터 버스라인 연결수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에서 제안한 로우컬 데이터 버스라인 등화장치를 포함한 반도체 메모리 소자의 메인 코아부분에 대한 상세회로도.
도 2는 로우컬 데이터 버스라인 등화장치를 구비한 본 발명과 이를 구비하지 않은 종래의 경우에 있어서 비트라인 센스앰프의 구동능력을 보여주는 동작타이밍도.
도 3은 도 1의 로우컬 데이터 버스라인 연결부를 제어하는 패스 트랜지스터 게이트신호 발생회로.
도 4는 멀티뱅크 방식으로 이루어진 128M 싱크링크 디램에 대한 구성도.
＜도면의 주요부분에 대한 부호의 설명＞
1 : 제1 패스 트랜지스터 3 : 로우컬 데이터 버스라인 연결부
5 : 제2 패스 트랜지스터 7 : 패스 트랜지스터 게이트신호 발생부
L2G-U, L2G-D : 패스 트랜지스터 게이트신호
본 발명에서는 128M 싱크링크 디램(SyncLink DRAM)을 예로들어 살펴본다.
도 4에 도시된 바와같이 128M 싱크링크 디램(SyncLink DRAM)은 8개의 뱅크(Bank)로 구성되어 있으며, 각 뱅크는 다시 4개의 쿼터뱅크(quarter bank)로 이루어져있다.
또한, 한 개의 쿼터뱅크(quarter bank)는 다시 4개의 서브-어레이로 구성되며, 한 개의 서브-어레이는 520row×260col의 블록 10개 또는 8개로 이루어진다.
도 1은 본 발명의 실시예로 한 뱅크내의 한 개의 서브-어레이를 구성하는 520row×260col에서 리드동작시 비트라인 센스앰프와 로우컬 데이터 버스라인(LDB) 그리고 글로벌 데이터 버스라인(GDB)간의 동작관계를 나타내고 있으며, 도 2는 로우컬 데이터 버스라인(LDB)을 등화시키는 장치가 있을 때와 없을 때의 로우컬 데이터 버스라인(LDB)을 구동시키는 비트라인 센스앰프의 구동능력을 보여주는 동작타이밍도이다.
도 1에 도시된 바와같이 비트라인으로 증폭·출력된 데이터를 로우컬 데이터 버스라인(LDB)으로 전달하는 제1 패스 트랜지스터(1)와, 상기 로우컬 데이터 버스라인(LDB)으로 전달된 데이터를 글로벌 데이터 버스라인(GDB)으로 전달하는 제2 패/스 트랜지스터를 포함하여 구성되는 메인 코아장치에 추가하여 한 쌍의 로우컬 데이터 버스라인(LDB) 사이에 연결수단을 구비하고, 상기 제2 패스 트랜지스터(5)를 제어하는 패스 트랜지스터 게이트신호(L2G-U, L2G-D)를 통해 턴온/턴오프될 수 있도록 구성하여 리드동작시 비트라인 센스앰프의 구동능력을 향상시켰다.
이를 도 2에 도시된 동작타이밍도를 참조하여 구체적으로 살펴보면 다음과 같다.
초기상태에서 비트라인과 로우컬 데이터 버스라인(LDB)은 비트라인 프리차지 전압(Vblp), 즉 Half Vcc로 프리차지되어 있다.
이후, 로오동작으로 비트라인과 로우컬 데이터 버스라인(LDB)은 Full Vcc 레벨로 벌어지게 된다.
이때 칼럼 패킷에 의해 칼럼 뱅크가 활성화되고 이미 로오 동작에 의해 래치되어 있던 뱅크내 어레이 정보와 결합하여 도 3에 도시된 바와같이 패스 트랜지스터 게이트신호(L2G-U, L2G-D)가 활성화되어 로우컬 데이터 버스라인(LDB)과 글로벌 데이터 버스라인(GDB)은 공유라인이 된다.
이후, 디코딩된 칼럼 어드레스에 의해 타이밍 간격을 두고 로우컬 칼럼 디코더 라인이 활성화되어 이미 Full Vcc로 벌어진 비트라인에 의해 글로벌 데이터 버스라인(GDB)이 구동된다.
이로써 한 뱅크내의 1 싸이클 칼럼 동작은 완성된다.
이때 다시 다른 뱅크의 칼럼 동작 싸이클이 시작되면 전 뱅크의 패스 트랜지스터 게이트신호(L2G-U, L2G-D)는 도 2의 (a)에 도시된 바와같이 로직로우로 천이되어 글로벌 데이터 버스라인(GDB)과 로우컬 데이터 버스라인(LDB)을 연결하여주는 패스 트랜지스터를 턴오프시키며, 다른 한편으로는 도 2의 (h)에 도시된 바와같이 한 쌍의 로우컬 데이터 버스라인(LDB)을 상호 연결하여주는 모스 트랜지스터가 턴온되어 로우컬 데이터 버스라인(LDB)을 등화상태로 진입하게 된다.
이후, 다시 이 뱅크의 칼럼 동작이 시작되면 로우컬 데이터 버스라인(LDB)은 Half Vcc의 전위레벨에서 구동을 시작하여 비트라인으로부터 전달된 데이터를 글로벌 데이터 버스라인(GDB)으로 출력하므로 비트라인 센스앰프에서 로우컬 데이터 버스라인(LDB)을 구동하는데 필요한 전력소모를 줄이게 되며, 또한 이때 스윙폭이 최소화되어 고속동작을 실현하는데 기여하게 된다.
도 2에서 (f)와 (g)는 등화장치가 구비되지 아니한 경우에 있어서, 한 칼럼 동작후 다른 칼럼 동작이 이루어질 때 이전의 데이터와 위상이 반전된 데이터가 출력되는 경우 로우컬 데이터 버스라인(LDB)의 구동관계를 보여주고 있는 것으로, 이 경우에는 비트라인 센스앰프의 구동능력이 떨어지게 되어 고속동작을 실현할 수가 없다.
도 3은 칼럼 뱅크선택신호와 칼럼 어드레스신호를 이용하여 패스 트랜지스터 게이트신호(L2G)를 발생시키는 패스 트랜지스터 게이트신호 발생부(7)를 나타낸 것으로, 리드동작시 칼럼 뱅크선택신호와 칼럼 어드레스신호가 로직하이가 되어 로직하이의 패스 트랜지스터 게이트신호(L2G)를 출력하며, 이후 등화동작시에는 상기 두 신호가 로직로우가 되어 패스 트랜지스터 게이트신호(L2G)가 로직로우가 된다.
이상에서 살펴본 바와 같이, 본 발명은 리드동작후 다음 칼럼 동작전에 로우컬 데이터 버스라인을 동일한 전위레벨로 등화시켜주기 때문에 이전의 데이터와 위상이 반전된 데이트를 출력하는 경우 비트라인 센스앰프의 스위칭폭을 최소화하여줌으로 구동능력이 향상되어 소자의 고속동작을 실현시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (2)

  1. 리드동작시 셀에 저장된 데이터를 센싱 및 증폭하는 비트라인 센스앰프와,
    로우컬 칼럼 디코딩신호에 턴온되어 상기 비트라인의 증폭데이터를 로우컬 데이터 버스라인으로 출력하는 제1 패스 트랜지스터와,
    패스 트랜지스터 게이트신호에 턴온되어 상기 로우컬 데이터 버스라인의 증폭데이터를 글로벌 데이터 버스라인으로 출력하는 제2 패스 트랜지스터를 포함하는 반도체 메모리 장치에 있어서,
    칼럼 뱅크선택신호와 칼럼 어드레스신호를 수신하여 패스 트랜지스터 게이트신호를 발생시키는 수단과,
    리드동작후 상기 패스 트랜지스터 게이트신호가 천이시 턴온되어 다음 칼럼 동작전에 상기 로우컬 데이터 버스라인을 동일한 전위레벨로 등화시키는 로우컬 데이터 버스라인 연결수단을 구비함을 특징으로 하는 반도체 메모리 소자의 로우컬 데이터 버스라인 등화장치.
  2. 제 1 항에 있어서,
    상기 로우컬 데이터 버스라인 연결수단은 상기 패스 트랜지스터 게이트신호를 반전출력하는 반전수단과,
    리드동작시 상기 반전수단의 출력신호에 의해 턴오프되며, 리드동작후 다음 칼럼 동작전에 상기 반전수단의 출력신호에 의해 턴온되는 모스 트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 로우컬 데이터 버스라인 등화장치.
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