CN103377691A - 具有字级功率门控的存储器 - Google Patents

Abstract

根据至少一个实施例，提供了字级存储器功率门控。根据至少一个实施例，一种通过添加额外控制位到存储器阵列的每个子阵列（例如，每一个字、每一行、每一字线、每一位线、阵列的每一部分等等）而实现的字级功率门控技术，为存储器阵列提供了细粒度的功率降低。根据至少一个实施例，给每个子阵列（例如，每一个字、每一行、每一字线、每一位线、阵列的每一部分等等）提供门控晶体管。

Description

具有字级功率门控的存储器

技术领域

本公开通常涉及电子装置，以及更具体地，涉及具有电子存储器的装置。

背景技术

低功率存储器设计一直是多年的研究领域，并且功率门控已成为一种被用于将存储器单元阵列置于睡眠模式或关断模式的工业化技术。这种技术对于管理功率消耗可能是低效的，例如，当小部分的存储器阵列需要保持激活时，设想的阵列级功率门控（gating）的好处可能在很大程度上被否定。

概述

根据本发明一个方面，提供了一种方法，包括：响应于功率控制存储器单元被选择性地耦接到功率控制选择线，基于所述功率控制选择线的功率控制选择线状态，控制所述功率控制存储器单元的功率控制存储器单元状态；以及基于所述功率控制存储器单元状态门控至存储器阵列的子阵列的数据存储器单元的功率。

根据本发明另一方面，提供了一种装置，包括：功率控制存储器单元；数据存储器单元功率开关，耦接于所述功率控制存储器单元，并且受控于所述功率控制存储器单元的功率控制存储器单元状态；以及存储器阵列，包括多个子阵列，其中所述多个子阵列包括第一子阵列和其它阵列，其中所述第一子阵列包括多个数据存储器单元，其中所述数据存储器单元功率开关耦接到所述多个数据存储器单元并且控制至所述多个数据存储器单元的功率。

附图说明

通过参考附图，可以更好地理解本发明，并且本领域技术人员将明了其各特征。

图1是根据至少一个实施例的带有细粒度功率门控的低功率存储器装置的框图。

图2是根据至少一个实施例的带有细粒度功率门控的一行存储器单元的示意图。

图3是根据至少一个实施例带有包括字线驱动器功率门控的细粒度功率门控的一行存储器单元的示意图。

图4是根据至少一个实施例的带有包括字线驱动器功率门控的细粒度功率门控的一行存储器单元的更加详细的示意图。

图5是根据至少一个实施例的带有细粒度功率门控的低功率存储器装置的时序图。

在不同附图中使用相同的参考符号来表示类似或相同的元素。

具体实施方式

本发明公开了一种存储器阵列，其促进了存储器阵列的子阵列部分的存储器功率门控。根据本公开的至少一个实施例，是通过添加额外控制位到存储器阵列的每个子阵列（例如，每一字、每一行、每一字线、每一位线、阵列的每一部分，等等）来启用存储器功率门控，以实现存储器阵列的细粒度功率降低。所述控制位可以以与存储器阵列的其它位类似的方式被处理并且被写入。根据至少一个实施例，为每个阵列（例如，每一字、每一行、每一字线、每一位线、阵列的每一部分，等等）提供门控晶体管。

图1是根据至少一个实施例的具有带有细粒度功率门控的低功率存储器装置11的装置10的框图。装置10是包括存储器装置11的系统装置。系统装置的一些例子包括消费类电子产品、耐用品等等。作为另外的例子，系统装置可以被实现为电池供电的装置，例如，手持装置和其它便携式装置。此外，系统装置可以包括通过共用事业电源、替代电源例如太阳能电源、动力电源（例如，压电电源）、生物活性电源等等提供电力的电子设备。低功率存储器装置11包括数据存储器单元101、数据存储器单元102、数据存储器单元103、功率控制存储器单元104、数据存储器单元105、数据存储器单元106、数据存储器单元107、功率控制存储器单元108、数据存储器单元109、数据存储器单元110、数据存储器单元111、功率控制存储器单元112、以及列多路复用器（mux）和输入/输出（I/O）电路113。

低功率存储器装置11包括具有数行数据存储器单元的存储器阵列。第一行包括数据存储器单元101、102、以及103。第二行包括数据存储器单元105、106、以及107。第三行包括数据存储器单元109、110、以及111。所说明的行数仅仅是示例性的，并且实施例可以实现有其它行数。

存储器阵列的数据存储器单元还包括若干列。所述列中的第一列包括数据存储器单元101、105、以及109。第二列包括数据存储器单元102、106、以及110。第三列包括数据存储器单元103、107、以及111。所说明的列数仅仅是示例性的，并且实施例可以实现有其它列数。

根据至少一个实施例，功率控制存储器单元被提供给低功率存储器装置的每一行。例如，功率控制存储器单元104被提供给第一行，功率控制存储器单元108被提供给第二行，以及功率控制存储器单元112被提供给第三行。作为例子，功率控制存储器单元104提供功率控制以启用和禁用用于数据存储器单元101、102以及103的功率（电力），功率控制存储器单元108提供功率控制以启用和禁用用于数据存储器单元105、106以及107的功率，而功率存储器单元112提供功率控制以启用和禁用用于数据存储器单元109、110以及111的功率。根据至少一个实施例，每行存储器阵列存储一个字的数据，允许每个功率控制存储器单元提供对单个存储器字的功率控制（即，字级功率控制粒度）。

字线114被连接到数据存储器单元101、102和103以及功率控制存储器单元104，字线115被连接到数据存储器单元105、106和107以及功率控制存储器单元108，字线116被连接到数据存储器单元109、110和111以及功率控制存储器单元112。位线117被连接到数据存储器单元101、105以及109，位线118被连接到数据存储器单元102、106以及110，以及位线119被连接到数据存储器单元103、107、以及111。位线117、118、以及119被连接到列多路复用器（mux）和输入/输出（I/O）电路113；所述电路113允许访问通过例如字线114、115、以及116中的一个选择的数据存储器单元中存储的字的数据位。位线120被连接到功率控制存储器单元104、108、以及112；所述功率控制存储器单元104、108、以及112允许访问通过例如字线114、115、以及116中一个选择的功率控制存储器单元中存储的功率控制位。用于功率控制存储器单元104、108以及112的位线120被实现为特定的输入/输出（I/O）线，与被连接到列多路复用器（mux）和输入/输出（I/O）电路113的位线117、118、以及119分开，以便允许单独地访问功率控制存储器单元104、108、以及112，以允许存储在功率控制单元104、108、以及112中的功率控制位的读取和写入。

图2是根据至少一个实施例的带有细粒度功率门控的一行存储器单元的示意图。该行的存储器单元包括数据存储器单元101、102、以及103。功率控制存储器单元104被提供用于该行存储器单元，并门控到该行存储器单元的功率，允许该行的存储器单元被启用和禁用。字线114被连接到数据存储器单元101、102、103以及功率控制存储器单元104。位线120被连接到功率控制存储器单元104。

根据至少一个实施例，功率控制存储器单元104包括反相器201、反相器202、负型（n型）沟道（n沟道）金属氧化物半导体（MOS）场效应晶体管（FET）（即，NMOS FET）203、以及NMOS FET204。位线120被连接到NMOS FET204的第一源极/漏极端。字线114被连接到NMOS FET204的栅极端。NMOS FET204的第二源极/漏极端被连接到节点209；所述节点209被连接到反相器201的输出端、反相器202的输入端、以及正型（p型）沟道（p沟道）金属氧化物半导体（MOS）场效应晶体管（FET）（即，PMOS FET）205的栅极端；所述晶体管205起到数据单元功率开关的作用。根据至少一个实施例，节点209充当功率控制存储器单元104的输出端，并且节点209的逻辑状态是功率控制存储器单元104的状态。PMOS FET205的漏极端被连接到节点207；所述节点207连接到数据存储器单元101、102、以及103的正电源端。

反相器202的输出端被连接到节点211；所述节点211被连接到反相器201的输入端和NMOS FET203的第一源极/漏极端。字线114被连接到NMOS FET203的栅极端。NMOS FET203的第二源极/漏极端被连接到节点210。根据至少一个实施例，节点210可以用于字线驱动器的功率控制。

正电源电压（例如，Vdd）206被连接到PMOS FET205的源极端和功率控制存储器单元104的正电源端。例如，功率控制存储器单元104的正电源端可以被连接到反相器201的正电源端和反相器202的正电源端。负电源电压（例如，Vss）208被连接到数据存储器单元101、102、以及103的负电源端，以及功率控制存储器单元104的负电源端。例如，功率控制单元104的负电源端可以被连接到反相器201的负电源端和反相器202的负电源端。

根据至少一个实施例，通过断言（assert）字线114来选择该行的存储器单元101、102、103以及功率控制存储器单元104，可以通过NMOS FET204经由位线120访问功率控制存储器单元104的状态（即，存储在功率控制存储器单元104中的功率控制位）；所述NMOS FET204被通过断言字线114而启用（使能）。当存储在功率控制存储器单元104中的功率控制位是逻辑0时，相应的低逻辑电平被施加到PMOS FET205的栅极，使得PMOS FET205导通并且施加正电源电压206到节点207和数据存储器单元101、102、以及103的正电源端，从而将数据存储器单元101、102、以及103置于其完全操作的激活模式。当存储在功率控制存储器单元104中的功率控制位是逻辑1时，相应的高逻辑电平被施加到PMOS FET205的栅极，使得PMOS FET205停止导通和停止施加正电源电压206到节点207和数据位单元101、102、以及103的正电源端，从而将数据存储器单元101、102、以及103置于非激活模式，从而节省功率（电力）。

通过反相器201和202，节点209处的逻辑0被反转为节点211处的逻辑1，并且节点209处的逻辑1被反转为节点211处的逻辑0。当字线114被断言时，其施加正逻辑电平到NMOS FET203的栅极，使得NMOS FET203导通并且给节点210提供节点211处存在的逻辑电平。因此，节点210被提供与节点209处存在的逻辑电平（并且因此，功率控制存储器单元104的状态）相比反转的逻辑电平。根据至少一个实施例，与另外的电路协同地使用节点210处呈现的逻辑电平，以用于与字线114相关联的字线驱动器的功率控制。根据至少一个实施例，与另外的电路协同地使用节点211处呈现的逻辑电平，以用于与字线114相关联的字线驱动器的功率控制。根据至少一个实施例，与另外的电路协同地使用节点209处存在的逻辑电平，以用于与字线114相关联的字线驱动器的功率控制。根据至少一个实施例，使用节点211处的逻辑电平，而不是节点209处的逻辑电平，来控制PMOS FET205以及提供数据存储器单元101、102、以及103的功率控制。根据至少一个实施例，使用位于数据存储器单元101、102、以及103的负电源端和负电源电压208之间的NMOSFET，代替PMOS FET205，或者连同PMOS FET205，来充当数据单元功率开关以控制数据单元101、102、以及103的功率，其中该NMOS FET的栅极将被连接到节点209或节点211。

图3是根据替代实施例的具有包括字线驱动器功率门控的细粒度功率门控的一行存储器单元的示意图。该行存储器单元包括数据存储器单元101、102、以及103。功率控制存储器单元104被提供给该行存储器单元，并控制至该行存储器单元的功率，允许该行存储器单元被启用和禁用。字线114被连接到数据存储器单元101、102、103以及功率控制存储器单元104。位线120被连接到功率控制存储器单元104。

功率控制存储器单元104包括反相器201、反相器202、负型（n型）沟道（n沟道）金属氧化物半导体（MOS）场效应半导体203、以及NMOS FET204。位线120被连接到NMOS FET204的第一源极/漏极端。字线114被连接到NMOS FET204的栅极端。NMOSFET204的第二源极/漏极端被连接到节点209；所述节点209被连接到反相器201的输出端、反相器202的输入端、正型（p型）沟道（p沟道）金属氧化物半导体（MOS）场效应晶体管（FET）205的栅极端（所述晶体管205起到数据单元功率开关的作用）、以及PMOS FET314的栅极端，PMOS FET314连同PMOS FET313起到字线驱动器功率开关的作用。根据至少一个实施例，节点209充当功率控制存储器单元104的输出端，并且节点209的逻辑状态为功率控制存储器单元104的状态。PMOS FET205的漏极端被连接到节点207；所述节点207被连接到数据存储器单元101、102、以及103的正电源端。

反相器202的输出端被连接到节点211；所述节点211被连接到反相器201的输入端和NMOS FET203的第一源极/漏极端。字线114被连接到NMOS FET203的栅极端。NMOS FET203的第二源极/漏极端被连接到节点210；所述节点210被连接到反相逻辑AND（即，NAND）门312的输入端。根据至少一个实施例，节点210可以用于字线驱动器的功率控制。

正电源电压206被连接到PMOS FET205的源极端、功率控制存储器单元104的正电源端、PMOS FET314的源极端、PMOS FET313的源极端、NAND门312的正电源端、以及反相器318的正电源端。例如，功率控制存储器单元104的正电源端可以被连接到反相器201的正电源端和反相器202的正电源端。负电源电压208被连接到数据存储器单元101、102、以及103的负电源端、功率功率存储器单元104的负电源端、字线驱动器315的负电源端、NAND门312的负电源端、以及反相器318的负电源端。例如，功率控制单元104的负电源端可以被连接到反相器201的负电源端和反相器202的负电源端。例如，字线驱动器315的负电源端可以被连接到反相器316的负电源端和反相器317的负电源端。

字线选择线320被连接到NAND门312的第二输入端、字线驱动器315的输入端、以及反相器318的输入端。例如，字线驱动器315的输入端可以被连接到反相器316的输入端。

NAND门312的输出端被连接到节点321；所述节点321被连接到PMOS FET313的栅极端，所述PMOS FET313连同PMOS FET314充当字线驱动器功率开关。PMOS FET313的漏极和PMOS FET314的漏极被连接到节点322；所述节点322被连接到反相器316的正电源端和反相器317的正电源端。反相器316的输出端被连接到反相器317的输入端，从而在与反相器317的输出端连接的字线114处恢复与字线选择线320处存在的相同逻辑电平，假设字线驱动器315被启用。

反相器318的输出端被连接到节点324；所述节点324被连接到NMOS FET319的栅极。NMOS FET319的源极端被连接到负电源电压208。NMOS FET319的漏极端被连接到字线114。

通过利用断言字线114来选择该行的存储器单元101、102、103以及功率控制存储器单元104，可以通过NMOS FET204经由位线120访问功率控制存储器单元104的状态（即，存储在功率控制存储器单元104中的功率控制位）；所述NMOS FET204通过断言字线114而被启用。当存储在功率控制存储器单元104中的功率控制位是逻辑0时，相应的低逻辑电平被施加到PMOS FET205的栅极，使得PMOS FET205导通并施加正电源电压206到节点207和数据存储器单元101、102、以及103的正电源端，从而将数据存储器单元101、102、以及103置于完全操作的激活模式。当存储在功率控制存储器单元104中的功率控制位是逻辑1时，相应的高逻辑电平被施加到PMOS FET205的栅极，使得PMOS FET205停止导通和停止施加正电源电压206到节点207和数据位单元101、102、以及103的正电源端，从而将数据存储器单元101、102、以及103置于非激活模式，从而节省功率。

通过反相器201和202，节点209处的逻辑0被反转为节点211处的逻辑1，并且节点209处的逻辑1被反转为节点211处的逻辑0。当字线114被断言时，其施加正逻辑电平到NMOS FET203的栅极，使得NMOS FET203导通并且给节点210提供节点211处存在的逻辑电平。因此，节点210被提供与节点209处存在的逻辑电平（并因此，功率控制存储器单元104的状态）相比反转的逻辑电平。根据至少一个实施例，与附加的电路协同地使用节点210处存在的逻辑电平，以用于与字线114相关联的字线驱动器的功率控制。根据至少一个实施例，与附加的电路协同地使用节点211处存在的逻辑电平，以用于与字线114相关联的字线驱动器的功率控制。根据至少一个实施例，与附加的电路协同地使用节点209处存在的逻辑电平，以用于与字线114相关联的字线驱动器的功率控制。根据至少一个实施例，使用节点211处的逻辑电平，而不是节点209处的逻辑电平，来控制PMOS FET205以及提供数据存储器单元101、102、以及103的功率控制。代替PMOS FET205，或者与PMOS FET205协同地，使用位于数据存储器单元101、102、以及103的负电源端和负电源电压208之间的NMOS FET，来充当数据单元功率开关以控制用于数据单元101、102、以及103的功率，其中该NMOD FET的栅极将被连接到节点209或节点211。

当字线选择线320在低逻辑电平（例如，逻辑0）时，反相器318将该低逻辑电平反转为高逻辑电平（例如，逻辑1）；所述高逻辑电平被施加到NMOS FET319的栅极，使得NMOS FET319导通并将字线114拉到低逻辑电平。当字线选择线320在高逻辑电平并且功率控制存储器单元104的输出端处的节点209在低逻辑电平时，旨在激活数据存储器单元101、102、以及103，并且节点209处的低逻辑电平被施加于PMOS FET314的栅极，使得其导通并且给字线驱动器315提供功率；所述驱动器315将字线选择线320的高逻辑电平传递到字线114，允许字线114使能对数据存储器单元101、102、以及103以及功率控制存储器单元104的访问。当字线选择线320在高逻辑电平并且功率控制存储器单元104的输出端上的节点209在低逻辑电平时，旨在使数据存储器单元101、102、以及103非激活（例如，掉电），并且节点209处的高逻辑电平被施加到PMOS FET314的栅极，使得其停止导通并且停止给字线驱动器315提供功率。

然而，如果NAND门312的两个输入端都在高逻辑电平，字线驱动器315可以替代地通过PMOS FET313而不是PMOS FET314接收功率，从而施加低逻辑电平到PMOS FET313的栅极端，使得PMOD FET313导通并给字线驱动器315提供功率。如果字线选择线320在高逻辑电平，如果节点210提高到高逻辑电平，将导致PMOS FET313导通。然而，由于当功率门控存储器单元104在节点209处输出低逻辑电平时，PMOS FET314将已经是导通的，因此当功率控制存储器单元104在节点209处输出低逻辑电平时，PMOSFET313的导通将是冗余的。当功率控制存储器单元104在节点209处输出高逻辑电平时，节点211将在低逻辑电平。如果NAND门312的输入端在其没有被有效地驱动为高或低时默认到高逻辑电平状态，或如果提供了到高逻辑电平的电流路径（例如，到正电源电压（Vdd）206的上拉电阻），则在NMOS FET203不导通时（这将是当字线114在低逻辑电平时的情况，如同在当字线选择线320在低逻辑电平时其被反相器318和NMOS FET319拉低时），节点210将被有效地提高到高逻辑电平。

因此，当功率控制存储器单元104在功率节约模式并且在节点209处输出高逻辑电平，并且字线选择线320从低逻辑电平转变到高逻辑电平时，字线选择线320的高逻辑电平和在反转的控制位线节点210处的高逻辑电平将使节点321处的NAND312的输出为低，从而使得PMOS FET322导通并给字线驱动器315提供功率；所述字线驱动器315将以字线选择线320的高逻辑电平（即，逻辑1）驱动字线114，从而允许控制位线120和反转的控制位线210访问功率控制存储器单元104。如果控制位线120将低逻辑电平写入节点209处的功率控制存储器单元104的输出端，则该低逻辑电平将使得PMOSFET314导通，从而维持对字线驱动器315的持续功率供应。然而，如果控制位线120未将低逻辑电平写入节点209处的功率控制存储器单元104的输出端，则字线114处出现的高逻辑电平将使得NMOSFET203导通，将节点210拉低到节点211处呈现的低逻辑电平，这将使得节点321处的NAND门312的输出变高，非常快速地关断提供给字线驱动器315的功率。因此，NMOS FET203、NAND门312、以及PMOS FET313作用来提供一种在存储器行已经非激活后再次激活该行存储器的方式（例如，一种将存储器从睡眠模式唤醒的方式）。通过使用互补的控制位线，使得节点210被连接到反转的控制位线，高逻辑电平被施加到控制位线120，并且低逻辑电平被施加到节点210处的反转的控制位线，以在字线114被激活时将功率控制存储器单元104置于非激活（例如，功率节省）模式，并且低逻辑电平被施加到控制位线120而高逻辑电平被施加到节点210处的反转的控制位线以在字线114被激活时将功率控制存储器单元104置于激活模式。在这样的情况下，对连接到节点210的反转的控制位线施加高逻辑电平，结合字线选择线320上的高逻辑电平，将节点321处的NAND门312的输出端驱动为低，使得PMOS FET313导通并施加功率到字线驱动器315，从而允许该行的数据存储器单元从非激活模式恢复到激活模式（例如，从睡眠模式唤醒）。

因此，当功率控制存储器单元104具有低逻辑电平时，字线114跟随字线选择线320的状态，但是，当功率控制存储器单元104具有高逻辑电平时，在字线选择线320具有低逻辑电平时字线114具有低逻辑电平，但是字线114改变到高逻辑电平足够长以允许控制位线120访问功率控制存储器单元104，其中如果控制位线120将低逻辑电平写入功率控制存储器单元104，字线114保留在高逻辑电平，或者，如果控制位线120不将低逻辑电平写入功率控制存储器单元104，则字线114迅速地返回到低逻辑电平。

图4是根据至少一个实施例的带有包括字线驱动器功率门控的细粒度功率门控的一行存储器单元的更加详细的示意图。图4的在图1、2、以及3中也出现一次或多次的参考数字代表在那些附图中说明的和在上文中描述的相同元素。因此，图4是图3中说明的实施例的更加具体的实施例。

数据存储器单元101包括PMOS FET433、NMOS FET434、NMOS FET435、PMOS FET436、NMOS FET437、以及NMOSFET438。PMOS FET433和NMOS FET434形成反相器，其具有在节点455处的输入端和在节点456处的输出端。PMOS FET436和NMOS FET437形成了具有在节点456处的输入端和在节点455处的输出端的反相器。通过NMOS FET435将节点456选择性地连接到位线425；所述NMOS FET435的栅极端被连接到字线114。通过NMOS FET438将节点455选择性地连接到反转的位线426；所述NMOS FET438的栅极端被连接到字线114。

数据存储器单元102包括PMOS FET439、NMOS FET440、NMOS FET441、PMOS FET442、NMOS FET443、以及NMOSFET444。PMOS FET439和NMOS FET440形成了具有在节点457处的输入端和在节点458处的输出端的反相器。PMOS FET442和NMOS FET443形成了具有在节点458处的输入端和在节点457处的输出端的反相器。通过NMOS FET441将节点458选择性地连接到位线427；所述NMOS FET441的栅极端被连接到字线114。通过NMOS FET444将节点457选择性地连接到反转的位线428，所述NMOS FET444的栅极端被连接到字线114。

反相器201包括PMOS FET429和NMOS FET430。反相器202包括PMOS FET431和NMOS FET432。反相器201的输入被连接到PMOS FET429和NMOS FET430的栅极端。反相器202的输入被连接到PMOS FET431和NMOS FET432的栅极端。PMOSFET429和PMOS FET431的源极端被连接到正电源电压206。NMOS FET430和NMOS FET432的源极端被连接到负电源电压208。反相器201的输出从PMOS FET429和NMOS FET430的漏极端的结点处获得。反相器202的输出从PMOS FET431和NMOSFET432的漏极端的结点处获得。

反相器316包括PMOS FET449和NMOS FET450。反相器317包括PMOS FET451和NMOS FET452。反相器316的输入被连接到PMOS FET449和NMOS FET450的栅极端。反相器317的输入被连接到PMOS FET451和NMOS FET452的栅极端。PMOSFET449和PMOS FET451的源极端被连接到节点322。NMOSFET450和NMOS FET452的源极端被连接到负电源电压208。反相器316的输出从PMOS FET449和NMOS FET450的漏极端的结点处获得。反相器317的输出从PMOS FET451和NMOS FET452的漏极端的结点处获得。

反相器318包括PMOS FET453和NMOS FET454。反相器318的输入被连接到PMOS FET453和NMOS FET454的栅极端。PMOS FET453的源极端被连接到正电源电压206。NMOS FET454的源极端被连接到负电源电压208。反相器318的输出从PMOS FET453和NMOS FET454的漏极端的结点处获得。

反相逻辑AND门（NAND门）312包括NMOS FET445、PMOS FET446、NMOS FET447、以及PMOS FET448。字线选择线320被连接到NMOS FET445和PMOS FET448的栅极作为到NAND门312的输入。节点210被连接到PMOS FET446和NMOSFET447的栅极作为到NAND门312的另一输入。正电源电压206被连接到PMOS FET446和448的源极端。负电源电压208被连接到NMOS FET447的源极端。NAND门312的输出被连接到PMOSFET446和448的漏极和NMOS FET445的漏极。NMOS FET447的漏极被连接到NMOS FET445的源极。

图5是根据至少一个实施例的带有细粒度功率门控的低功率存储器装置的时序图。该时序图示出了作为波形501的字线选择线320的字线选择线信号、作为波形502的控制位线120的控制位线信号、作为波形503的节点321的字线驱动器功率门控控制信号、以及作为波形504的节点207的阵列功率门控控制信号。相对于表示时间的x轴505和表示电压的y轴506示出了波形501、502、503、504、以及505，对于每个波形501、502、503、以及504示出了沿着y轴506的单独的电压标度。

波形501以低逻辑电平开始达持续时间507。波形502以高逻辑电平开始达持续时间508。波形503以高逻辑电平开始达持续时间509。波形504以高逻辑电平开始达持续时间510。波形501进行到高逻辑电平的转变511，高逻辑电平保持持续时间521。大约与转变511同时地，波形502进行到低逻辑电平的转变512，低逻辑电平保持持续时间522。大约与转变511和512同时地，波形503进行到低逻辑电平的转变513，低逻辑电平保持持续时间523。稍微在转变511、512、以及513之后，波形504进行到低逻辑电平的转变514，低逻辑电平保持持续时间524。在大约与持续时间523一样长的持续时间521之后，波形501进行到低逻辑电平的转变515，低逻辑电平保持持续时间525。大约与转变515同时地，波形503进行到高逻辑电平的转变516，高逻辑电平保持持续时间526。

在持续时间525之后，波形501进行到高逻辑电平的转变517，高逻辑电平保持持续时间527。大约与转变517同时地，波形502进行到高逻辑电平的转变518，高逻辑电平保持持续时间528。稍微在转变517和518之后，波形504进行到高逻辑电平的转变519，高逻辑电平保持持续时间529。在持续时间527之后，波形501进行到低逻辑电平的转变520，低逻辑电平保持持续时间530。

当字线选择线320没有被断言时（例如，在低逻辑电平），如波形501所示，字线驱动器功率门控控制信号保持处于省电模式（例如，在高逻辑电平），如波形503所示。即使当字线选择线320被断言时（例如，在高逻辑电平），如果控制位线信号处在省电模式（例如，在高逻辑电平）（并且反转的位线信号（如果有的话）也在省电模式（例如，在低逻辑电平）），如波形502所示，则字线驱动器功率门控控制信号保持在省电模式（例如，在高逻辑电平），如波形503所示。因此，仅当在波形501中显示的字线选择线信号是激活的（例如，在高逻辑电平）并且在波形502中显示的控制位线信号处在操作模式中（例如，在低逻辑电平）时，波形503中显示的字线驱动器功率门控控制信号使能到字线驱动器的功率。如从波形504和502中可以看到的，波形504的阵列功率门控控制信号跟随波形502的控制位线信号，但是稍有延迟。

根据至少一个实施例，功率控制存储器单元被与功率受功率控制存储器单元控制的包括数据存储器单元的存储器阵列分开地实现。例如，功率控制存储器单元可以在中央控制单元中被实现，其中当被选择时，这些控制位中的一个或多个可以被写入。控制信号将仍然被路由到每一字线。

根据至少一个实施例，可以启用和禁用存储器单元的粒度是一个字。使用位单元类存储元件来存储细粒度功率门控控制信息以允许实现细粒度功率门控控制，允许以与访问存储用户数据的常规阵列位单元相同的方式访问这样的存储元件。根据至少一个实施例，存储器单元可以被启用和禁用的粒度超出一个字。根据至少一个实施例，存储器单元可以被启用和禁用的粒度是可变的。例如，功率门控控制可以被实施为允许多个字线成组被激活，其中可以使用各种电路技术来在一次写入中更新多个控制位的值。

根据至少一个实施例，功率被单独地路由到数据存储器单元的每个字。根据至少一个实施例，功率被单独地路由到每个字线驱动器。作为例子，实践上，可以通过将全部的阵列元件（即，位单元）连接到第一电源（例如，Vdda）同时将字线驱动器连接到第二电源（例如，Vddw），来实现单独的功率路由。然后所有其它外围的控制电路将被附接到第三电源（例如，Vddp）。

根据至少一个实施例，提供了字级的存储器功率门控。根据至少一个实施例，通过添加额外控制位到存储器阵列的每个子阵列（例如，每一个字、每一行、每一字线、每一位线、阵列的每一部分等等）而启用的字级功率门控技术为存储器阵列提供了细粒度的功率降低。根据至少一个实施例，给每个子阵列（例如，每一个字、每一行、每一字线、每一位线、阵列的每一部分，等等）提供门控晶体管。根据至少一个实施例，使功率门控电流尖峰（spike）被缓解。细粒度功率降低允许相应降低与存储器阵列的部分的激活或去激活相关联的电流，从而降低了与功率门控相关联的任何电流尖峰。根据至少一个实施例，能够实现动态存储器调整。例如，可以选择性地激活或去激活少量和/或变化量的存储器，不是简单地导通或关闭大量的存储器，来精确地调整存储器阵列的部分的功率和可访问性，甚至在随着时间持续进行的基础上进行所述调整。根据至少一个实施例，存储器功率消耗可以被降低，即使迄今为止在存储器功率降低受阻碍的存储器使用情形下，也可以降低存储器功耗。例如，在大块的存储器阵列中仅有少数的存储器字需要保持激活，则可以实现只有那些少数存储器字的激活，同时通过将大块存储器阵列的其余部分掉电来节省了存储器阵列的主要部分上的功率。

根据至少一个实施例，一种存储器功率降低方法包括：基于功率控制选择线的功率控制选择线状态控制功率控制存储器单元的功率控制存储器单元状态。根据至少一个实施例，所述功率控制存储器单元选择性地耦接到所述功率控制选择线。根据至少一个实施例，所述方法还包括：基于所述功率控制存储器单元状态门控至存储器阵列的子阵列的数据存储器单元的功率。根据至少一个实施例，所述方法还包括：基于所述功率控制存储器单元状态门控寻址线，以选择性地启用和禁用所述子阵列的寻址。根据至少一个实施例，所述门控所述寻址线的步骤还包括：还基于所述寻址线的寻址线状态门控所述寻址线。根据至少一个实施例，所述门控所述寻址线的步骤还包括：门控到用于所述寻址线的寻址线驱动器的功率。

根据至少一个实施例，所述功率控制选择线包括可寻址线。根据至少一个实施例，当通过断言寻址线来寻址所述子阵列的数据存储器单元时，通过断言所述寻址线来将所述功率控制存储器单元选择性地耦接到所述功率控制选择线。根据至少一个实施例，所述方法还包括：响应于第二功率控制存储器单元被选择性地耦接到所述功率控制选择线，基于所述功率控制选择线的第二功率控制选择线状态，控制所述第二功率控制存储器单元的第二功率控制存储器单元状态；其中所述功率控制选择线是所述功率控制存储器单元和所述第二功率控制存储器单元共用的位线。根据至少一个实施例，所述方法还包括：基于所述第二功率控制存储器单元状态门控到第二子阵列的第二数据存储器单元的功率。

根据至少一个实施例，所述寻址线是字线。根据至少一个实施例，所述功率控制选择线是控制位线。

根据至少一个实施例，一种装置包括：功率控制存储器单元、数据存储器单元功率开关、以及包括多个子阵列的存储器阵列，其中所述多个子阵列包括第一子阵列和其它子阵列，其中所述第一子阵列包括多个数据存储器单元。根据至少一个实施例，所述存储器单元功率开关耦接到所述功率控制存储器单元并且受所述功率控制存储器单元的功率控制存储器单元状态的控制。

根据至少一个实施例，所述装置还包括互补的位线，其耦接到所述功率控制存储器单元，其中所述功率控制存储器单元的所述功率控制存储器单元状态由所述互补的位线的位线状态设置。

根据至少一个实施例，控制至功率控制存储器单元的写入的寻址线由字线驱动器提供。根据至少一个实施例，所述寻址线是字线。根据至少一个实施例，所述功率控制存储器单元状态是基于控制位线的控制位线状态的。根据至少一个实施例，所述控制位线被选择性地耦接到所述功率控制存储器单元。

根据至少一个实施例，其它子阵列包括其它数据存储器单元。根据至少一个实施例，所述数据存储器单元功率开关不控制至其它数据存储器单元的功率。根据至少一个实施例，所述装置还包括寻址线驱动器。根据至少一个实施例，所述寻址线驱动器用于基于功率控制存储器单元状态选择性地驱动可禁用的寻址线。根据至少一个实施例，寻址线驱动器还用于基于寻址线的寻址线状态驱动可禁用的寻址线。根据至少一个实施例，所述可禁用的寻址线是字线驱动器的门控线。根据至少一个实施例，所述寻址线控制至所述功率控制存储器单元的写入。根据至少一个实施例，所述装置还包括耦接于寻址线驱动器用于门控到寻址线驱动器的功率的寻址线功率开关。根据至少一个实施例，寻址线功率开关用于允许寻址线驱动器选择性地禁用所述可禁用的寻址线。

根据至少一个实施例，一种装置包括：功率控制存储器单元、包括多个子阵列的存储器阵列，其中所述多个子阵列包括第一子阵列和其它阵列，其中所述第一子阵列包括多个数据存储器单元、寻址线驱动器、以及寻址线功率开关。根据至少一个实施例，所述寻址线驱动器用于接收寻址线和驱动可禁用的寻址线。根据至少一个实施例，所述可禁用的寻址线耦接到所述多个数据存储器单元。根据至少一个实施例，所述寻址线功率开关耦接到所述功率控制存储器单元，并耦接到所述寻址线驱动器，用于门控至所述寻址线驱动器的功率。根据至少一个实施例，所述寻址线功率开关用于允许所述寻址线驱动器选择性地禁用所述可禁用的寻址线。根据至少一个实施例，所述寻址线是字线。

根据至少一个实施例，所述其它子阵列包括其它数据存储器单元。根据至少一个实施例，所述可禁用的寻址线不耦接到所述其它数据存储器单元。根据至少一个实施例，基于所述功率控制存储器单元的功率控制存储器单元状态，所述寻址线驱动器选择性地驱动所述可禁用的寻址线。根据至少一个实施例，所述功率控制存储器单元状态是基于控制位线的控制位线状态的。根据至少一个实施例，所述控制位线选择性地耦接到所述功率控制存储器单元。根据至少一个实施例，所述寻址线驱动器还基于所述寻址线的寻址线状态选择性地驱动所述可禁用的寻址线。

根据至少一个实施例，所述装置还包括数据存储器单元功率开关，其耦接到并且受控于所述功率控制存储器单元状态。根据至少一个实施例，所述数据存储器单元功率开关耦接到并且控制所述多个数据存储器单元。

Claims (20)

1.一种方法，包括：

响应于功率控制存储器单元被选择性地耦接到功率控制选择线，基于所述功率控制选择线的功率控制选择线状态，控制所述功率控制存储器单元的功率控制存储器单元状态；以及

基于所述功率控制存储器单元状态门控至存储器阵列的子阵列的数据存储器单元的功率。

2.根据权利要求1所述的方法，其中所述功率控制选择线包括可寻址线。

3.根据权利要求2所述的方法，其中当通过地址线的断言来对所述子阵列的所述数据存储器单元进行寻址时，通过断言所述地址线来将所述功率控制存储器单元选择性地耦接于所述功率控制选择线。

4.根据权利要求1所述的方法，还包括：

响应于第二功率控制存储器单元被选择性地耦接于所述功率控制选择线，基于所述功率控制选择线的第二功率控制选择线状态控制所述第二功率控制存储器单元的第二功率控制存储器单元状态，其中所述功率控制选择线是所述功率控制存储器单元和所述第二功率控制存储器单元共用的位线；以及

基于所述第二功率控制存储器单元状态门控至所述存储器阵列的第二子阵列的第二数据存储器单元的功率。

5.根据权利要求1所述的方法，还包括：

基于所述功率控制存储器单元状态门控寻址线，以选择性地启用和禁用所述子阵列的寻址。

6.根据权利要求5所述的方法，其中所述门控所述寻址线的步骤还包括：

基于所述寻址线的寻址线状态门控所述寻址线。

7.根据权利要求5所述的方法，其中所述门控所述寻址线的步骤还包括：

门控到用于所述寻址线的寻址线驱动器的功率。

8.根据权利要求5所述的方法，其中所述寻址线是字线。

9.根据权利要求8所述的方法，其中所述功率控制选择线是控制位线。

10.一种装置，包括：

功率控制存储器单元；

数据存储器单元功率开关，耦接于所述功率控制存储器单元，并且受控于所述功率控制存储器单元的功率控制存储器单元状态；以及

存储器阵列，包括多个子阵列，其中所述多个子阵列包括第一子阵列和其它子阵列，其中所述第一子阵列包括多个数据存储器单元，其中所述数据存储器单元功率开关耦接到所述多个数据存储器单元并且控制至所述多个数据存储器单元的功率。

11.根据权利要求10所述的装置，还包括：

互补的位线，耦接于所述功率控制存储器单元，其中所述功率控制存储器单元的所述功率控制存储器单元状态由所述互补的位线的位线状态设置。

12.根据权利要求10所述的装置，其中所述其它子阵列包括其它数据存储器单元，其中所述数据存储器单元功率开关不控制至其它数据存储器单元的功率。

13.根据权利要求10所述的装置还包括：

寻址线驱动器，其基于所述功率控制存储器单元状态选择性地驱动可禁用的寻址线。

14.根据权利要求13所述的装置，其中所述寻址线驱动器还基于寻址线的寻址线状态驱动所述可禁用的寻址线。

15.根据权利要求14所述的装置，其中所述寻址线控制至所述功率控制存储器单元的写入。

16.根据权利要求13所述的装置，还包括：

寻址线功率开关，其耦接于所述寻址线驱动器以用于门控至所述寻址线驱动器的功率，以允许所述可寻址线驱动器选择性地禁用所述可禁用的寻址线。

17.根据权利要求13所述的装置，其中所述寻址线是字线。

18.根据权利要求13所述的装置，其中所述可禁用的寻址线是字线驱动器的被门控的线。

19.根据权利要求10所述的装置，其中控制至所述功率控制存储器单元的写入的寻址线由字线驱动器提供。

20.根据权利要求10所述的装置，其中所述功率控制存储器单元状态是基于控制位线的控制位线状态的，其中所述控制位线被选择性地耦接到所述功率控制存储器单元。

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