CN113205845A - 电力控制系统 - Google Patents

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Abstract

一种存储器器件，包含存储单元阵列以及可操作地耦合到存储阵列的多个外围电路。电力控制电路可配置成单独地控制对多个外围电路和存储单元阵列中的每一个的电力施加。跨不同电力域插入开关器件以针对连接到不同电力域的外围电路实现相同顺序唤醒路径可减小峰值电流。

Description

电力控制系统
技术领域
在本发明的实施例中阐述的技术大体来说涉及存储器，且更具体来说，涉及电力控制系统。
背景技术
静态随机存取存储器(Static random-access memory；SRAM)为使用双稳态锁存电路系统以将每一位存储在存储阵列中的一种半导体存储器。SRAM维持在存储阵列中的数据而不需要在供电时刷新，但仍为易失性的，以使得数据在存储器未供电时最终丢失。通常对存储阵列实施电源门控和电压保持技术以减小电力消耗。举例来说，电源栅极可用于在深度睡眠模式下断开存储器外围项目，且在关闭模式下断开外围项目和存储阵列。
发明内容
本发明实施例提供一种电力控制系统，包括：电源轨，配置成接收电源电压信号；第一头端电路，连接到所述电源轨且具有配置成在第一电力域中提供第一输出电压信号的第一输出端；第二头端电路，连接到所述电源轨且具有配置成在第二电力域中提供第二输出电压信号的第二输出端；以及控制开关，连接于所述第一头端电路与所述第二头端电路之间且配置成选择性地使所述第一输出端和所述第二输出端互连。
本发明实施例提供一种存储系统，包括：存储单元阵列；第一多个外围电路，连接到所述存储单元阵列；第二多个外围电路，连接到所述存储单元阵列；电源轨，配置成接收电源电压信号；第一电力控制单元，包含：第一头端电路，连接到所述电源轨，且具有连接到所述第一多个外围电路以在第一电力域中提供第一输出电压信号的第一输出端；以及第二头端电路，连接到所述电源轨，且具有连接到所述第二多个外围电路以在第二电力域中提供第二输出电压信号的第二输出端；第二电力控制单元，包含：第三头端电路，连接到所述电源轨，且具有连接到第三多个外围电路以在第三电力域中提供第三输出电压信号的第三输出端；以及所述第二头端电路，连接到所述电源轨，且具有连接到所述第二多个外围电路以在所述第二电力域中提供所述第二输出电压信号的所述第二输出端；第一控制开关，连接于所述第一头端电路与所述第二头端电路之间且配置成选择性地使所述第一输出端和所述第二输出端互连；以及第二控制开关，连接于所述第二头端电路与所述第三头端电路之间且配置成选择性地使所述第二输出端和所述第三输出端互连。
本发明实施例提供一种减小峰值电流的方法，包括：提供存储阵列；提供连接到所述存储阵列的第一多个外围电路；提供连接到所述存储阵列的第二多个外围电路；提供具有第一输出端的第一头端电路，其中所述第一头端电路连接到电源轨且所述第一输出端连接到所述第一多个外围电路；提供具有第二输出端的第二头端电路，其中所述第二头端电路连接到所述电源轨且所述第二输出端连接到所述第二多个外围电路；响应于睡眠模式命令，断开所述第一头端电路以使所述第一多个外围电路与所述电源轨断开连接；响应于所述睡眠模式命令，断开所述第二头端电路以使所述第二多个外围电路与所述电源轨断开连接；响应于唤醒模式命令，接通所述第一头端电路以将所述第一多个外围电路连接到第一电力域中的第一供电电压；以及响应于所述唤醒模式命令使所述第一头端电路的所述第一输出端和所述第二头端电路的所述第二输出端互连，以在不接通所述第二头端电路的情况下向所述第二多个外围电路供应所述第一供电电压。
附图说明
图1是示出根据一些实施例的实例存储器器件100的框图。
图2示出包含用以减小唤醒模式峰值电流的电路系统的实例存储器器件200的框图。
图3是示出根据一些实施例的用于不同电力域上的存储器的唤醒路径的实施的实例电路图300。
图4是示出用于在唤醒模式期间减小峰值电流的实例方法的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例以简化本公开。当然，这些仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含可在第一特征与第二特征之间形成额外特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
另外，为易于描述，本文中可使用例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语来描述如图式中所示出的一个元件或特征与另一(些)元件或特征的关系。除图式中所描绘的定向外，空间相对术语意图涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词可同样相应地进行解释。
例如静态随机存取存储器(SRAM)器件的一些存储器架构具有两种电力管理模式。在关闭模式下，断开存储器器件的存储阵列(信息存储于其中)以及存储阵列外围的电路以节约电力。在有必要维持由存储器器件存储的数据的情况下，可使用在维持所存储信息的同时节约电力的深度睡眠电力管理模式。在深度睡眠模式下，在断开例如输入/输出(input/output；IO)电路和其它控制电路的存储器外围的器件或电路的同时，维持存储阵列的电力。
电源栅极用于在深度睡眠模式期间断开外围器件，且还用于在关闭模式期间断开外围项目和存储阵列。当存储器退出关闭模式时，电源栅极用于升高存储器器件的内部供电电压，此可引起较大唤醒涌入电流。
电源门控是通过关闭未使用电路块的电流来减小电力消耗的集成电路设计技术。通常，可使用低泄漏PMOS晶体管作为头端开关来实施电源门控，以在待机或睡眠模式下关闭对设计部分的供电。在其它实例中，NMOS脚端开关也可用作睡眠晶体管。电源门控帮助减小待机或泄漏电力。然而，电源门控可影响架构设计且可能由于用于布线的金属轨迹而导致面积增加。
在一些实例中，SRAM存储器器件包含用于减小功率消耗的多个电力域。然而，传统上，需要通过不同顺序路径唤醒不同电力域来减小峰值电流。单独的路径引起由面积增加和金属轨迹布线所导致的设计复杂性。
在一些实例中，所公开解决方案包含跨不同电力域插入例如传递栅极PMOS器件的开关，以针对连接到不同电力域的电路块实现相同顺序唤醒路径从而减小峰值电流。
图1是示出根据一些实施例的实例存储器器件100的框图。存储器器件100可为例如静态随机存取存储器(SRAM)器件的随机存取存储器，或例如动态随机存取存储器(dynamic random-access memory；DRAM)器件的另一类型的存储器器件。如图1中所示，存储器器件100在其它电路中包含至少一个存储阵列102以及包含多个I/O单元(cell)104a、104b、104c、…104n的输入/输出单元(unit)104(I/O单元)。可使用在下文中可称为VDD的电源106为输入/输出单元104供电。
存储阵列102可包含以行和列的矩阵布置的多个存储单元(也称为位单元)。存储阵列102的存储单元中的每一个可操作以存储一个信息位。举例来说，在一些SRAM实施中，每一存储单元使用连接于上参考电位与下参考电位(通常接地)之间的六个晶体管，以使得两个存储节点中的一个可由待存储的信息占用，其中互补信息存储在另一存储节点处。其它存储单元布置在本公开的范围内。
存储阵列102可包含多个字线和多个位线对。存储阵列102的每一存储单元可连接到字线和位线对。字线可操作以激活对连接到字线的一行的存储单元的访问。位线对用于访问由字线激活的存储单元中存储或待存储的信息。尽管为便于论述，示出存储器器件100仅包含一个存储阵列102，但存储器器件100可包含多个存储阵列102。
I/O单元104控制数据、地址以及控制信号流入及流出存储阵列102。在一些实例中，I/O单元104包含多个I/O单元，所述多个I/O单元可各自配置成连接到可使用不同电力域偏置的多个外围电路。外围电路可包含提供与存储阵列102相关联的存储器器件100的各种功能的电路。外围电路的实例可包含字线驱动器。其它类型的外围电路也是可能的。
在一些实例中，在存储阵列102的操作期间，多个外围电路的子集可需要在不同时间或以不同功率电平断电和唤醒。因此，需要类似偏置的外围电路的子集连接到同一电力域。通常，存储器器件100包含需要多个电力域的多个外围电路，其中可使用一个电力域为多个外围电路的一子集供电，而可使用不同电力域为外围电路的另一子集供电。
图2示出包含用以减小唤醒模式峰值电流的电路系统的实例存储器器件200的框图。在一些实例中，包含于I/O单元104内的各I/O单元(104a、104b、…104n)配置成连接到包含外围电路A1 202、外围电路A2 204以及外围电路B 206的外围电路的多个子集。尽管实例200中仅公开外围电路的三个不同子集，但外围电路的多个其它子集也是可能的。外围电路的每一子集可由对应电力域供电。举例来说，可使用电力域A1为外围电路A1 202供电，可使用电力域A2为外围电路A2 204供电，可使用电力域B为外围电路B 206供电等。
在一些实例中，存储器器件200可包含不同电力管理模式，所述模式包含关闭模式、睡眠模式以及唤醒模式。在关闭模式下，切断存储阵列102以及存储阵列102外围的电路(202、204、206)以节约电力。然而，在存储阵列102的操作期间，不同外围电路(202、204、206)可需要在不同时间切换到唤醒模式。
在一些实例中，存储器电力管理模式可使用头端电路208，包含头端A1208、头端A2210以及头端B 212以节省来自不同电力域的断电电流。举例来说，低泄漏PMOS晶体管可实施为头端开关，以按需要接通和关闭控制不同外围电路202、204、206的不同电力域。实施头端电路208的其它方式也是可能的。
在一些实例中，当用于为大量外围电路供电的电力域(例如为外围电路B 206供电的电力域B)从睡眠模式切换到唤醒模式时，因为所有外围电路B206同时接通，所以峰值唤醒电流可较大。跨不同电力域插入唤醒路径开关器件214以实现相同顺序唤醒路径的一个公开的解决方案通过逐步接通外围电路B 206的部分而不是同时将其全部接通来减小峰值唤醒电流。在所公开的实例中，唤醒路径开关器件214可为传递栅极PMOS器件。唤醒路径开关器件214的其它实施也是可能的。
在没有所公开的包含唤醒路径开关器件214的解决方案的情况下，可通过接通头端A1 208将外围电路A1 202切换到唤醒模式，可通过接通头端A2210将外围电路A2 204切换到唤醒模式，以及可通过接通头端B 212将外围电路B 206切换到唤醒模式。当外围电路的特定子集广泛地在存储器器件200内实施时(例如所公开实例中的外围电路B 206)，接通控制外围电路(外围电路B 206)的特定子集的头端电路(所公开实例中的头端B 212)引起电流的突然猛增。然而，如果外围电路B 206的子集切换到唤醒模式，那么峰值唤醒电流可减少。
一种减小峰值唤醒电流的方法可包含使外围电路B 206的子集连接到单独的电力域，及使用控制逻辑来将外围电路B 206的子集延时切换到唤醒模式。然而，此实施可需要额外金属布线及实施额外控制逻辑，此可最终导致面积和电力消耗增加。所公开的跨不同电力域实施唤醒路径开关器件214的实例可允许在例如电力域A1或电力域A2的不同电力域切换到唤醒模式时将外围电路B 206的子集切换到唤醒模式。关于图3进一步描述唤醒模式开关器件214的实施和功能。
图3是示出根据一些实施例的用于不同电力域上的存储器的唤醒路径的实施的实例电路图300。在所公开的电路图300中，I/O单元104a、I/O单元104b、…I/O单元104n中的每一个连接到VDD电源106，所述VDD电源106可用于配置电力域VDDHD_DR和电力域VDDHD_DR_NAP。尽管关于图3仅公开两个电力域，但其它电力域也是可能的。
在一些实例中，I/O单元104a包含：头端电路302，可接通以配置电力域VDDHD_DR；以及头端电路306，可接通以配置电力域VDDHD_DR_NAP。在一些实例中，I/O单元104b包含：头端电路304，也可接通以配置电力域VDDHD_DR；以及头端电路306，可接通以配置电力域VDDHD_DR_NAP。可使用PMOS晶体管实施头端电路302、头端电路304以及头端电路306。
举例来说，在所公开的实施中，PMOS晶体管302可配置有连接到VDD电源106的源极端和连接到SD_1信号的栅极端。在偏置PMOS晶体管302以使得SD_1信号拉低之后，可接通PMOS晶体管302且将PMOS晶体管302的漏极端配置成连接到外围电路A1 202的VDDHD_DR电力域。PMOS晶体管306可配置有连接到VDD电源106的源极端、连接到SDX信号的栅极端。在偏置PMOS晶体管306以使得SDX信号拉低之后，可接通PMOS晶体管306且将PMOS晶体管306的漏极端配置成连接到外围电路B 206的VDDHD_DR_NAP电力域。类似地，在所公开的I/O单元104b的实施中，可以类似于用偏置PMOS晶体管304的SD_2信号和偏置PMOS晶体管306的SDX信号的方式来连接PMOS晶体管304和PMOS晶体管306，以分别配置外围电路A2 204和外围电路B 206。
在一些实例中，每一I/O单元104配置成连接到外围电路B 206以使得同时接通所有外围电路B 206可引起VDD电流的较大猛增。如关于图2所描述，为减小峰值唤醒电流，可实施唤醒路径开关器件214以逐步唤醒外围电路B 206的子集而不是同时唤醒所有外围电路B 206。
在一些实例中，可使用传递栅极PMOS器件308实施唤醒路径开关器件214。举例来说，传递栅极PMOS器件308的源极端可连接到可配置成传递VDDHD_DR电力域的PMOS晶体管302或PMOS晶体管304的漏极端。传递栅极PMOS器件308的漏极端可连接到可配置成传递VDDHD_DR_NAP电力域的PMOS晶体管306的漏极端。NAPSEL信号可连接到反相器对310、312的输入和所述反相器对的输出，NAPSELD连接到传递栅极PMOS器件308的栅极端，且配置成根据是否启用到外围电路B 206的顺序唤醒路径来偏置传递栅极PMOS 308以接通或断开。
举例来说，最初当外围电路202、外围电路204以及外围电路206配置为在睡眠模式下时，与头端电路302、头端电路304以及头端电路306相关联的PMOS晶体管设置为逻辑高值。在确定外围电路A1 202将切换到唤醒模式之后，通过将SD_1信号偏置为逻辑低值来接通头端电路302。作为响应，连接到电力域VDDHD_DR的外围电路A1 202可切换到唤醒模式。
在所公开的实例中，外围电路B 206配置成在外围电路A1 202配置成处于唤醒模式之后的时刻切换到唤醒模式。因此，在外围电路A1配置成处于唤醒模式的同时，实施的传递栅极PMOS器件308可用于将外围电路B 206的至少一子集切换到唤醒模式。举例来说，NAPSEL信号可设置为0或逻辑低值，且对应NAPSELD信号设定为逻辑低信号。连接到传递栅极PMOS器件308的栅极端的NAPSELD信号接通传递栅极PMOS器件308，以使得连续连接到外围电路A1 202的唤醒路径的外围电路B 206的子集可切换到唤醒模式，即使头端电路306未接通也如此。
类似地，可通过将头端电路304配置成通过将SD_2信号偏置到逻辑低值而接通来将外围电路B 206的另一子集切换到唤醒模式。在存储器器件200包含额外外围电路的其它实例中，在不偏置头端电路306以接通的情况下，外围电路B 206的其它子集也可切换到唤醒模式。因此，当头端电路306配置成通过将SDX信号偏置为逻辑低值而接通时，外围电路B206的子集可已经在唤醒模式下操作，且可不引起电流的突然猛增，因为所有外围电路B206同时切换到唤醒模式而不需要额外金属布线或额外控制逻辑。
图4是示出用于在唤醒模式期间减小存储器器件中的峰值电流的实例方法400的流程图。举例来说，在块402至块410中绘示的第一操作处，提供例如存储器器件200的存储器器件。在一些实例中，在操作402处，提供例如存储阵列102的存储阵列。在一些实例中，在操作404处，提供例如外围电路A1 202的第一多个外围电路。第一多个外围电路连接到存储阵列102且配置成支撑存储阵列102的操作。在一些实例中，在操作406处，提供例如外围电路B 206的第二多个外围电路。第二多个外围电路连接到存储阵列102且还配置成支撑存储阵列102的操作。
在一些实例中，在操作408处，提供例如头端电路A1 208的第一头端电路。第一头端电路包含至少两个端，其中一个端连接到例如电源106的电源轨，且为第一头端电路的输出端的另一端连接到第一多个外围电路。第一头端电路配置成在第一电力域中向第一多个外围电路供应电源电压。
在一些实例中，在操作410处，提供例如头端电路B 212的第二头端电路。第二头端电路包含至少两个端，其中一个端连接到例如电源106的电源轨，且为第二头端电路的输出端的另一端连接到第二多个外围电路。第二头端电路配置成在第二电力域中向第二多个外围电路供应电源电压。
在一些实例中，在操作412处，响应于睡眠模式命令，第一头端电路可配置成使第一多个外围电路与电源轨断开连接。类似地，在操作414处，响应于接收睡眠模式命令，第二头端电路可配置成使第二多个外围电路与电源轨断开连接。举例来说，如果使用PMOS晶体管器件来实施来自操作412和操作414的所公开的第一头端电路和第二头端电路(类似于图3中描述的使用PMOS晶体管302和PMOS晶体管306的实施)，那么可通过控制PMOS晶体管的栅极电压来断开头端电路。当实施的PMOS晶体管的栅极电压变为逻辑高值时，断开PMOS晶体管且可断开第一多个外围电路和第二多个外围电路。其它实施也是可能的。
在一些实例中，在操作416处，响应于唤醒命令，第一头端电路可配置成将第一多个外围电路连接到电源轨。在一些实例中，第二头端电路仍可配置为使得第二多个外围电路可与电源轨断开连接。
在一些实例中，在操作418处，进一步响应于唤醒命令，第一头端电路的输出端和第二头端电路的输出端可与开关器件互连。因此，选择接通与第一头端器件和第二头端器件的输出端互连的开关允许第二多个外围电路通电，而不必接通第二头端开关。在第二多个外围电路由单个控制信号广泛地实施和控制的存储器器件中，所公开的配置允许第二多个外围电路的子集偶尔接通。不同时接通所有实施的第二多个外围电路减小存储器器件经历的峰值电流。
本公开因此包含电力控制系统的实施例，所述电力控制系统包含：电源轨，配置成接收电源电压信号；第一头端电路，连接到电源轨且具有配置成在第一电力域中提供第一输出电压信号的第一输出端；第二头端电路，连接到电源轨且具有配置成在第二电力域中提供第二输出电压信号的第二输出端；以及控制开关，连接于第一头端电路与第二头端电路之间且配置成选择性地使第一输出端和第二输出端互连。
在相关实施例中，所述第一头端电路包含具有源极端、漏极端以及栅极端的第一PMOS晶体管，其中所述栅极端配置成接收第一头端控制信号，所述第一头端控制信号选择性地受控制以在唤醒模式期间接通所述第一头端电路以及在睡眠模式期间断开所述第一头端电路。
在相关实施例中，所述第一PMOS晶体管的所述漏极端配置为所述第一输出端。
在相关实施例中，所述第二头端电路包含具有源极端、漏极端以及栅极端的第二PMOS晶体管，其中所述栅极端配置成接收第二头端控制信号，所述第二头端控制信号选择性地受控制以在唤醒模式期间接通所述第二头端电路以及在睡眠模式期间断开所述第二头端电路。
在相关实施例中，所述第二PMOS晶体管的所述漏极端配置为所述第二输出端。
在相关实施例中，所述控制开关包含具有源极端、漏极端以及栅极端的第三PMOS晶体管，其中所述源极端连接到所述第一输出端，所述漏极端连接到所述第二输出端且所述栅极端配置成接收开关控制信号。
在相关实施例中，所述开关控制信号配置成选择性地使所述第三PMOS晶体管：在所述第一输出端与所述第二输出端之间形成电连接，或断开所述第一输出端与所述第二输出端之间的所述电连接。
在相关实施例中，所述第一电力域配置成向至少第一外围电路供电，且所述第二电力域配置成向至少第二外围电路供电。
在相关实施例中，所述第一外围电路和所述第二外围电路包含在存储阵列外围的电路。
在相关实施例中，在所述存储阵列外围的电路包含：字线驱动器、解码器以及读出放大器。
在相关实施例中，所述存储阵列为SRAM存储阵列。
根据其它实施例，一种存储系统包含：存储单元阵列；第一多个外围电路，连接到存储单元阵列；第二多个外围电路，连接到存储单元阵列；电源轨，配置成接收电源电压信号；第一电力控制单元以及第二电力控制单元。第一电力控制单元包含：第一头端电路，连接到电源轨且具有连接到第一多个外围电路以在第一电力域中提供第一输出电压信号的第一输出端；以及第二头端电路，连接到电源轨且具有连接到第二多个外围电路以在第二电力域中提供第二输出电压信号的第二输出端。第二电力控制单元包含：第三头端电路，连接到电源轨且具有连接到第三多个外围电路以在第三电力域中提供第三输出电压信号的第三输出端；以及第二头端电路，连接到电源轨且具有连接到第二多个外围电路以在第二电力域中提供第二输出电压信号的第二输出端。存储系统更包含：第一控制开关，连接于第一头端电路与第二头端电路之间且配置成选择性地使第一输出端和第二输出端互连；以及第二控制开关，连接于第二头端电路与第三头端电路之间且配置成选择性地使第二输出端和第三输出端互连。
在相关实施例中，所述第一头端电路包含具有源极端、漏极端以及栅极端的PMOS晶体管，其中所述栅极端配置成接收第一头端控制信号，所述第一头端控制信号选择性地受控制以在唤醒模式期间接通所述第一头端电路以及在睡眠模式期间断开所述第一头端电路。
在相关实施例中，所述第二头端电路包含具有源极端、漏极端以及栅极端的PMOS晶体管，其中所述栅极端配置成接收第二头端控制信号，所述第二头端控制信号选择性地受控制以在唤醒模式期间接通所述第二头端电路以及在睡眠模式期间断开所述第二头端电路。
在相关实施例中，所述第一控制开关包含具有源极端、漏极端以及栅极端的PMOS晶体管，其中所述源极端连接到所述第一输出端，所述漏极端连接到所述第二输出端且所述栅极端配置成接收第一开关控制信号，所述第一开关控制信号配置成选择性地使所述PMOS晶体管：在所述第一输出端与所述第二输出端之间形成电连接或断开所述第一输出端与所述第二输出端之间的所述电连接。
在相关实施例中，所述第二控制开关包含具有源极端、漏极端以及栅极端的PMOS晶体管，其中所述源极端连接到所述第二输出端，所述漏极端连接到所述第三输出端且所述栅极端配置成接收第二开关控制信号，所述第二开关控制信号配置成选择性地使所述PMOS晶体管：在所述第二输出端与所述第三输出端之间形成电连接或断开所述第二输出端与所述第三输出端之间的所述电连接。
在相关实施例中，所述存储单元阵列为SRAM存储阵列。
根据又其它实施例，一种在唤醒模式期间减小存储器器件中的峰值电流的方法包含提供：存储阵列；连接到存储阵列的第一多个外围电路；连接到存储阵列的第二多个外围电路；具有第一输出端的第一头端电路，其中第一头端电路连接到电源轨且第一输出端连接到第一多个外围电路；具有第二输出端的第二头端电路，其中第二头端电路连接到电源轨且第二输出端连接到第二多个外围电路。通过响应于睡眠模式命令断开第一头端电路以使第一多个外围电路与电源轨断开连接及响应于睡眠模式命令断开第二头端电路以使第二多个外围电路与电源轨断开连接来操作存储器器件。通过响应于唤醒模式命令接通第一头端电路以将第一多个外围电路连接到第一电力域中的第一供电电压及响应于唤醒模式命令使第一头端电路的第一输出端和第二头端电路的第二输出端互连以在不接通第二头端电路的情况下向第二多个外围电路供应第一供电电压来进一步操作存储器器件。
在相关实施例中，使用具有源极端、漏极端以及栅极端的PMOS晶体管器件使所述第一头端电路的所述第一输出端和所述第二头端电路的所述第二输出端互连，其中所述PMOS晶体管器件的所述源极端连接到所述第一头端电路的所述第一输出端，所述PMOS晶体管器件的所述漏极端连接到所述第二头端电路的所述第二输出端，且其中所述方法更包括：向所述PMOS晶体管器件的所述栅极端施加开关控制信号。
在相关实施例中，所述开关控制信号配置成选择性地使所述PMOS晶体管器件在所述第一头端电路的所述第一输出端与所述第二头端电路的所述第二输出端之间形成电连接或断开所述第一头端电路的所述第一输出端与所述第二头端电路的所述第二输出端之间的所述电连接。
本公开概述各种实施例以使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可易于使用本公开作为设计或修改用于进行本文中所介绍的实施例的相同目的和/或实现相同优点的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且他们可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (1)

1.一种电力控制系统，包括：
电源轨，配置成接收电源电压信号；
第一头端电路，连接到所述电源轨且具有配置成在第一电力域中提供第一输出电压信号的第一输出端；
第二头端电路，连接到所述电源轨且具有配置成在第二电力域中提供第二输出电压信号的第二输出端；以及
控制开关，连接于所述第一头端电路与所述第二头端电路之间且配置成选择性地使所述第一输出端和所述第二输出端互连。
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