TWI760136B - 用於功率效率驅動電路之裝置及方法 - Google Patents

用於功率效率驅動電路之裝置及方法 Download PDF

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Abstract

本發明揭示一種裝置。該裝置包括一驅動電路，該驅動電路經組態以基於一或多個啟用信號，在一第一操作模式中將一第一供應電壓選擇性地提供至一輸出節點且在一第二操作模式中將一第二供應電壓選擇性地提供至該輸出節點。

Description

用於功率效率驅動電路之裝置及方法
積體電路通常包含用於與額外電路通信之數個輸入/輸出(I/O)接針。舉例而言，諸如一動態隨機存取記憶體(DRAM)之一積體記憶體器件包含在I/O接針處用於與一外部系統或處理器之雙向資料通信之輸出節點。積體電路亦通常包含用於在耦合至I/O接針之介面匯流排上驅動信號之一或多個驅動電路。驅動電路將一供應電壓選擇性地耦合至一輸出節點以在耦合至輸出節點之介面匯流排上驅動一輸出信號。隨著時脈速度增大，亦期望更快速地提供輸出信號以匹配時脈速度之增大。增大供應電壓係增大傳輸速度之一個方式，但此導致功率消耗之一非所要增大。
根據本發明之一實施例之一例示性裝置可包含：一驅動電路，其可基於一或多個啟用信號，在一第一操作模式中將一第一供應電壓選擇性地提供至一輸出節點且可進一步在一第二操作模式中將一第二供應電壓選擇性地提供至該輸出節點。
根據本發明之一實施例之另一例示性裝置可包含：一驅動電路，其可基於一或多個啟用信號使用一第一供應電壓或一第二供應電壓驅動一輸 出信號；及一信號模式電路，其可基於一記憶體之一操作速度提供該一或多個啟用信號。
根據本發明之一實施例之一例示性方法可包含：在一驅動電路處接收具有一第一值之一或多個啟用信號；回應於接收具有該第一值之該一或多個啟用信號，使用耦合至一第一供應電壓之一第一組上拉驅動接腳驅動一輸出信號；在該驅動電路處接收具有一第二值之一或多個啟用信號；及回應於接收具有該第二值之該一或多個啟用信號，使用耦合至一第二供應電壓之一第二組上拉驅動接腳驅動該輸出信號，其中該第二供應電壓不同於該第一供應電壓。
100:裝置
102:驅動電路
104:信號模式電路
106:輸出節點
200:記憶體器件
202:驅動電路
204:信號模式電路
206:輸出節點
208:記憶體陣列
210:串列器電路
402:驅動電路
404:上拉驅動接腳
406:上拉驅動接腳
408:下拉驅動接腳
410:上拉N通道場效電晶體(NFET)
412:上拉P通道場效電晶體(PFET)
414:下拉N通道場效電晶體(NFET)
416:上拉P通道場效電晶體(PFET)之第一子集
418:上拉P通道場效電晶體(PFET)之第二子集
502:驅動電路
504:上拉驅動接腳
506:上拉驅動接腳
508:下拉驅動接腳
510:上拉P通道場效電晶體(PFET)
512:上拉P通道場效電晶體(PFET)
514:下拉N通道場效電晶體(NFET)
516:上拉接腳電晶體
518:上拉電晶體之第一子集
520:上拉電晶體之第二子集
602:驅動電路
604:上拉驅動接腳
606:上拉驅動接腳
608:下拉驅動接腳
610:上拉N通道場效電晶體(NFET)
612:上拉P通道場效電晶體(PFET)
614:下拉N通道場效電晶體(NFET)
616:上拉P通道場效電晶體(PFET)之第一子集
618:上拉P通道場效電晶體(PFET)之第二子集
702:驅動電路
704:第一上拉驅動接腳
706:第二上拉驅動接腳
708:下拉驅動接腳
710:上拉N通道場效電晶體(NFET)
712:上拉P通道場效電晶體(PFET)
714:下拉N通道場效電晶體(NFET)
716:開關
718:開關
720:開關
722:節點
800:記憶體
802:記憶體單元陣列
806:命令解碼器
808:命令匯流排
810:位址鎖存器
820:位址匯流排
822:列位址解碼器
824:字線驅動器
828:行位址解碼器
830:讀取/寫入電路
834:輸出資料緩衝器
836:驅動電路
840:輸入-輸出資料路徑
844:輸入資料緩衝器
圖1係根據本發明之一實施例之包含一驅動電路之一裝置之一方塊圖。
圖2係根據本發明之一實施例之包含一驅動電路之一記憶體器件之一方塊圖。
圖3A係描繪根據本發明之一實施例之具有一二進位信號之一輸出信號之一圖表。
圖3B係描繪根據本發明之一實施例之具有一多位準信號之一輸出信號之一圖表。
圖4係根據本發明之一實施例之一驅動電路之一示意圖。
圖5係根據本發明之一實施例之一驅動電路之一示意圖。
圖6係根據本發明之一實施例之一驅動電路之一示意圖。
圖7係根據本發明之一實施例之具有串聯開關之一驅動電路之一示意圖。
圖8係根據本發明之一實施例之一記憶體之一方塊圖。
下文闡述特定細節以提供本發明之實施例之一充分理解。然而，熟習此項技術者將明白，可在無此等特定細節之情況下實踐本發明之實施例。再者，本文中描述之本發明之特定實施例係藉由實例提供且不應用於將本發明之範疇限於此等特定實施例。在其他例項中，未詳細展示眾所周知的電路、控制信號、時序協定及軟體操作以避免不必要地使本發明不清楚。
本文中揭示之實施例係關於用於藉由使用一單一驅動電路而運用不同供應電壓選擇性地驅動一輸出信號而改良功率效率之驅動電路。選擇可係基於一記憶體器件之所要操作速度。舉例而言，當記憶體按一較低速度操作時，驅動電路可將一較低供應電壓選擇性地耦合至一輸出終端以驅動輸出信號。當記憶體按一較高速度操作時，驅動電路可將一較高供應電壓選擇性地耦合至輸出終端以驅動輸出信號。藉由基於記憶體器件之操作速度將輸出終端選擇性地耦合至一較低或較高供應電壓，可僅藉由在需要時以較高供應電壓操作而改良功率效率。
圖1係根據本發明之一實施例之包含一驅動電路102之一裝置(大體標示為100)之一方塊圖。除了驅動電路102之外，裝置100亦包含一信號模式電路104及一輸出節點106。裝置100可係單一積體電路晶片(或單一半導體晶粒)之一部分，使得輸出節點106可充當單一積體電路晶片(或單一半導體晶粒)之一I/O接針以與諸如處理器或控制器之一外部系統通信。
驅動電路102將不同供應電壓選擇性地耦合至輸出節點106。驅動電路102可耦合至輸出節點106及信號模式電路104。驅動電路102可耦合至 經組態以提供一第一供應電壓VDDQ1之一第一電壓源且耦合至經組態以提供一第二供應電壓VDDQ2之一第二電壓源。第一供應電壓VDDQ1及第二供應電壓VDDQ2可提供不同電壓位準。舉例而言，第一供應電壓VDDQ1可提供低於第二供應電壓VDDQ2之一電壓。在一項實施例中，第一供應電壓VDDQ1可提供
Figure 110108246-A0305-02-0005-1
0.6V之一電壓，且第二供應電壓VDDQ2可提供
Figure 110108246-A0305-02-0005-2
0.9V之一電壓。然而，在各項實施例中亦可使用其他電壓位準。驅動電路102亦可耦合至接地或小於第一電壓供應及第二電壓供應之可充當一參考電壓或一第三供應電壓之一第三電壓供應。驅動電路102可包含平行驅動接腳組(圖1中未展示)，該等平行驅動接腳組各經組態以接收啟用信號EN1至EN3之一者且基於啟用信號EN1至EN3將第一供應電壓VDDQ1、第二供應電壓VDDQ2或接地選擇性地耦合至輸出節點106以提供OUTPUT信號。
信號模式電路104提供用於將第一供應電壓VDDQ1、第二供應電壓VDDQ2及接地之哪一者耦合至輸出節點106以提供OUTPUT信號之啟用信號EN1至EN3。信號模式電路104可經組態以接收一第一資料信號LO_SPD_DATA、一第二資料信號HI_SPD_DATA及一SIGNAL_MODE信號。基於SIGNAL_MODE信號之值，信號模式電路104自第一資料信號LO_SPD_DATA及第二資料信號HI_SPD_DATA導出啟用信號EN1至EN3且將啟用信號EN1至EN3提供至驅動電路102。在各項實施例中，各啟用信號EN1至EN3可經組態以藉由將第一供應電壓VDDQ1、第二供應電壓VDDQ2及接地之一者耦合至輸出節點106而選擇性地啟用/停用該一者。舉例而言，啟用信號EN1可經組態以將第一供應電壓VDDQ1選擇性地耦合至輸出節點106。啟用信號EN2可經組態以將第二供應電壓VDDQ2選擇性地耦合至輸出節點106。啟用信號EN3可經組態以將接地選擇性地耦合至輸出 節點106。
在各項實施例中，SIGNAL_MODE信號係基於與驅動電路102相關聯之電路、區塊、模組等內之資源使用。舉例而言，驅動電路102可包含於經組態以驅動來自一記憶體器件(未展示)之一OUTPUT信號之記憶體器件中。在此等實施例中，SIGNAL_MODE信號可指示記憶體器件之操作速度及/或頻寬要求。當操作速度/頻寬要求相對低時，SIGNAL_MODE信號可具有一第一值。當操作速度/頻寬要求相對高時，SIGNAL_MODE信號可具有一第二值。基於SIGNAL_MODE信號是否具有第一值或第二值，信號模式電路104可提供啟用信號EN1至EN3以基於第一供應電壓VDDQ1或第二供應電壓VDDQ2驅動OUTPUT信號。舉例而言，當SIGNAL_MODE信號具有指示低操作速度/頻寬要求之第一值時，信號模式電路104可提供具有使得驅動電路102藉由將第一供應電壓VDDQ1(例如，較低供應電壓)選擇性地耦合至輸出節點106而提供OUTPUT信號之值之啟用信號EN1至EN3。替代地，當SIGNAL_MODE信號具有指示高操作速度/頻寬要求之第二值時，信號模式電路104提供具有使得驅動電路102藉由將第二供應電壓VDDQ2(例如，較高供應電壓)選擇性地耦合至輸出節點106而提供OUTPUT信號之值之啟用信號EN1至EN3。
第一資料信號LO_SPD_DATA及第二資料信號HI_SPD_DATA可含有使用不同線碼編碼之相同資料。一線碼係經選取用於沿著一線傳輸一數位信號之一碼。舉例而言，可使用一二進位不歸零(NRZ)碼(諸如NRZ位準、NRZ反相、NRZ標記或NRZ空間)傳輸第一資料信號LO_SPD_DATA。由於NRZ碼係二進位的，故每一資料窗傳達一個位元。資料窗表示在其期間傳輸一或多個資料位元之一取樣週期，其由一電壓位 準表示。可使用諸如脈衝-振幅調變(PAM)之一多位準信號(MLS)傳輸第二資料信號HI_SPD_DATA。在MLS編碼中，多個位元(例如，2個位元)被編碼在一起且由一單一電壓位準表示，從而容許在一單一資料窗中傳輸更多資訊。雖然MLS編碼增大資料傳送之頻寬，但其通常增大輸出驅動電路處之功率消耗，此係因為必須提供更高電壓以產生信號之多個位準。在各項實施例中，第一資料信號LO_SPD_DATA及第二資料信號HI_SPD_DATA可係自一記憶體陣列(未展示)接收之讀取資料。
圖2係根據本發明之一實施例之包含一驅動電路202之一記憶體器件(大體標示為200)之一方塊圖。記憶體器件200進一步包含一信號模式電路204、一輸出節點206、一記憶體陣列208及一串列器電路210。驅動電路202、信號模式電路204及輸出節點206可與上文關於圖1論述之驅動電路102、信號模式電路104及輸出節點106實質上相同。
記憶體陣列208包含經組態以儲存且提供資料之一記憶體單元陣列。記憶體陣列208可大體係揮發性或非揮發性記憶體，其包含(但不限於)動態隨機存取記憶體(DRAM)、同步隨機存取記憶體(SRAM)、閘流體隨機存取記憶體(T-RAM)、零電容器隨機存取記憶體(Z-RAM)、NAND快閃、NOR快閃、相變記憶體(PCM)或任何其他類型之記憶體。回應於一讀取操作，記憶體陣列208可經組態以提供平行攜載自記憶體陣列208讀取之資料位元之兩個或兩個以上信號。如圖2中展示，兩個信號可係最高有效位元(MSB)及最低有效位元(LSB)。在各項實施例中，MSB信號及LSB信號可各係用於每一資料窗提供一單一資料位元之二進位信號。可(例如)藉由格雷(Gray)編碼或資料匯流排反相而進一步編碼信號以減少全擺動轉變、最小化功率消耗等。
串列器電路210自記憶體陣列208接收平行MSB及LSB信號且按串列順序配置資料。串列器電路210可係(例如)一多工器電路。接著藉由信號模式電路204將串列資料提供為NRZ資料(例如，與圖1中之LO_SPD_DATA信號實質上相同)。亦可將MSB及LSB信號提供至信號模式電路204。組合地，MSB及LSB信號可組合以構成一PAM信號(例如，與圖1中之HI_SPD_DATA信號實質上相同)。
在圖2之實施例中，可將SIGNAL_MODE信號提供至信號模式電路204。可(例如)藉由與記憶體陣列208相關聯之控制邏輯(未展示)而提供SIGNAL_MODE信號。SIGNAL_MODE信號可具有指示記憶體陣列208之操作速度/所需頻寬之一值。信號模式電路204可基於SIGNAL_MODE信號選擇性地設定或更改啟用信號EN1至EN3之值以控制哪一供應電壓耦合至輸出節點206以驅動OUTPUT信號。
圖3A係描繪根據本發明之一實施例之具有一二進位信號之一OUTPUT信號之一圖表。參考圖2，當記憶體陣列208依相對低速度/頻寬要求操作時，信號模式電路204基於NRZ信號提供啟用信號EN1至EN3，且驅動電路202使用第一供應電壓VDDQ1將OUTPUT信號作為一二進位信號驅動。圖3A將二進位OUTPUT信號之位準展示為具有近似0V之一低位準及介於約0.35V與約0.40V之間之一高位準。
圖3B係描繪根據本發明之一實施例之具有一多位準信號之一OUTPUT信號之一圖表。參考圖2，當記憶體陣列208依相對高速度/頻寬要求操作時，信號模式電路204基於PAM信號(例如，MSB及LSB)提供啟用信號EN1至EN3，且驅動電路202使用第二供應電壓VDDQ2將OUTPUT信號作為一多位準信號驅動。圖3B將多位準OUTPUT信號之位準展示為具 有近似0V、0.15V、0.30V及0.5V之四個相異信號位準。此等位準之各者可對應於一對位元。舉例而言，0V可對應於「00」；0.15V可對應於「01」；0.30V可對應於「10」；且0.50V可對應於「11」。應注意，圖3A及圖3B繪示在相同時間框內之一OUTPUT信號之一樣本。因此，藉由切換至較高第二供應電壓VDDQ2且使用一多位準信號驅動OUTPUT信號，可增大OUTPUT信號之頻寬。
圖4係根據本發明之一實施例之一驅動電路(大體標示為402)之一示意圖。驅動電路402可實施為圖1及圖2之驅動電路102及202。驅動電路402包含並聯耦合至輸出節點106之一第一組上拉驅動接腳404、並聯耦合至輸出節點106之一第二組上拉驅動接腳406及並聯耦合至輸出節點106之一組下拉驅動接腳408。
第一組上拉驅動接腳404之各上拉驅動接腳404包含耦合於第一供應電壓VDDQ1與輸出節點106之間之一上拉NFET(N通道場效電晶體)410。NFET 410可全部係相同大小(例如，具有相同閘極寬度)或係不同大小(例如，具有不同閘極寬度)。上拉NFET 410之閘極耦合至啟用信號EN1<0：5>。啟用信號EN1<0：5>可係包含針對上拉驅動接腳404之各者之一個啟用信號之一匯流排傳送信號。舉例而言，一第一上拉NFET 410之閘極耦合至啟用信號EN1<0>，一第二上拉NFET 410之閘極耦合至啟用信號EN1<1>等。因此，各上拉驅動接腳404可由啟用信號EN1<0：5>之構成啟用信號獨立地控制。藉由選擇性地啟動或撤銷啟動上拉NFET 410之一或多者，第一供應電壓VDDQ1可耦合至輸出節點106以驅動OUTPUT信號。藉由增加經啟動上拉NFET 410之數目，可增大OUTPUT信號之驅動強度。替代地，藉由減少經啟動上拉NFET 410之數目，可減小OUTPUT 信號之驅動強度。當啟動上拉驅動接腳404之一或多者時，可撤銷啟動全部上拉驅動接腳406以確保OUTPUT信號由一單一供應電壓(例如，第一供應電壓VDDQ1)驅動。
驅動電路402可透過一或多個上拉驅動接腳404而將第一供應電壓VDDQ1選擇性地耦合至輸出節點106以驅動OUTPUT信號。當裝置具有一相對低操作速度/頻寬要求時，可啟用啟用信號EN1<0：5>之組成信號之一或多者。舉例而言，參考圖2，當SIGNAL_MODE信號指示記憶體陣列208按一相對低速度操作或不需要增大之頻寬時，信號模式電路204可基於自串列器電路210接收之NRZ信號選擇性地啟動啟用信號EN1之一或多個組成信號。由於在相對低操作速度及低頻寬要求期間使用第一供應電壓VDDQ1，故可使用一相對低電壓(例如，
Figure 110108246-A0305-02-0010-4
0.6V)。
第二組上拉驅動接腳406之各上拉驅動接腳406包含耦合於第二供應電壓VDDQ2與輸出節點106之間之一上拉PFET(P通道場效電晶體)412。上拉PFET 412之閘極耦合至一啟用信號EN2<0：5>。啟用信號EN2<0：5>可係提供針對上拉驅動接腳406之各者之一個啟用信號之一匯流排傳送信號。舉例而言，一第一上拉PFET 412之閘極耦合至啟用信號EN2<0>，一第二上拉PFET 412之閘極耦合至啟用信號EN2<1>等。因此，各上拉驅動接腳406可由啟用信號EN2<0：5>之構成啟用信號獨立地控制。藉由選擇性地啟動或撤銷啟動上拉PFET 412之一或多者，第二供應電壓VDDQ2可耦合至輸出節點106以驅動OUTPUT信號。藉由增加經啟動上拉PFET 412之數目，可增大OUTPUT信號之驅動強度。替代地，藉由減少經啟動上拉PFET 412之數目，可減小OUTPUT信號之驅動強度。當啟動上拉驅動接腳406之一或多者時，可撤銷啟動全部上拉驅動接腳404以確保OUTPUT 信號由一單一供應電壓(例如，第二供應電壓VDDQ2)驅動。
驅動電路402可透過一或多個上拉驅動接腳406而將第二供應電壓VDDQ2選擇性地耦合至輸出節點106以驅動OUTPUT信號。當裝置具有一相對高操作速度/頻寬要求時，可啟用啟用信號EN2<0：5>之組成信號之一或多者。舉例而言，參考圖2，當SIGNAL_MODE信號指示記憶體陣列208按一相對高速度操作或需要增大之頻寬時，信號模式電路204可基於自記憶體陣列208接收之PAM信號(例如，MSB及LSB信號)選擇性地啟動啟用信號EN2之一或多個組成信號。
如圖4中展示，可將啟用信號EN2<0：5>提供為兩個啟用信號：EN2<0：3>及EN2<4：5>。可藉由信號模式電路204基於自記憶體陣列208接收之MSB信號將啟用信號EN2<0：3>提供至PFET 412之一第一子集416。可藉由信號模式電路204基於自記憶體陣列208接收之LSB信號將啟用信號EN2<4：5>提供至PFET 412之一第二子集418。藉由使用MSB及LSB信號獨立地啟動上拉驅動接腳406，可控制驅動強度以提供一多位準OUTPUT信號。將OUTPUT信號作為一MLS驅動增大所提供資料之頻寬而不需要增大裝置之時脈速度。一MLS可需要比一傳統二進位信號更高之電壓(例如，
Figure 110108246-A0305-02-0011-5
0.9V)。藉由僅在適應更高操作速度/頻寬要求所需時啟動上拉PFET 412，驅動電路402可增大功率效率。亦即，驅動電路402可預設為在按較緩慢速度操作期間使用較低第一供應電壓VDDQ1驅動OUTPUT信號，且僅在較高需求操作期間使用較高第二供應電壓VDDQ2驅動OUTPUT信號，從而增大功率效率。
下拉驅動接腳408之各者包含耦合於接地與輸出節點106之間之一n通道場效電晶體(NFET)414。下拉NFET 414之閘極可耦合至一啟用信號 EN3<0：5>。取決於驅動電路402是否係使用第一供應電壓VDDQ1或第二供應電壓VDDQ2驅動OUTPUT信號，可在選定模式中針對各經撤銷啟動上拉驅動接腳404、406啟動下拉驅動接腳408之一者。舉例而言，當驅動電路402使用第一供應電壓VDDQ1驅動OUTPUT信號(例如，上拉NFET 410之一或多者係作用中的)時，則針對各非作用中的上拉NFET 410，啟動下拉NFET 414之一者。作為一特定實例，若啟用信號EN1<0：4>係作用中的且啟用信號EN1<5>係非作用中的，則可(例如，藉由啟用信號EN3<5>)啟動下拉NFET 414之一者且可(例如，藉由啟用信號EN3<0：4>)撤銷啟動下拉NFET 414之剩餘部分。由於上拉驅動接腳404及下拉驅動接腳408兩者係使用NFET實施，故此可藉由提供啟用信號EN3<0：5>作為啟用信號EN1<0：5>之補數而完成。在另一實施例中，可藉由同時撤銷啟動一或多個上拉驅動接腳404及406以及下拉驅動接腳408而調整OUTPUT信號之驅動強度。舉例而言，可將上拉驅動接腳404及406以及下拉驅動接腳408之一子集保持為非作用中的，藉此設定可用於驅動OUTPUT信號之可用驅動接腳之一最大數目。另外，可存在不同數目個上拉驅動接腳404及406以及下拉驅動接腳408。
作為另一實例，當驅動電路402使用第二供應電壓VDDQ2驅動OUTPUT信號(例如，上拉PFET 412之一或多者係作用中的)時，則針對各非作用中的上拉PFET 412，啟動下拉NFET 414之一者。作為一特定實例，若啟用信號EN2<0：4>係作用中的且啟用信號EN2<5>係非作用中的，則(例如，藉由啟用信號EN3<5>)啟動下拉NFET 414之一者且(例如，藉由啟用信號EN3<0：4>)撤銷啟動下拉NFET 414之剩餘部分。由於上拉驅動接腳406係使用PFET實施且下拉驅動接腳408係使用NFET實施，故此 可藉由將啟用信號EN3<0：5>之值設定為與啟用信號EN2<0：5>相同而完成。
使用PFET實施上拉驅動接腳406且使用NFET實施下拉驅動接腳408可在使用第二組上拉驅動接腳406來驅動OUTPUT信號時，容許接地與峰值電壓之間之一更大電壓擺動。僅將NFET用於上拉及下拉驅動接腳兩者之許多傳統驅動電路在可用於驅動OUTPUT信號之電壓方面受限於NFET之閘極至源極電壓，因此限制可達成電壓擺動。當驅動MLS OUTPUT信號時，可期望增大電壓擺動，此係因為一更大電壓擺動容許更相異定義之信號位準。
作為一特定實例，驅動電路402可藉由選擇性地啟動上拉PFET 412之第一子集416及/或第二子集418而驅動一MLS OUTPUT信號。舉例而言，為了提供具有00值之一2位元OUTPUT信號，驅動電路402可藉由提供全部六個啟用信號EN2<0：5>上之一邏輯高信號而撤銷啟動第一子集416及第二子集418之全部上拉PFET 412且藉由提供全部六個啟用信號EN3<0：5>上之一邏輯高信號而啟動全部下拉NFET 414。為了提供具有01值之一OUTPUT信號，驅動電路可藉由提供第二啟用信號EN2<4：5>上之一邏輯低信號而選擇性地啟動上拉PFET 412之第二子集418。驅動電路藉由提供一邏輯低啟用信號EN3<4：5>而撤銷啟動對應下拉NFET 314。為了提供具有01值之OUTPUT信號，藉由第二啟用信號EN2<0：3>而保持撤銷啟動上拉PFET 412之第一子集416。為了提供具有10值之一OUTPUT信號，驅動電路402可使用一邏輯低第二啟用信號EN2<0：3>啟用上拉PFET 412之第一子集416同時使用一邏輯高第二啟用信號EN2<4：5>撤銷啟動上拉PFET 412之第二子集418。使用一邏輯低第三啟用信號EN3<0：3>撤銷 啟動對應於上拉PFET 412之第一子集416之下拉NFET 414之一子集。可藉由一邏輯高第三啟用信號EN3<4：5>啟動下拉NFET 414之一子集。為了提供具有11值之一OUTPUT信號，可藉由邏輯低第二啟用信號EN2<0：5>啟動上拉PFET 412之第一子集416及第二子集418兩者且可藉由邏輯低第三啟用信號EN2<0：5>撤銷啟動全部下拉NFET 414。
圖5係根據本發明之一實施例之一驅動電路(大體標示為502)之一示意圖。驅動電路502可實施為圖1及圖2之驅動電路102及202。驅動電路502包含一第一組上拉驅動接腳504、一第二組上拉驅動接腳506及一組下拉驅動接腳508。驅動電路502進一步包含一組上拉接腳電晶體516。
下拉驅動接腳508包含將接地選擇性地耦合至輸出節點之下拉NFET 514。下拉NFET之閘極耦合至啟用信號EN3<0：5>。下拉驅動接腳508以與上文關於圖4描述之下拉驅動接腳408實質上相同之方式操作。
各上拉驅動接腳504與上拉驅動接腳506之一者並聯地耦合至一上拉接腳電晶體516。上拉接腳電晶體516耦合至輸出節點106。各上拉驅動接腳504包含用於將第一供應電壓VDDQ1選擇性地耦合至上拉電晶體516之一PFET 510。各上拉驅動接腳506包含用於將第二供應電壓VDDQ2選擇性地耦合至上拉電晶體516之一PFET 512。PFET 510及512之閘極分別耦合至啟用信號EN1<0：5>及EN2<0：5>。可自信號模式電路104或204接收啟用信號EN1<0：5>及EN2<0：5>，如上文描述。上拉電晶體516之閘極可經組態以接收啟用信號EN3<0：3>之補數。因此，針對由下拉NFET 514啟動之各下拉驅動接腳508，存在由上拉電晶體516撤銷啟動之對應對之上拉驅動接腳504、506。類似地，針對被啟動之各上拉電晶體516，存在被撤銷啟動之一對應下拉驅動接腳508。
參考圖2及圖5，當記憶體器件200在相對低速度/頻寬要求下操作時，記憶體器件200可將SIGNAL_MODE信號提供至信號模式電路204，該信號模式電路204基於NRZ信號提供啟用信號EN1<0：5>以啟動上拉PFET 510之一或多者以將第一供應電壓VDDQ1提供至上拉電晶體516。當一或多個上拉PFET 510係作用中時，信號模式電路204亦提供啟用信號EN2<0：5>以撤銷啟動上拉PFET 512以將第二供應電壓VDDQ2與上拉電晶體516解耦。為了調整驅動強度，信號模式電路204可調整啟用信號EN3<0：5>以選擇性地啟動一或多個下拉NFET 514，且啟用信號EN3<0：5>之補數可選擇性地撤銷啟動一或多個對應上拉電晶體516。
當記憶體器件200在相對高速度/頻寬要求下操作時，記憶體陣列208可將SIGNAL_MODE信號提供至信號模式電路204，該信號模式電路204基於PAM信號提供啟用信號EN2<0：5>以啟動上拉PFET 512之一或多者以將第二供應電壓VDDQ2提供至上拉電晶體516。當一或多個上拉PFET 512係作用中時，信號模式電路204亦提供啟用信號EN1<0：5>以撤銷啟動上拉PFET 510以將第一供應電壓VDDQ1與上拉電晶體516解耦。為了調整驅動強度，信號模式電路204可調整啟用信號EN3<0：5>以選擇性地啟動一或多個下拉NFET 514，且啟用信號EN3<0：5>之補數可選擇性地撤銷啟動一或多個對應上拉電晶體516。另外，可調整啟用信號EN3<0：5>之值以藉由選擇性地啟動上拉電晶體之一第一子集518及/或一第二子集520而在輸出節點106處驅動一MLS OUTPUT信號。舉例而言，與啟用信號EN3<4：5>不同地驅動啟用信號EN3<0：3>按接地與第二供應電壓VDDQ2之間之一中間位準驅動OUTPUT信號。熟習此項技術者將瞭解，藉由調整啟用信號EN3<0：5>，可啟動/撤銷啟動不同數目個上拉電晶體516及下拉NFET 514 以按不同位準驅動OUTPUT信號。
圖6係根據本發明之一實施例之一驅動電路(大體標示為602)之一示意圖。驅動電路602包含一第一組上拉驅動接腳604、一第二組上拉驅動接腳606及一組下拉驅動接腳608，其等全部耦合至輸出節點106。第一組上拉驅動接腳604包含耦合於第一供應電壓VDDQ1與輸出節點106之間之上拉NFET 610。第二組上拉驅動接腳606包含耦合於第二供應電壓VDDQ2與輸出節點106之間之上拉PFET 612。該組下拉驅動接腳608包含耦合於接地與輸出節點106之間之下拉NFET 614。可藉由如上文關於圖4描述般選擇性地啟動上拉PFET 612之一第一子集616及/或一第二子集618而驅動一MLS OUTPUT信號。驅動電路602不同於驅動電路402在於其包含比上拉驅動接腳606更少之上拉驅動接腳604。圖6之實施例認識到，由於第一供應電壓VDDQ1用於按相對低速度驅動OUTPUT信號，故與當驅動電路602使用第二供應電壓VDDQ2驅動OUTPUT信號時相比，可能需要較少上拉驅動接腳604。藉由使用較少上拉驅動接腳604，可進一步改良功率效率。由於存在較少上拉驅動接腳604，故啟用信號EN1<0：1>亦可具有比圖4之啟用信號EN1<0：5>更少之組成信號。
圖7係根據本發明之一實施例之具有串聯開關之一驅動電路(大體標示為702)之一部分之一示意圖。驅動電路702包含一第一上拉驅動接腳704、一第二上拉驅動接腳706及一下拉驅動接腳708。第一上拉驅動接腳704包含耦合於第一供應電壓VDDQ1與一節點722之間之一上拉NFET 710，該節點722可耦合至諸如輸出節點106之一輸出節點。第二上拉驅動接腳706包含耦合於第二供應電壓VDDQ2與節點722之間之一上拉PFET 712。下拉驅動接腳708包含耦合於接地與節點722之間之一下拉NFET 714。驅動電路702可與驅動電路402實質上相同，惟各驅動接腳包含一開關除外。舉例而言，第一上拉驅動接腳704包含耦合於上拉NFET 710與第一供應電壓VDDQ1之間之一開關716；第二上拉驅動接腳706包含耦合於上拉PFET 712與第二供應電壓VDDQ2之間之一開關718；且下拉驅動接腳708包含耦合於下拉NFET 714與接地之間之一開關720。熟習此項技術者將瞭解，在各項實施例中可省略開關716、718及720之一或多者。與驅動接腳串聯地使用開關716、718及720可使啟用信號EN1至EN3能夠在操作期間保持靜態同時動態地啟用開關，從而藉由避免重新路由NRZ及PAM信號以由信號模式電路(例如，信號模式電路104、204)產生啟用信號EN1至EN3而節省時間及功率。然而，包含開關716、718及720將佔據可用空間之額外組件添加至驅動電路702，隨著裝置變得更小，此可能係不期望的。
圖8係根據本發明之一實施例之一記憶體之一方塊圖。記憶體800可包含一記憶體單元陣列802，該記憶體單元陣列802可係(例如)揮發性記憶體單元(例如，動態隨機存取記憶體(DRAM)記憶體單元、靜態隨機存取記憶體(SRAM)記憶體單元)、非揮發性記憶體單元(例如，快閃記憶體單元)或一些其他類型之記憶體單元。記憶體800包含一命令解碼器806，該命令解碼器806可透過一命令匯流排808接收記憶體命令且在記憶體800內提供(例如，產生)用以執行各種記憶體操作之對應控制信號。舉例而言，命令解碼器806可回應於提供至命令匯流排808之記憶體命令以對記憶體陣列802執行各種操作。特定言之，命令解碼器806可用於提供用以自記憶體陣列802讀取資料且將資料寫入至記憶體陣列802之內部控制信號。可透過一位址匯流排820將列及行位址信號提供(例如，供應)至記憶體800 中之一位址鎖存器810。接著位址鎖存器810可提供(例如，輸出)一單獨行位址及一單獨列位址。
位址鎖存器810可分別將列位址及行位址提供至一列位址解碼器822及一行位址解碼器828。行位址解碼器828可選擇延伸通過陣列802之對應於各自行位址之位元線。列位址解碼器822可連接至一字線驅動器824，該字線驅動器824啟動陣列802中對應於經接收列位址之記憶體單元之各自列。對應於一經接收行位址之選定資料線(例如，一位元線或若干位元線)可耦合至一讀取/寫入電路830以經由一輸入-輸出資料路徑840將讀取資料提供至一輸出資料緩衝器834。輸出資料緩衝器834可包含一驅動電路836。驅動電路836可實施為上文關於圖1至圖5論述之驅動電路102、202、402、502及602之任何者。可透過一輸入資料緩衝器844及記憶體陣列讀取/寫入電路830將寫入資料提供至記憶體陣列802。
一般技術者將進一步瞭解，結合本文中揭示之實施例描述之各種闡釋性邏輯區塊、組態、模組、電路及演算法步驟可實施為電子硬體、由一處理器執行之電腦軟體或兩者之組合。各種闡釋性組件、區塊、組態、模組、電路及步驟已在上文中大體相對於其等之功能性被描述。熟習此項技術者可針對各特定應用以變化的方式實施所描述功能性，但此等實施方案決策不應解譯為導致脫離本發明之範疇。
100:裝置
102:驅動電路
104:信號模式電路
106:輸出節點

Claims (20)

  1. 一種用於功率效率驅動電路之裝置，其包括：一驅動電路，其經組態以藉由由並聯耦合之一第一複數個電晶體所提供之一第一電壓以驅動一輸出信號，以藉由由並聯耦合之一第二複數個電晶體所提供之一第二電壓以驅動該輸出信號；及一信號模式電路，其經組態以基於一記憶體之一操作速度或頻寬以提供一或多個啟用信號以致使該驅動電路藉由該第一電壓或該第二電壓以驅動該輸出信號。
  2. 如請求項1之裝置，其中該第一複數個電晶體之一量大於該第二複數個電晶體之一量。
  3. 如請求項1之裝置，其中該驅動電路進一步經組態以藉由由該第二複數個電晶體所提供之該第二電壓以驅動該輸出信號，除非(unless)該信號模式電路提供至少一或多個啟用信號至該第一複數個電晶體。
  4. 如請求項1之裝置，其中經提供以致使該驅動電路藉由該第一電壓驅動該輸出信號之該一或多個啟用信號之一量大於經提供以致使該驅動電路藉由該第二電壓驅動該輸出信號之該一或多個啟用信號之一量。
  5. 如請求項1之裝置，其中該驅動電路經進一步組態以藉由由一第三複數個電晶體所提供之一第三電壓以驅動該輸出信號。
  6. 如請求項1之裝置，其中該信號模式電路經進一步組態以提供該一或多個啟用信號中之至少一者，以致使該驅動電路基於與一第一操作模式相關聯之該裝置之該操作速度或該頻寬以藉由該第一電壓以驅動該輸出信號，其中該信號模式電路經進一步組態以提供該一或多個啟用信號中之至少一者，以致使該驅動電路基於與一第二操作模式相關聯之該裝置之該操作速度或該頻寬以藉由該第二電壓以驅動該輸出信號。
  7. 如請求項6之裝置，其中該第一操作模式之一操作速度或頻寬大於該第二操作模式之一對應操作速度或頻寬。
  8. 如請求項6之裝置，其中該第一電壓大於該第二電壓。
  9. 如請求項1之裝置，其中該第一複數個電晶體中之每一者包括耦合在供應該第一電壓之一第一電壓源與該輸出節點之間之一PFET，且其中該第二複數個電晶體中之每一者包括耦合在供應該第二電壓之一第二電壓源與該輸出節點之間之一NFET。
  10. 一種用於功率效率驅動電路之裝置，其包括：第一、第二及第三電壓線，其經組態以個別地接收第一、第二及第三電壓；複數個第一電晶體，該複數個第一電晶體中之每一者係耦合在該第一電壓線與一輸出節點之間及經組態以接收複數個第一啟用信號中之一關 聯者；複數個第二電晶體，該複數個第二電晶體中之每一者係耦合在該第二電壓線與該輸出節點之間及經組態以接收複數個第二啟用信號中之一關聯者；複數個第三電晶體，該複數個第三電晶體中之每一者係耦合在該第三電壓線與該輸出節點之間及經組態以接收複數個第三啟用信號中之一關聯者；其中該複數個第三啟用信號不同於該複數個第一啟用信號及該複數個第二啟用信號。
  11. 如請求項10之裝置，其中該複數個第一啟用信號經組態以使得(render)該複數個第一電晶體中之一或多個第一電晶體在一第一操作模式中導電(conductive)，及使得該複數個第一電晶體中之每一者在一第二操作模式中不導電(non-conductive)；及其中該複數個第二啟用信號經組態以使得該複數個第二電晶體中之每一者在該第一操作模式中不導電，及使得該複數個第二電晶體中之一或多個第二電晶體在該第二操作模式中導電。
  12. 如請求項11之裝置，其中該複數個第一電晶體中之每一者係一第一通道類型且該複數個第三電晶體中之每一者係一第二通道類型。
  13. 如請求項12之裝置，其中該複數個第二電晶體中之每一者係該第一通道類型。
  14. 如請求項10之裝置，其進一步包括：複數個第四電晶體，該複數個第四電晶體中之每一者係與在該第一電壓線與該輸出節點之間的該複數個第一電晶體中之一關聯者串聯地耦合，及經組態以接收複數個第四啟用信號中之一關聯者。
  15. 如請求項10之裝置，其中該複數個第一電晶體之一量不同於該複數個第三電晶體之一量。
  16. 如請求項10之裝置，其中該複數個第二電晶體之一量與該複數個第三電晶體之一量相同。
  17. 如請求項10之裝置，其中該複數個第一電晶體之一量不同於該複數個第二電晶體之一量。
  18. 一種用於功率效率驅動電路之方法，其包括：選擇性地提供一第一複數個啟用信號至一第一組電晶體之個別閘極，及提供一第二複數個啟用信號至一第二組電晶體之個別閘極；基於在該第一組電晶體之該等個別閘極處所接收之該第一複數個啟用信號以藉由耦合至一第一電壓之該第一組電晶體以驅動一輸出信號；及基於在該第二組電晶體之該等個別閘極處所接收之該第二複數個啟用信號以藉由耦合至一第二電壓之該第二組電晶體以驅動該輸出信號。
  19. 如請求項18之方法，其進一步包括：回應於藉由該第一組電晶體或該第二組電晶體以驅動該輸出信號，以產生一多位準電壓信號。
  20. 如請求項18之方法，其中該第一組電晶體之一量大於該第二組電晶體之一量。
TW110108246A 2016-11-10 2017-08-25 用於功率效率驅動電路之裝置及方法 TWI760136B (zh)

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