KR102320772B1 - 데이터를 나타내는 다중 레벨 신호에 추가 구동을 제공하기 위한 장치 및 방법 - Google Patents

데이터를 나타내는 다중 레벨 신호에 추가 구동을 제공하기 위한 장치 및 방법 Download PDF

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Abstract

데이터를 나타내는 다중 레벨 신호에 추가 구동을 제공하기 위한 장치 및 방법이 설명된다. 예시적인 장치는 제1 구동기 구획, 제2 구동기 구획 및 제3 구동기 구획을 포함한다. 상기 제1 구동기 구획은 제1 전압과 제2 전압 중 제1 선택된 전압을 향해 출력 단자를 구동하도록 구성된다. 상기 제2 구동기 구획은 상기 제1 전압과 상기 제2 전압 중 제2 선택된 전압을 향해 상기 출력 단자를 구동하도록 구성된다. 상기 제3 구동기 구획은 상기 제1 선택된 전압과 상기 제2 선택된 전압 각각이 상기 제1 전압일 때 상기 출력 단자를 상기 제1 전압을 향해 구동하도록 구성된다. 상기 제3 구동기 구획은 또한 상기 제1 선택된 전압과 상기 제2 선택된 전압이 서로 상이할 때 고 임피던스 상태에 있도록 구성된다.

Description

데이터를 나타내는 다중 레벨 신호에 추가 구동을 제공하기 위한 장치 및 방법
컴퓨팅 시스템을 보다 빠르고 보다 전력 효율적으로 만들기 위한 노력은 에너지 소비를 증가시키지 않고 이상적으로는 감소시키면서 처리량을 향상시키기 위해 인터페이스 통신을 발전시켰다. 종종, 클록 속도가 증가함에 따라 더 빠른 클록 속도에 맞게 인터페이스 버스에서 데이터 전이 시간을 증가시키려는 요구가 존재한다. 향후 더블 데이터 레이트(Double Data Rate: DDR) 동적 랜덤-액세스 메모리(Dynamic Random-Access Memory: DRAM) 성능 목표는 곧 DRAM 트랜지스터 스위칭 능력을 능가할 것이다. 일부 시스템은 인터페이스 버스를 통해 처리량을 증가시키기 위해 다중-레벨(예를 들어, 2개를 초과하는 레벨)의 신호 아키텍처를 구현했다.
고속, 고 대역폭, 저전력 메모리 시스템에서 다중 레벨 신호 방식에 따른 문제는 예를 들어 신호 전압 레벨, 신호 전압 마진과 관련하여 시스템 성능에 부정적인 영향을 미치는 비-이상성(non-ideality)에 있다. 일례로는 신호 구동기의 회로(예를 들어, 풀업(pull-up) 트랜지스터 및 풀다운(pull-down) 트랜지스터)의 성능이 비-이상적인 것으로 인해 신호 구동기가 데이터 기간(data period) 내에 다중 레벨 신호의 전압 레벨을 높은 공급 전압 또는 낮은 공급 전압으로 완전히 구동할 수 없다는 것이다. 전력, 온도 및 제조 공정의 변화는 시스템 성능을 더 저하시킬 수 있다. 그 결과, 다중 레벨 신호의 전압 범위가 줄어들어, 상이한 전압 레벨에 대한 전압 마진이 감소한다. 보다 일반적으로, 신호 구동기는 다중 레벨 신호를 올바른 전압 레벨로 적절히 구동할 수 없어 데이터 에러를 초래할 수 있다.
데이터를 나타내는 다중 레벨 신호에 추가 구동을 제공하기 위한 장치 및 방법이 본 명세서에 개시된다. 본 발명의 일 실시형태에 따른 예시적인 장치는 출력 단자를 제1 전압과 제2 전압 중 제1 선택된 전압을 향해 구동할 수 있는 제1 구동기 구획; 상기 출력 단자를 상기 제1 전압과 상기 제2 전압 중 제2 선택된 전압을 향해 구동할 수 있는 제2 구동기 구획; 및 상기 제1 선택된 전압과 상기 제2 선택된 전압 각각이 상기 제1 전압일 때 상기 출력 단자를 상기 제1 전압을 향해 구동할 수 있는 제3 구동기 구획으로서, 상기 제1 선택된 전압과 상기 제2 선택된 전압이 서로 상이할 때 고 임피던스 상태에 있도록 더 구성된 상기 제3 구동기 구획을 포함할 수 있다.
본 발명의 일 실시형태에 따른 다른 예시적인 장치는, 복수의 입력 신호에 응답하여 노드에 출력 신호를 제공할 수 있는 구동기 회로; 상기 노드 및 공급 전압에 결합된 트랜지스터를 포함하는 승압 회로(boost circuit)로서, 활성화될 때, 상기 노드의 전압을 변경하기 위해 추가 구동을 제공할 수 있는 상기 승압 회로; 및 상기 복수의 입력 신호의 논리 레벨에 기초하여 상기 승압 회로를 활성화시키기 위해 신호를 제공할 수 있는 승압 제어 회로를 포함할 수 있다. 상기 복수의 입력 신호 각각은 각각의 논리 레벨을 가질 수 있고, 상기 출력 신호는 상기 복수의 입력 신호의 논리 레벨을 나타내는 전압을 가질 수 있다.
본 발명의 일 실시형태에 따른 다른 예시적인 장치는, 복수의 입력 비트스트림으로 표현된 데이터의 값을 나타내는 전압을 갖는 출력 신호를 노드에 제공할 수 있는 구동기 회로; 상기 노드에 결합될 수 있고, 활성 승압 신호에 의해 활성화될 때 공급 전압을 상기 노드에 결합시킬 수 있는 승압 회로; 및 상기 복수의 입력 비트스트림으로 표현된 데이터가 제1 값으로부터 상기 제1 값과는 다른 제2 값으로 변하는 것에 응답하여 상기 승압 회로를 활성화시키기 위해 상기 승압 신호를 제공할 수 있는 승압 제어 회로를 포함할 수 있다.
본 발명의 일 실시형태에 따른 예시적인 방법은, 구동기 회로의 노드에서 복수의 비트스트림의 비트의 논리 레벨로 표현되는 데이터를 나타내는 전압을 갖는 다중 레벨 출력 신호를 구동하는 단계; 및 상기 복수의 비트스트림의 비트의 논리 레벨에 응답하여 승압 회로로 상기 노드를 추가적으로 구동하는 단계를 포함할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 장치의 블록도이다.
도 2a는 본 발명의 일 실시형태에 따른 다중 레벨 통신 아키텍처를 위한 장치의 블록도이다. 도 2b는 본 발명의 일 실시형태에 따른 다중 레벨 통신 아키텍처를 위한 장치의 블록도이다.
도 3은 본 발명의 일 실시형태에 따른 신호 구동기의 개략도이다.
도 4a는 본 발명의 일 실시형태에 따른 승압 제어 회로의 개략도이다. 도 4b는 본 발명의 일 실시형태에 따른 승압 제어 회로의 개략도이다.
도 5a 내지 도 5c는 본 발명의 다양한 실시형태에 따른 신호 구동기의 동작을 도시하는 도면이다.
도 6은 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 입력 회로의 개략도이다.
도 7a는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 풀업 논리 회로의 개략도이다. 도 7b는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 풀다운 논리 회로의 개략도이다.
도 8은 본 발명의 일 실시형태에 따른 신호 구동기의 동작 동안 다양한 신호를 도시하는 타이밍도이다.
도 9a는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 풀업 논리 회로의 개략도이다. 도 9b는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 풀다운 논리 회로의 개략도이다.
도 10은 본 발명의 일 실시형태에 따른 신호 구동기의 동작 동안 다양한 신호를 도시하는 타이밍도이다.
도 11은 본 발명의 일 실시형태에 따른 신호 구동기의 개략도이다.
도 12는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 입력 회로의 개략도이다.
도 13a는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 풀업 논리 회로의 개략도이다. 도 13b는 본 발명의 일 실시형태에 따른 승압 제어 회로를 위한 풀다운 논리 회로의 개략도이다.
도 14는 본 발명의 일 실시형태에 따른 메모리의 일부를 도시하는 도면이다.
본 발명의 실시예를 충분히 이해하기 위해 특정 세부 사항이 아래에 제시된다. 그러나, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 실시예는 이들 특정 세부 사항 없이 실시될 수 있다는 것을 이해할 수 있을 것이다. 또한, 본 명세서에 기술된 본 발명의 특정 실시예는 본 발명의 범위를 이들 특정 실시예로 제한하려고 의도된 것으로 해석되어서는 안 된다. 다른 경우에, 잘 알려진 회로, 제어 신호, 타이밍 프로토콜 및 소프트웨어 동작은 본 발명을 불필요하게 모호하게 하는 것을 피하기 위해 상세하게 도시되지 않았다. 추가적으로, "결합" 및 "결합된"과 같은 용어는 2개의 구성 요소가 직접 또는 간접 전기적으로 결합될 수 있다는 것을 의미한다. 간접 결합된다는 것은 2개의 구성 요소가 하나 이상의 중간 구성 요소를 통해 결합된다는 것을 의미할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 장치(100)의 블록도이다. 장치(100)는 입력/출력(I/O) 버스를 통해 제2 디바이스(120)와 통신하는 제1 디바이스(110)를 포함할 수 있다. 제1 디바이스(110)는 I/O 버스를 통해 통신하기 위해 신호 구동기(114) 및 수신기 및 디코더 회로(116)를 포함하는 I/O 인터페이스 회로(112)를 포함할 수 있다. 제2 디바이스(120)는 I/O 버스를 통해 통신하기 위해 신호 구동기(124) 및 수신기 및 디코더 회로(126)를 포함하는 I/O 인터페이스 회로(122)를 포함할 수 있다. I/O 버스는 복수의 채널을 포함하는 다중 레벨 통신 아키텍처를 지원할 수 있다. 일부 실시형태에서, 각각의 채널은 단일 종단일 수 있고 단일 신호 라인을 포함할 수 있다. 다른 실시형태에서, 각각의 채널은 하나를 초과하는 신호 라인을 포함할 수 있다. 일 실시형태에서, 제1 디바이스(110), 제2 디바이스(120) 및 I/O 버스는 M개의 비트스트림을 N개의 다중 레벨 신호로 변환하는 것을 포함하는 채널을 지원할 수 있으며, 여기서 M은 N보다 크다.
비트스트림은 직렬로 제공되는 복수의 비트를 포함하며, 여기서 비트스트림의 각 비트는 데이터 기간으로 지칭될 수 있는 시간 기간에 걸쳐 제공된다. 예를 들어, 제1 기간 동안 제1 비트가 제공되고, 제1 기간 이후의 제2 기간 동안 제2 비트가 제공되고, 제2 기간 이후의 제3 기간 동안 제3 비트가 제공되는 등 이와 같이 계속된다. 이 직렬 방식으로 제공되는 연속 비트는 비트의 스트림을 나타낸다. 데이터 기간 동안 각 비트스트림의 대응하는 비트는 데이터 M 비트 폭을 나타낸다. N개의 다중 레벨 신호는 I/O 버스를 통해 전송될 수 있다. 각각의 다중 레벨 신호는 다수의 전압 레벨(예를 들어, 2개의 다른 전압 레벨, 4개의 다른 전압 레벨, 8개의 다른 전압 레벨 등) 중 하나의 전압 레벨에 대응하는 전압을 갖는 데이터 기간에 걸쳐 제공되며, 여기서 다수의 전압 레벨 각각은 상이한 데이터를 나타낸다. 일 실시예에서, 3개의 비트스트림은 2개의 3-레벨 신호로 변환될 수 있다. 다른 실시예에서, 펄스-진폭 변조(pulse-amplitude modulation: PAM)는 2, 3 또는 4개의 비트스트림을 4, 8, 16개 등의 레벨을 갖는 단일 다중 레벨 신호로 변환하는데 사용될 수 있다.
일부 실시예에서, 제1 디바이스(110)는 메모리 제어기 또는 처리 시스템을 포함할 수 있고/있거나 제2 디바이스(120)는 휘발성 메모리 및/또는 비-휘발성 메모리를 포함하는 메모리를 포함할 수 있다. 일부 실시예에서, 제2 디바이스(120)는 더블-데이터-레이트(DDR) DRAM 또는 저전력 DDR DRAM과 같은 동적 랜덤 액세스 메모리(DRAM)를 포함할 수 있다. 그러나, 메모리는 본 발명의 필수 구성 요소가 아니라는 것에 유의해야 한다. 오히려, 본 발명은 다중 레벨 신호 방식을 사용하여 서로 통신하는 임의의 둘 이상의 디바이스, 즉 온 또는 오프 칩에 적용될 수 있다.
신호 구동기(114)는 M개의 비트스트림 세트에 비트스트림 변환을 적용하여 N개의 다중 레벨 신호를 생성하고 N개의 다중 레벨 신호를 I/O 버스 상의 채널로서 구동하는 회로부를 포함할 수 있다. 유사하게, 신호 구동기(124)는 M개의 비트스트림 세트에 비트스트림 변환을 적용하여 N개의 다중 레벨 신호를 생성하고 N개의 다중 레벨 신호를 I/O 버스 상의 채널로서 구동하는 회로부를 포함할 수 있다. 일부 실시예에서, 신호 구동기(114)는 기존의 DDR 구동기를 수정하여 다중 레벨 신호를 I/O 버스의 채널 상으로 구동하는 것을 포함할 수 있다.
각 채널에 대해, 수신기 및 디코더 회로(116)는 신호 구동기(124)에 의해 제공된 I/O 버스의 채널을 통해 수신된 N개의 다중 레벨 신호를 디코딩함으로써 M개의 비트스트림 세트를 복구하도록 구성된 디코더를 포함할 수 있다. 또한, 수신기 및 디코더 회로(126)는 신호 구동기(114)에 의해 제공된 I/O 버스의 채널을 통해 수신된 N개의 다중 레벨 신호를 디코딩함으로써 M개의 비트스트림 세트를 복구하도록 구성된 디코더를 포함할 수 있다. 일부 실시형태에서, 수신기 및 디코더 회로(116) 및 수신기 및 디코더 회로(126)는 M개의 비트스트림 세트를 복구하기 위해 비교기 및 디코딩 논리 회로를 포함할 수 있다.
동작 시, 제1 디바이스(110) 및 제2 디바이스(120)는 데이터, 어드레스, 명령 등과 같은 정보를 전송하기 위해 I/O 버스를 통해 통신할 수 있다. I/O 버스는 양방향으로 도시되어 있지만 I/O 버스는 단방향 버스일 수도 있다. I/O 인터페이스 회로(112) 및 I/O 인터페이스 회로(122)는 다중 레벨 통신 아키텍처를 구현할 수 있다. 다중 레벨 통신 아키텍처에서 데이터는 데이터 기간 동안 채널을 통해 송신된다. 데이터는 채널의 신호 라인에 단일 값을 포함할 수 있고, 또는 채널의 복수의 신호 라인에서 제공되는 값의 조합일 수 있다. 데이터는 채널 상태를 나타낼 수 있다. 수신기는 채널의 신호 라인(들)에서 전송되는 값에 기초하여 출력 신호값을 결정할 수 있다. 단일 종단 아키텍처에서, 신호 라인 값은 출력 신호값을 결정하기 위해 하나 이상의 기준값과 비교될 수 있다. 수신기는 출력 신호값을 결정하고, 출력 신호가 현재 값으로 전이되는 시간으로부터, 출력 신호가 그 다음 값으로 전이되는 시간까지 출력 신호값을 래치(latch)하기 위한 시간 기간을 갖는다. 전이 시간은 클록 신호에 기초하여 결정될 수 있고, 또한 설정 및 유지 시간은 하나의 값으로부터 다른 값으로 전이된 것에 기초할 수 있다. 고정된 슬루 레이트(slew rate) 또는 고정된 상승/하강 시간을 갖는 다중 레벨 통신 아키텍처에서, (예를 들어, VH로부터 VL로 대(vs.) VMID로부터 VH로 또는 VL로) 크기 이동이 상이한 것으로 인해 고유의 지터가 발생할 수 있다. 지터의 양은 슬루 레이트, 상승/하강 시간, 다중 레벨 크기 값 또는 이들의 조합에 기초할 수 있다. 일부 실시예에서, 전이 시간은 또한 프로세스, 전압 및 온도 변화에 의해서도 영향을 받을 수 있다.
일 실시예에서, 신호 구동기(114)는 데이터 기간 동안 M개의 비트스트림 각각으로부터의 비트를 N개의 다중 레벨 신호로 변환함으로써 채널에 대한 데이터를 생성할 수 있다. 데이터는 I/O 버스의 N개의 신호 라인을 통해 수신기 및 디코더 회로(126)로 전송될 수 있다. 수신기 및 디코더 회로(126)는 N개의 신호 라인 상의 레벨을 검출하고, M개의 스트림 각각으로부터 비트를 검색하기 위해 레벨을 디코딩할 수 있다. 다중 레벨 신호 라인을 사용함으로써, 이진 신호 라인 레벨을 사용하는 것에 비해 더 많은 데이터가 데이터 기간 동안 전송될 수 있다. 일 실시예에서, M은 3이고 N은 2이며, I/O 버스의 신호 라인은 3개의 독립적인 전압 레벨로 구동될 수 있다. 다른 실시예에서, M은 2이고 N은 1이며, I/O 버스의 신호 라인은 (예를 들어, PAM 구현에서) 4개의 독립적인 전압 레벨로 구동될 수 있다. 신호 구동기(124)와 수신기 및 디코더 회로(116) 사이의 통신 프로토콜은 인코더 및 신호 구동기(114)와 수신기 및 디코더 회로(126) 사이의 통신 프로토콜과 유사할 수 있다. 신호 구동기(114)는 신호 라인에서 다수의 (예를 들어, 2개를 초과하는) 전압 레벨을 구동하기 위해 세그먼트화된 DRAM 구동기를 포함할 수 있다.
도 2a는 본 발명의 일 실시형태에 따른 다중 레벨 통신 아키텍처를 위한 장치의 블록도이다. 장치는 I/O 버스를 통해 수신기(226)에 결합된 신호 구동기(214)를 포함할 수 있다. 신호 구동기(214)는 도 1의 신호 구동기(114) 및/또는 신호 구동기(124)로 구현될 수 있고, 수신기(226)는 도 1의 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126)로 구현될 수 있다.
신호 구동기(214)는 구동기 회로(240)를 포함할 수 있다. 구동기 회로(240)는 비트스트림(IN<1> 및 IN<0>)을 수신하고 이에 응답하여 출력 신호(OUT)를 구동할 수 있다. IN<1> 및 IN<0> 비트스트림은 2-비트 데이터의 스트림을 나타낼 수 있다. 구동기 회로(240)에 의해 구동되는 출력 신호(OUT)는 IN<1> 및 IN<0> 비트스트림에 기초한다. 예를 들어, 신호는 IN<0> 및 IN<1> 비트스트림의 데이터를 나타내는 다중 레벨 신호일 수 있다. 본 발명의 일부 실시형태에서, 구동기 회로(240)는 풀다운(예를 들어, n형) 트랜지스터와 직렬로 결합된 풀업(예를 들어, p형) 트랜지스터를 갖는 하나 이상의 신호 라인 구동기를 포함할 수 있다. 풀업 트랜지스터의 소스는 높은 공급 전압에 결합되고, 풀다운 트랜지스터의 소스는 낮은 공급 전압에 결합된다. 일부 실시형태에서, 높은 공급 전압은 1.2V이고, 낮은 공급 전압은 접지된다. 출력 신호(OUT)는 풀업 및 풀다운 트랜지스터가 결합되는 공통 노드에 제공된다. 구동기 회로(240)의 풀업 및 풀다운 트랜지스터의 게이트에는 IN<1> 및 IN<0> 비트스트림이 제공된다. 본 발명의 다른 실시형태에서, 구동기 회로(240)는 다른 구성을 사용하여 구현될 수 있다.
신호 구동기(214)는 승압 제어 회로(244) 및 승압 회로(246)를 더 포함한다. 승압 제어 회로(244)는 IN<0> 및 IN<1> 비트스트림에 따라 승압 회로(246)를 제어하기 위해 제어 신호를 제공한다. 승압 회로(244)는 IN<0> 및 IN<1> 비트스트림의 현재 데이터에 기초하여 구동기 회로(240)에 증가된 풀업 능력 및/또는 증가된 풀다운 능력을 제공하도록 제어될 수 있다.
수신기(226)는 디코더(260)에 결합된 비교기 블록(250)을 포함할 수 있다. 비교기 블록(250)은 I/O 버스로부터 신호를 수신하고 Z0-Zn 신호(n은 정수)를 디코더(260)에 제공하도록 구성될 수 있다. 비교기 블록(250)은 Z0-Zn 신호를 제공하기 위해 I/O 버스로부터의 신호를 기준 신호와 비교하도록 구성된 회로(도 2a에 도시되지 않음)를 포함할 수 있다. 예를 들어, 비교기 블록(250)은 Z0-Zn 신호를 제공하기 위해 I/O 버스로부터의 OUT 신호를 다양한 기준 신호와 비교하는 비교기를 포함할 수 있다. 디코더(260)는 비교기 블록(250)으로부터의 Z0-Zn 신호에 기초하여 비트스트림(RX<0> 및 RX<1>)을 생성하기 위한 논리 회로를 포함할 수 있다. RX<0> 및 RX<1> 비트스트림은 IN<0> 및 IN<1> 비트스트림에 의해 전송되는 데이터의 논리적 등가일 수 있다. RX<0> 및 RX<1> 비트스트림은 2-비트 수신된 데이터의 스트림을 나타낼 수 있다.
동작 시, IN<0> 및 IN<1>은 I/O 버스를 통해 전송될 비트스트림일 수 있다. 별도의 신호 라인에서 각각의 비트스트림을 송신하기보다는, 신호 구동기(214)는 다중 레벨 신호를 사용하여 신호 라인을 통해 전송될 IN<0> 및 IN<1> 비트스트림에 기초하여 신호를 제공할 수 있다. 예를 들어, 신호 구동기(214)는 IN<0> 및 IN<1> 비트스트림을 수신할 수 있고, 각각의 데이터 기간 동안, 구동기 회로(240)는 RX<0> 및 RX<1> 비트스트림을 제공하기 위해 수신기(226)에 의해 사용될 전압으로 I/O 버스의 신호 라인을 구동할 수 있다. 다중 레벨 신호는 비트스트림마다 하나의 신호 라인보다 더 적은 신호 라인을 사용하여 IN<0> 및 IN<1> 비트스트림의 데이터를 나타내는데 사용될 수 있다. 예를 들어, 도 2a의 실시형태에서와 같이, IN<0> 및 IN<1> 비트스트림의 데이터는 2개보다 더 적은 신호 라인에서 (예를 들어, IN<0> 비트스트림의 경우 하나의 신호 라인 및 IN<1> 비트스트림의 경우 다른 신호 라인이 아니라 I/O 버스에서 하나의 신호로) 수신기(226)에 제공된다. 도 2a는 비트스트림(RX<0> 및 RX<1>)을 제공하기 위해 비트스트림(IN<0> 및 IN<1>)에 따라 동작하는 것을 도시하지만, 비트스트림의 수는 본 발명의 다른 실시형태에서 상이할 수 있다. 예를 들어, 본 발명의 일부 실시형태에서, IN<0> 및 IN<1> 비트스트림에 더하여 제3 비트스트림(IN<2>)이 신호 구동기(214)에 제공될 수도 있고, IN<0>, IN<1> 및 IN<2> 비트스트림으로부터의 데이터를 나타내는 다중 레벨 신호가 I/O 버스를 통해 제공될 수 있다. 이러한 실시형태는 본 발명의 범위 내에 있다.
도 3은 본 발명의 일 실시형태에 따른 신호 구동기(300)의 개략도이다. 신호 구동기(300)는 펄스-진폭 변조(PAM)를 구현하는 다중 레벨 신호 아키텍처에 사용될 수 있다. 신호 구동기(300)는 본 발명의 실시형태에서 신호 구동기(214)로서 사용될 수 있다.
신호 구동기(300)는 출력인 공통 노드에 결합된 6개의 신호 라인 구동기를 포함하는 구동기 회로를 포함한다. 출력은 출력 단자를 나타낼 수 있다. 신호 라인 구동기 각각은 높은 공급 전압(예를 들어, VDDQ) 및 낮은 공급 전압(예를 들어, VSSQ)에 결합된다. 구동기 회로는 더블 데이터 레이트(DDR) DRAM 구동기와 같은 DRAM의 구동기일 수 있다. 본 발명의 일부 실시형태에서, 각각의 신호 라인 구동기는 240옴(ohm)의 임피던스를 갖는다. 구동기 회로는 제1 및 제2 구동기 구획(320 및 330)이 결합된 공통 노드에 출력 신호(OUT)를 구동하도록 구성된 제1 구동기 구획(320) 및 제2 구동기 구획(330)을 포함할 수 있다. 신호 라인은 공통 노드에 결합될 수 있다. 제1 및 제2 구동기 구획(320 및 330)에 의해 구동되는 출력 신호(OUT)는 구동기 회로의 신호 라인 구동기에 제공될 수 있는 IN<1> 및 IN<0> 비트스트림에 기초할 수 있다. 출력 신호(OUT)는 I/O 버스를 구동하는 IN<1> 및 IN<0> 비트스트림의 데이터를 나타내는 다중 레벨 신호일 수 있다. 본 발명의 일부 실시형태에서, "1" 데이터는 1.2V의 전압을 갖는 IN<1> 신호 또는 IN<0> 신호로 표현되고, "0" 데이터는 0V의 전압을 갖는 IN<1> 신호 또는 IN<0> 신호로 표현된다. 그러나, 본 발명의 다른 실시형태에서는 "1" 및 "0" 데이터를 나타내는데 다른 전압 레벨이 사용될 수 있다.
제1 구동기 구획(320)은 공통 노드에 결합된 4개의 신호 라인 구동기를 포함할 수 있고, 각각의 신호 라인 구동기는 IN<1> 비트스트림에 응답하여 제어된다. 각각의 신호 라인 구동기는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함할 수 있다. IN<1> 비트스트림의 상보(complement)는 IN<1> 비트스트림을 수신하는 인버터 회로에 의해 풀업 및 풀다운 트랜지스터의 게이트에 제공된다. 제2 구동기 구획(330)은 공통 노드에 결합된 2개의 신호 라인 구동기를 포함할 수 있고, 각각의 신호 라인 구동기는 IN<0> 비트스트림에 응답하여 제어되며, 각각의 신호 라인 구동기는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함할 수 있다. IN<0> 비트스트림의 상보는 IN<0> 비트스트림을 수신하는 인버터 회로에 의해 풀업 및 풀다운 트랜지스터의 게이트에 제공된다. 각각의 신호 라인 구동기가 240옴의 임피던스를 갖는 본 발명의 일 실시형태에서, 제1 구동기 구획(320)은 60옴의 유효 임피던스를 갖고, 제2 구동기 구획(330)은 120옴의 유효 임피던스를 갖는다. 각각의 신호 라인 구동기가 동일한 임피던스를 갖는 경우, 신호 라인 구동기들은 동일한 구동 강도를 갖는다.
신호 구동기(300)는 승압 제어 회로(344)로부터 제어 신호(승압Hi 및 승압Lo)를 수신하는 승압 회로(346)를 더 포함한다. 승압 제어 회로(344)는 논리 회로를 포함하고, IN<0> 및 IN<1> 비트스트림에 기초하여 제어 신호(승압Hi 및 승압Lo)를 승압 회로(346)에 제공한다. 본 발명의 일부 실시형태에서, 높은 논리 레벨을 갖는 승압Hi 신호 또는 승압Lo 신호는 1.2V의 신호로 표현되고, 낮은 논리 레벨을 갖는 승압Hi 신호 또는 승압Lo 신호는 0V의 신호로 표현된다. 그러나, 본 발명의 다른 실시형태에서는 "1" 및 "0" 데이터를 나타내는데 다른 전압 레벨이 사용될 수 있다.
승압 회로(346)는 공통 노드에 결합되고, 승압Hi 및 승압Lo 신호에 의해 각각 제어되는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함한다. 승압 회로(346)는 또한 구동기 회로의 다른 구동기 구획으로도 지칭될 수 있다. 승압Hi 신호의 상보는 승압Hi 신호를 수신하는 인버터 회로에 의해 풀업 트랜지스터의 게이트에 제공된다. 도 3의 실시형태에서, 승압 제어 회로(344)에 의해 제공되는 승압Hi 신호는 풀업 트랜지스터를 활성화하기 위해 높은 논리 레벨에 있을 때 활성이고, 승압Lo 신호는 풀다운 트랜지스터를 활성화하기 위해 높은 논리 레벨에 있을 때 활성이다. 승압 제어 회로(344)로부터 활성 승압Hi 신호에 의해 활성화될 때, 풀업 트랜지스터는 신호 라인의 레벨을 풀업하기 위해 추가 구동을 제공한다. 유사하게, 승압 제어 회로(344)로부터 활성 승압Lo 신호에 의해 활성화될 때, 풀다운 트랜지스터는 신호 라인의 레벨을 풀다운하기 위해 추가 구동을 제공한다. 전술한 바와 같이, 각각의 신호 라인 구동기가 240옴의 임피던스를 갖는 본 발명의 일 실시형태에서, 제1 구동기 구획(320)은 60옴의 유효 임피던스를 갖고, 제2 구동기 구획(330)은 120옴의 유효 임피던스를 갖는다. 승압 회로(346)는 240옴의 임피던스를 가질 것이다. 그 결과, 제1 구동기 구획(320), 제2 구동기 구획(330) 및 승압 회로(예를 들어, 제3 구동기 구획)는 서로 다른 구동 강도를 갖는다.
아래에서 보다 상세히 설명될 바와 같이, 승압 회로(346)의 풀업 트랜지스터는 IN<1> 및 IN<0> 비트스트림이 (예를 들어, 데이터 "11"을 나타내는) 높은 공급 전압의 전압 레벨에 대응하는 데이터를 나타낼 때 활성화될 수 있고, 풀다운 트랜지스터는 IN<1> 및 IN<0> 비트스트림이 (예를 들어, 데이터"00"을 나타내는) 낮은 공급 전압의 전압 레벨에 대응하는 데이터를 나타낼 때 활성화될 수 있다. 도 3은 하나의 풀업 트랜지스터 및 하나의 풀다운 트랜지스터를 포함하는 것으로 승압 회로(346)를 도시하지만, 본 발명의 다른 실시형태에서, 승압 회로(346)는 더 많은 수의 풀업 및/또는 풀다운 트랜지스터를 포함할 수 있다. 따라서, 도 3의 실시형태는 승압 회로 또는 보다 일반적으로 구동기 회로를 도 3에 도시된 특정 구성을 갖는 실시형태로 제한하려고 의도된 것이 아니다.
동작 시, 신호 구동기(300)는 IN<1> 및 IN<0> 비트스트림에 응답하여 OUT 신호를 구동할 수 있다. IN<1> 및 IN<0> 비트스트림은 복수의 비트스트림을 다중 레벨 신호로 변환하기 위해 예를 들어 PAM을 사용하여 다중 레벨 신호에 적절한 전압을 갖는 출력 신호(OUT)를 제공하기 위해 구동기 구획(320 및 330)의 신호 라인 구동기에 제공된다.
본 발명의 일부 실시형태에서, PAM4는 2개의 비트스트림(예를 들어, IN<1> 및 IN<0> 비트스트림)을 4개의 상이한 전압 레벨 중 하나의 전압 레벨을 갖는 OUT 신호로 변환하는데 사용된다. IN<1> 비트스트림은 제1 구동기 구획(320)의 신호 라인 구동기에 제공될 수 있고, IN<0> 비트스트림은 제2 구동기 구획(330)의 신호 라인 구동기에 제공될 수 있다. 결과 출력 신호는 IN<1> 및 IN<0> 비트스트림의 데이터에 대응하는 4개의 서로 다른 전압 중 하나의 전압을 가질 것이다. 예를 들어, IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "00"인 경우, 구동기 구획(320 및 330) 모두의 풀다운 트랜지스터는 낮은 공급 전압의 전압을 갖는 출력 신호(OUT)를 제공하기 위해 공통 노드를 낮은 공급 전압으로 구동(예를 들어, 풀다운)하도록 활성화된다. 추가적으로, 전술한 바와 같이, "00"의 현재 데이터는 또한 승압 회로(346)의 풀다운 트랜지스터가 공통 노드를 낮은 공급 전압으로 풀다운하기 위해 추가 구동을 제공하게 한다. IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "11"인 경우, 구동기 구획(320 및 330) 모두의 풀업 트랜지스터는 높은 공급 전압의 전압을 갖는 출력 신호(OUT)를 제공하기 위해 공통 노드를 높은 공급 전압으로 구동(예를 들어, 풀업)하도록 활성화된다. 추가적으로, 전술한 바와 같이, "11"의 현재 데이터는 또한 승압 회로(346)의 풀업 트랜지스터가 공통 노드를 높은 공급 전압으로 풀업하기 위해 추가 구동을 제공하게 한다. 실시예에 의해 도시된 바와 같이, 승압 회로(346)의 풀업 트랜지스터는 제1 및 제2 구동기 구획(320 및 330)이 공통 노드를 높은 공급 전압으로 구동할 때 공통 노드를 높은 공급 전압으로 구동하도록 활성화된다. 유사하게, 승압 회로(346)의 풀다운 트랜지스터는 제1 및 제2 구동기 구획(320 및 330)이 공통 노드를 낮은 공급 전압으로 구동할 때 공통 노드를 낮은 공급 전압으로 구동하도록 활성화된다.
IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "01"인 경우, 중간-낮은 전압을 갖는 출력 신호(OUT)를 초래하는 전압을 공통 노드에 제공하기 위해 구동기 구획(320)의 풀다운 트랜지스터가 활성화되고 구동기 구획(330)의 풀다운 트랜지스터가 활성화된다. 마지막으로, IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "10"인 경우, 중간-높은 전압을 갖는 출력 신호(OUT)를 초래하는 전압을 공통 노드에 제공하기 위해 구동기 구획(320)의 풀업 트랜지스터가 활성화되고 구동기 구획(330)의 풀다운 트랜지스터가 활성화된다. 현재 데이터가 "01" 또는 "10"인 경우, 즉 제1 및 제2 구동기 구획(320 및 330)이 공통 노드를 상이한 공급 전압으로 구동하는 경우, 승압 회로(346)의 풀업 트랜지스터와 풀다운 트랜지스터 중 그 어느 것도 공통 노드의 전압을 변경하기 위해 임의의 추가 구동을 제공하기 위해 활성화되지 않는다. 승압 회로(346)의 풀업 트랜지스터와 풀다운 트랜지스터 모두가 비활성화되면, 승압 회로(346)는 고 임피던스 상태에 있게 된다.
제1 구동기 구획(320), 제2 구동기 구획(330) 및 승압 회로(346)는 p형 풀업 트랜지스터 및 n형 풀다운 트랜지스터를 포함하는 것으로 도 3에 도시되어 있다. 즉, 풀업 트랜지스터와 풀다운 트랜지스터는 서로 다른 전도도(conductivity) 유형을 갖는다. 본 발명의 다른 실시형태에서, 제1 구동기 구획(320), 제2 구동기 구획(330) 및 승압 회로(346)는 n형 풀업 트랜지스터를 포함하거나 또는 p형과 n형의 풀업 트랜지스터의 조합을 포함할 수 있다. (예를 들어, 높은 공급 전압을 갖는) 높은 논리 레벨 신호에 의해 활성화되는 n형 풀업 트랜지스터를 사용하는 본 발명의 실시형태에서, n형 풀업 트랜지스터의 게이트에 제공되는 신호의 논리 레벨은 p형 풀업 트랜지스터의 게이트에 제공되는 신호와 상보적인 논리 레벨을 가질 것이다. 상보적인 논리 레벨을 갖는 신호는 인버터 회로를 사용하는 것에 의해 제공될 수 있다.
도 4a는 본 발명의 일 실시형태에 따른 승압 제어 회로(410)의 개략도이다. 승압 제어 회로(410)는 본 발명의 일부 실시형태에서 도 3의 신호 구동기(300)의 승압 제어 회로(344)에 포함될 수 있다. 승압 제어 회로(410)는 (예를 들어, IN<1> 및 IN<0> 비트스트림이 "11" 데이터를 나타내는 경우) 높은 공급 전압의 전압 레벨을 제공하기 위해 공통 노드를 구동하고 구동기 구획(320 및 330)에 추가 구동 능력을 제공하도록 승압 회로(346)를 제어할 수 있다. 승압 제어 회로(410)는, IN<1> 및 IN<0> 비트스트림을 수신하고 IN<1> 및 IN<0> 비트스트림의 논리 AND 연산으로부터 발생하는 승압Hi 신호를 제공하는 AND 논리 회로를 포함한다.
동작 시, 승압 제어 회로(410)는 IN<1> 및 IN<0> 비트스트림으로 표현된 현재 데이터가 "11"일 때 활성 승압Hi 신호(예를 들어, 높은 논리 레벨일 때 활성)를 제공하며, 이것은 신호 구동기(300)가 높은 공급 전압(예를 들어, IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "11"임)의 전압을 갖는 출력 신호(OUT)를 제공하게 한다. 즉, IN<1>이 "1"이고 IN<0>이 "1"인 경우, IN<1> 비트스트림의 높은 논리 레벨은 풀업 트랜지스터가 활성화되도록 제1 구동기 구획(320)의 라인 구동기에 제공되고, IN<0> 비트스트림의 높은 논리 레벨은 풀업 트랜지스터가 활성화되도록 제2 구동기 구획(330)의 라인 구동기에 제공된다. 그 결과, 제1 및 제2 구동기 구획(320 및 330)이 결합된 공통 노드는 높은 공급 전압의 전압으로 풀업된다. 추가적으로, IN<1> 및 IN<0> 비트스트림의 높은 논리 레벨은 승압 제어 회로(410)의 AND 논리 회로에 제공되고, 논리 AND 연산은 활성(예를 들어, 높은 논리 레벨) 승압Hi 신호를 제공하기 위해 수행된다. 승압 회로(346)의 풀업 트랜지스터는 공통 노드를 높은 공급 전압의 전압으로 더 풀업하도록 추가 구동을 제공하기 위해 활성 승압Hi 신호에 의해 활성화된다. 따라서, 예시적인 동작에 의해 도시된 바와 같이, 승압 회로(346)의 풀업 트랜지스터는 높은 공급 전압의 전압을 갖는 출력 신호(OUT)가 제공되어야 할 때 공통 노드를 풀업하는 것을 보조하도록 활성화된다.
도 4b는 본 발명의 일 실시형태에 따른 승압 제어 회로(420)의 개략도이다. 승압 제어 회로(420)는 본 발명의 일부 실시형태에서 도 3의 신호 구동기(300)의 승압 제어 회로(344)에 포함될 수 있다. 승압 제어 회로(420)는 (예를 들어, IN<1> 및 IN<0> 비트스트림이 "00" 데이터를 나타내는 경우) 낮은 공급 전압의 전압 레벨을 제공하기 위해 공통 노드를 구동하고 구동기 구획(320 및 330)에 추가 구동 능력을 제공하도록 승압 회로(346)를 제어할 수 있다. 승압 제어 회로(420)는 IN<1> 및 IN<0> 비트스트림을 수신하는 배타적 OR(XOR) 논리 회로(430) 및 IN<0> 비트스트림을 수신하는 인버터 회로(440)를 포함한다. XOR 논리 회로(430) 및 인버터 회로(440)에 의해 제공되는 신호는 XOR 논리 회로(430) 및 인버터 회로(440)에 의해 제공되는 신호의 논리 AND 연산으로부터 발생하는 승압Lo 신호를 제공하는 AND 논리 회로(450)에 제공된다.
동작 시, 승압 제어 회로(420)는 IN<1> 및 IN<0> 비트스트림으로 표현된 현재 데이터가 "00"인 경우 활성 승압Lo 신호(예를 들어, 높은 논리 레벨일 때 활성)를 제공하며, 이것은 신호 구동기(300)가 낮은 공급 전압(예를 들어, IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "00"임)의 전압을 갖는 출력 신호(OUT)를 제공하게 한다. 즉, IN<1>이 "0"이고 IN<0>이 "0"인 경우, IN<1> 비트스트림의 낮은 논리 레벨은 풀다운 트랜지스터가 활성화되도록 제1 구동기 구획(320)의 라인 구동기에 제공되고, IN<0> 비트스트림의 낮은 논리 레벨은 풀다운 트랜지스터가 활성화되도록 제2 구동기 구획(330)의 라인 구동기에 제공된다. 그 결과, 제1 및 제2 구동기 구획(320 및 330)이 결합된 공통 노드는 낮은 공급 전압의 전압으로 풀다운된다. 추가적으로, IN<1> 및 IN<0> 비트스트림의 낮은 논리 레벨은 승압 제어 회로(420)의 XOR 논리 회로(430)에 제공되고, IN<0> 비트스트림은 인버터 회로(440)에 제공된다. XOR 논리 회로(430) 및 인버터 회로(440)의 출력은 AND 논리 회로(450)에 제공되고, 논리 NAND 연산이 활성(예를 들어, 높은 논리 레벨) 승압Lo 신호를 제공하기 위해 수행된다. 승압 회로(346)의 풀다운 트랜지스터는 공통 노드를 낮은 공급 전압의 전압으로 더 풀다운하도록 추가 구동을 제공하기 위해 활성 승압Lo 신호에 의해 활성화된다. 따라서, 예시적인 동작에 의해 도시된 바와 같이, 승압 회로(346)의 풀다운 트랜지스터는 낮은 공급 전압의 전압을 갖는 출력 신호(OUT)가 제공되어야 할 때 공통 노드를 풀다운하는 것을 돕기 위해 활성화된다.
도 5a는 본 발명의 일 실시형태에 따라 높은 공급 전압(예를 들어, VDDQ)으로 종료되는 부하를 구동하기 위한 신호 구동기(300)의 제1 및 제2 구동기 구획(320 및 330) 및 승압 회로(346)의 동작을 도시하는 도면이다. 이러한 상황에서, 전형적인 신호 구동기는 출력 신호(OUT)를 낮은 공급 전압(예를 들어, "w/o 승압"으로 도시된 VSSQ)으로 완전히 구동하지 못할 수 있다. 본 발명의 일부 실시형태에서 높은 공급 전압은 높은 논리 레벨(예를 들어, "11") 출력 신호(OUT)를 나타낼 수 있고, 낮은 공급 전압은 낮은 논리 레벨(예를 들어, "00") 출력 신호(OUT)를 나타낼 수 있다. 신호 구동기가 출력 신호(OUT)를 높은 공급 전압으로 완전히 구동하지 못하는 것은 예를 들어 회로 성능의 변화에 기인할 수 있다. 회로 성능의 변화는 회로를 제조할 때의 공정의 변화, 회로에 전력을 공급하는 공급 전압의 변화, 및/또는 회로의 동작 온도의 변화에 기인할 수 있다. 그 결과 실제 회로 성능은 이상적인 회로 성능에서 벗어날 수 있다. 출력 신호(OUT)를 낮은 공급 전압으로 완전히 구동하지 않음으로써, 상이한 데이터를 나타내는 상이한 전압 레벨들 사이의 전압 마진이 감소되어, 데이터 에러에 더 취약할 수 있다.
도 5a에 도시된 바와 같이("w/승압"으로 도시된 바와 같이), 승압 회로(346)는 출력 신호(OUT)의 구동을 보조하는데 사용될 수 있다. 특히, 승압 회로(346)의 풀다운 트랜지스터는 신호 구동기(300)가 낮은 논리 레벨을 갖는 출력 신호(OUT)를 제공할 때 출력 신호(OUT)를 낮은 공급 전압으로 완전히 구동하기 위해 추가 구동을 제공하는데 사용될 수 있다. 전술한 바와 같이, 승압 회로(346)의 풀다운 트랜지스터는 승압 제어 회로(예를 들어, 승압 제어 회로(344))에 의해 제공될 수 있는 활성 승압Lo 신호에 의해 활성화될 수 있다. 신호 구동기(300)가 낮은 논리 레벨 출력 신호(OUT)를 구동할 때 승압Lo 신호가 활성화될 수 있다.
도 5b는 본 발명의 일 실시형태에 따라 라인이 종료된 부하를 구동하기 위한 신호 구동기(300)의 제1 및 제2 구동기 구획(320 및 330) 및 승압 회로(346)의 동작을 도시하는 도면이다. 이러한 상황에서, 전형적인 신호 구동기는 출력 신호(OUT)를 높은 또는 낮은 공급 전압(예를 들어, "w/o 승압"으로 도시된 VDDQ 또는 VSSQ)으로 완전히 구동하지 못할 수 있다. 본 발명의 일부 실시형태에서 높은 공급 전압은 높은 논리 레벨(예를 들어, "11") 출력 신호(OUT)를 나타낼 수 있고, 낮은 공급 전압은 낮은 논리 레벨(예를 들어, "00") 출력 신호(OUT)를 나타낼 수 있다. 전술한 바와 같이, 신호 구동기가 출력 신호(OUT)를 높은 공급 전압으로 완전히 구동하지 못하는 것은 예를 들어 회로 성능의 변화에 기인할 수 있다. 회로 성능의 변화는 회로를 제조할 때의 공정의 변화, 회로에 전력을 공급하는 공급 전압의 변화, 및/또는 회로의 동작 온도의 변화에 기인할 수 있다. 그 결과 실제 회로 성능은 이상적인 회로 성능에서 벗어날 수 있다. 더 설명된 바와 같이, 출력 신호(OUT)를 높은 또는 낮은 공급 전압 중 어느 하나의 공급 전압으로 완전히 구동하지 않음으로써, 상이한 데이터를 나타내는 상이한 전압 레벨들 사이의 전압 마진이 감소되어, 데이터 에러에 더 취약할 수 있다.
도 5b에 도시된 바와 같이("w/승압"으로 도시된 바와 같이), 승압 회로(346)는 출력 신호(OUT)를 구동하는 것을 보조하는데 사용될 수 있다. 특히, 승압 회로(346)의 풀다운 트랜지스터는 신호 구동기(300)가 낮은 논리 레벨을 갖는 출력 신호(OUT)를 제공할 때 출력 신호(OUT)를 낮은 공급 전압으로 완전히 구동하기 위해 추가 구동을 제공하는데 사용될 수 있다. 추가적으로, 승압 회로(346)의 풀업 트랜지스터는 신호 구동기(300)가 높은 논리 레벨을 갖는 출력 신호(OUT)를 제공할 때 출력 신호(OUT)를 높은 공급 전압으로 완전히 구동하기 위해 추가 구동을 제공하는데 사용될 수 있다. 전술한 바와 같이, 승압 회로(346)의 풀다운 트랜지스터는 활성 승압Lo 신호에 의해 활성화될 수 있고, 승압 회로(346)의 풀업 트랜지스터는 활성 승압Hi 신호에 의해 활성화될 수 있다. 승압Lo 및 승압Hi 신호는 승압 제어 회로(예를 들어, 승압 제어 회로(344))에 의해 제공될 수 있다. 신호 구동기(300)가 낮은 논리 레벨 출력 신호(OUT)를 구동할 때 승압Lo 신호가 활성일 수 있고, 신호 구동기(300)가 높은 논리 레벨 출력 신호(OUT)를 구동할 때 승압Hi 신호가 활성일 수 있다.
도 5c는 본 발명의 일 실시형태에 따라 낮은 공급 전압(예를 들어, VSSQ)으로 종료되는 부하를 구동하기 위한 신호 구동기(300)의 제1 및 제2 구동기 구획(320 및 330) 및 승압 회로(346)의 동작을 도시하는 도면이다. 이러한 상황에서, 전형적인 신호 구동기는 출력 신호(OUT)를 높은 공급 전압(예를 들어, "w/o 승압"으로 도시된 VDDQ)으로 완전히 구동하지 못할 수 있다. 본 발명의 일부 실시형태에서 높은 공급 전압은 높은 논리 레벨(예를 들어, "11") 출력 신호(OUT)를 나타낼 수 있고, 낮은 공급 전압은 낮은 논리 레벨(예를 들어, "00") 출력 신호(OUT)를 나타낼 수 있다.
도 5c에 도시된 바와 같이("w/승압"으로 도시된 바와 같이), 승압 회로(346)는 출력 신호(OUT)를 구동하는 것을 보조하는데 사용될 수 있다. 특히, 승압 회로(346)의 풀업 트랜지스터는 신호 구동기(300)가 높은 논리 레벨을 갖는 출력 신호(OUT)를 제공할 때 출력 신호(OUT)를 높은 공급 전압으로 완전히 구동하기 위해 추가 구동을 제공하는데 사용될 수 있다. 전술한 바와 같이, 승압 회로(346)의 풀업 트랜지스터는 승압 제어 회로(예를 들어, 승압 제어 회로(344))에 의해 제공될 수 있는 활성 승압Hi 신호에 의해 활성화될 수 있다. 신호 구동기(300)가 높은 논리 레벨 출력 신호(OUT)를 구동할 때 승압Hi 신호가 활성일 수 있다.
본 발명의 일부 실시형태에서, 승압 회로(346)는 공급 전압들 중 단 하나의 공급 전압에만 대응하는 데이터에 추가 구동을 제공할 수 있다. 예를 들어, 본 발명의 일부 실시형태에서, 낮은 공급 전압에 대응하는 데이터는 승압되지만, 높은 공급 전압에 대응하는 데이터는 승압되지 않는다. 승압 회로(346)의 풀업 트랜지스터는 디스에이블될 수 있고, 승압 회로(346)의 풀업 트랜지스터를 활성화하기 위해 신호를 제공하기 위한 회로는 승압 제어 회로에 포함되지 않을 수 있으며, 승압 회로(346)의 풀업 트랜지스터를 활성화시키기 위해 신호를 제공하기 위한 회로는 인에이블되지 않을 수 있고, 또는 높은 공급 전압에 대응하는 데이터에 승압을 제공하지 않기 위해 다른 접근법이 사용될 수 있다. 본 발명의 다른 실시형태에서, 높은 공급 전압에 대응하는 데이터는 승압되지만, 낮은 공급 전압에 대응하는 데이터는 승압되지 않도록 승압 회로(346)의 풀다운 트랜지스터는 디스에이블될 수 있다. 승압 회로(346)의 풀다운 트랜지스터는 디스에이블될 수 있고, 승압 회로(346)의 풀다운 트랜지스터를 활성화하기 위해 신호를 제공하기 위한 회로는 승압 제어 회로에 포함되지 않을 수 있고, 승압 회로(346)의 풀다운 트랜지스터를 활성화하기 위해 신호를 제공하기 위한 회로는 인에이블되지 않을 수 있고, 또는 낮은 공급 전압에 대응하는 데이터에 승압을 제공하지 않기 위해 다른 접근법이 사용될 수 있다. 본 발명의 일부 실시형태에서, 승압 회로(346)는 높은 공급 전압 및 낮은 공급 전압 모두에 대응하는 데이터에 추가 구동을 제공하기 위해 활성화된다. 이러한 실시형태에서, 승압 제어 회로(410)와 승압 제어 회로(420)는 함께 포함될 수 있다.
도 2b는 본 발명의 일 실시형태에 따라 다중 레벨 통신 아키텍처를 위한 장치의 블록도이다. 도 2b의 장치는 도 2a의 장치와 유사하고, 그 결과, 전술한 것과 동일한 구성 요소를 식별하기 위해 도 2a에서와 동일한 참조 번호가 도 2b에서 사용된다. 도 2a의 장치와 대조적으로, 도 2b의 장치는 I/O 버스를 통해 수신기(226)에 결합된 신호 구동기(215)를 포함한다. 수신기(226)는 도 2a의 장치를 참조하여 전술한 바와 같을 수 있다.
신호 구동기(215)는 도 1의 신호 구동기(114) 및/또는 신호 구동기(124)로 구현될 수 있고, 수신기(226)는 도 1의 수신기 및 디코더 회로(116) 및/또는 수신기 및 디코더 회로(126)로 구현될 수 있다. 신호 구동기(215)는, 비트스트림(IN<1> 및 IN<0>)을 수신하고 출력 신호를 승압 제어 회로(245) 및 구동기 회로(240)에 제공하는 입력 회로(243)를 포함할 수 있다. 구동기 회로(240)는 도 2a의 장치를 참조하여 전술한 바와 같을 수 있다. 승압 제어 회로(245)는 입력 회로(243)로부터의 출력 신호에 따라 승압 회로(247)를 제어하기 위해 제어 신호를 제공한다. 승압 회로(247)는 IN<0> 및 IN<1> 비트스트림의 현재 데이터에 기초하여 구동기 회로(240)에 증가된 풀업 능력 및/또는 증가된 풀다운 능력을 제공하도록 제어될 수 있다.
동작 시, 신호 구동기(215)는 IN<0> 및 IN<1> 비트스트림을 수신할 수 있고, 각각의 데이터 기간 동안, 구동기 회로(240)는 RX<0> 및 RX<1> 비트스트림을 제공하기 위해 수신기(226)에 의해 사용될 전압으로 I/O 버스의 신호 라인을 구동할 수 있다. 다중 레벨 신호는 비트스트림마다 하나의 신호 라인보다 더 적은 신호 라인을 사용하여 IN<0> 및 IN<1> 비트스트림의 데이터를 나타내는데 사용될 수 있다. 도 2b는 비트스트림(RX<0> 및 RX<1>)을 제공하기 위해 비트스트림(IN<0> 및 IN<1>)에 따라 동작하는 것을 도시하지만, 본 발명의 다른 실시형태에서 비트스트림의 수는 상이할 수 있다. 예를 들어, 본 발명의 일부 실시형태에서, IN<0> 및 IN<1> 비트스트림에 더하여 제3 비트스트림 IN<2>이 신호 구동기(215)에 더 제공될 수 있고, IN<0>, IN<1> 및 IN<2> 비트스트림으로부터의 데이터를 나타내는 다중 레벨 신호가 I/O 버스를 통해 제공될 수 있다. 이러한 실시형태는 본 발명의 범위 내에 있다.
도 6은 본 발명의 일 실시형태에 따른 입력 회로(600)의 개략도이다. 입력 회로(600)는 본 발명의 일부 실시형태에서 도 2b의 입력 회로(243)에 포함될 수 있다. 입력 회로(600)는 D 플립 플롭 회로(610 및 620) 및 D 플립 플롭 회로(640 및 660)를 포함한다. D 플립 플롭 회로(610)는 IN<1> 비트스트림을 수신하고, D 플립 플롭 회로(640)는 IN<0> 비트스트림을 수신한다. D 플립 플롭 회로(610) 및 D 플립 플롭 회로(640)는 클록 신호(CLK)에 의해 클록되고, D 플립 플롭 회로(620) 및 D 플립 플롭 회로(660)는 CLK 신호와 상보적인 클록 신호(CLKF)에 의해 클록된다. 즉, CLK 신호의 상승 에지는 CLKF 신호의 하강 에지에 대응하고, CLK 신호의 하강 에지는 CLKF 신호의 상승 에지에 대응한다. 본 발명의 일부 실시형태에서, CLK 신호는 시스템 클록 신호 또는 이 시스템 클록 신호로부터 유도된 클록 신호일 수 있다. 시스템 클록 신호는, 예를 들어, 상이한 회로들 사이에 데이터를 제공하기 위해 동작을 동기화시키기 위해 더 큰 시스템의 상이한 회로에 제공되는 클록 신호일 수 있다. D 플립 플롭 회로(610, 620, 640, 및 660)는 활성 리셋 신호(RST)가 D 플립 플롭 회로에 제공될 때 알려진 논리 레벨을 갖는 출력을 제공하도록 리셋될 수 있다. D 플립-플롭 회로(610, 620, 640, 및 660)는 예를 들어, 전력 공급 시퀀스 등의 일부로서 반도체 디바이스의 리셋 시에 리셋될 수 있다.
동작 시, D 플립-플롭 회로(610)는 CLK 신호의 상승 에지에 응답하여 IN<1> 비트스트림의 현재 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(D<1>)를 제공한다. D 플립 플롭 회로(620)는 CLKF 신호의 상승 에지에 응답하여 D<1> 신호의 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(IND<1>)를 제공한다. 마찬가지로, D 플립-플롭 회로(640)는 CLK 신호의 상승 에지에 응답하여 IN<0> 비트스트림의 현재 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(D<0>)를 제공한다. D 플립 플롭 회로(660)는 CLKF 신호의 상승 에지에 응답하여 D<0> 신호의 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(IND<0>)를 제공한다. CLK 신호를 참조하면, CLK 신호의 상승 에지에 응답하여 IN<1> 및 IN<0> 비트스트림이 래치되고 D<1> 및 D<0> 신호가 제공되고, CLK 신호의 하강 에지(즉, CLKF 신호의 상승 에지)에 응답하여 D<1> 및 D<0> 신호는 래치되고 IND<1> 및 IND<0> 신호가 제공된다. 따라서, IND<1> 및 IND 0> 신호는 CLK 신호의 클록 기간의 절반만큼 지연된 D<1> 및 D<0> 신호의 논리 레벨을 갖는다.
도 7a는 본 발명의 일 실시형태에 따른 풀업 논리 회로(700)의 개략도이다. 풀업 논리 회로(700)는 본 발명의 일부 실시형태에서 도 2b의 승압 제어 회로(245)에 포함될 수 있다. 풀업 논리 회로(700)는, 예를 들어 입력 회로(600)로부터 D<1> 및 D<0> 신호를 수신하고, D<1> 및 D<0> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(IN_11F)를 제공하는 NAND 논리 회로(710)를 포함한다. 풀업 논리 회로(700)는 예를 들어 입력 회로(600)로부터 IND<1> 및 IND<0> 신호를 수신하는 NAND 논리 회로(720)를 더 포함한다. NAND 논리 회로(720)는 IND<1> 및 IND<0> 신호에 NAND 논리 연산으로부터 발생하는 출력 신호(IND_11F)를 인버터 회로(730)에 제공한다. 인버터 회로(730)는 IND_11F 신호와 상보인 출력 신호(IND_11)를 제공한다. NOR 논리 회로는 NAND 논리 회로(710)로부터 IN_11F 신호를 수신하고 인버터 회로(730)로부터 IND_11 신호를 수신하며, NOR 논리 연산으로부터 발생하는 출력 신호(PREPU)를 제공한다.
동작 시, 논리 회로(700)는 IN<1> 및 IN<0> 비트스트림의 데이터가 이전 값으로부터 "11"의 현재 데이터로 변할 때 활성 PREPU 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 즉, IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "00", "01" 또는 "10"이고, 데이터가 "11"의 현재 데이터로 변하는 경우, 논리 회로(700)는 활성 PREPU 신호를 제공한다. 논리 회로(700)는 이전 데이터로부터 IN<1> 및 IN<0> 비트스트림으로 표현된 현재 데이터로 더 변하는 경우 비활성 PREPU 신호를 제공한다. 즉, 논리 회로(700)는 IN<1> 및 IN<0> 비트스트림이 이전 데이터로부터 "00", "01" 또는 "10"의 현재 데이터로 변하는 경우 비활성 PREPU 신호를 제공한다. 논리 회로(700)에 의해 제공되는 활성 PREPU 신호는 높은 공급 전압의 전압을 갖는 OUT 신호를 제공하기 위해 공통 노드를 높은 공급 전압으로 구동하는 것을 보조하도록 추가 구동을 제공하기 위해 승압 회로, 예를 들어, 신호 구동기(300)의 승압 회로(346)를 활성화하는 데 사용될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, PREPU 신호는 OUT 신호의 데이터 기간의 일부 동안 활성이다. 예를 들어, 본 발명의 일부 실시형태에서, PREPU 신호는 공통 노드를 높은 공급 전압으로 구동하는 것을 보조하기 위해 활성인 것으로 제한된다.
NAND 논리 회로(710)는 D<1> 및 D<0>이 모두 높은 논리 레벨(즉, "11"의 현재 데이터를 나타내는 IN<1> 및 IN<0> 비트스트림으로부터 발생하는 레벨)일 때 낮은 논리 레벨(IN_11F) 신호를 제공한다. IND_11F 신호를 수신하기 위해 NAND 논리 회로(720)에 결합된 인버터 회로(730)는 IND<1> 및 IND<0>이 모두 높은 논리 레벨(즉, D<1> 및 D<0>이 모두 높은 논리 레벨인 것으로부터 발생하는 레벨)일 때 낮은 논리 레벨(IND_11)을 제공한다. IND<1> 및 IND<0>은 예를 들어 CLK 신호의 클록 기간의 절반만큼 D<1> 및 D<0>에 대해 지연된다는 것을 상기하자. NOR 논리 게이트는 IN_11F 및 IND_11 신호가 낮은 논리 레벨을 가질 때 활성 PREPU 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 그 결과, PREPU 신호는 D<1> 및 D<0>이 모두 높은 논리 레벨에 있을 때, 그리고 CLK 신호의 상승 에지 후 CLK 신호의 클록 사이클의 절반 동안 활성이다. PREPU 신호는, D<1> 및 D<0>에 대해 IND<1> 및 IND<0>이 클록 사이클의 절반만큼 지연되면, IND_11 신호가 낮은 논리 레벨에 있는 한편, IN_11F 신호는 (D<1> 및 D<0>이 모두 높은 논리 레벨인 것으로부터) 낮은 논리 레벨에 있기 때문에, CLK 신호의 클록 사이클의 절반 동안 활성이지만, IND<1> 및 IND<0>이 또한 (D<1> 및 D<0>이 모두 높은 논리 레벨에 있는 것으로부터 발생하는) 높은 논리 레벨이 되기 전에 CLK 신호의 클록 사이클의 절반 동안 활성이다. 그 결과, PREPU 신호는 CLK 신호의 클록 사이클의 절반 동안 활성이다.
도 7b는 본 발명의 일 실시형태에 따른 풀다운 논리 회로(750)의 개략도이다. 풀다운 논리 회로(750)는 본 발명의 일부 실시형태에서 도 2b의 승압 제어 회로(245)에 포함될 수 있다. 풀다운 논리 회로(750)는, 예를 들어 입력 회로(600)로부터 D<1> 및 D<0> 신호를 수신하고, D<1> 및 D<0> 신호의 NOR 논리 연산으로부터 발생하는 출력 신호(IN_00)를 제공하는 NOR 논리 회로(760)를 포함한다. IN_00 신호는 인버터 회로(780)에 제공된다. 인버터 회로(780)는 IN_00 신호와 상보인 출력 신호(IN_00F)를 제공한다. 풀다운 논리 회로(750)는 예를 들어 입력 회로(600)로부터 IND<1> 및 IND<0> 신호를 수신하고, IND<1> 및 IND<0> 신호에 NOR 논리 연산으로부터 발생하는 출력 신호(IND_00)를 제공하는 NOR 논리 회로(770)를 더 포함한다. NOR 논리 회로는 인버터 회로(780)로부터 IN_00F 신호를 수신하고 NOR 논리 회로(770)로부터 IND_00 신호를 수신하며, NOR 논리 연산으로부터 발생하는 출력 신호(PREPD)를 제공한다.
동작 시, IN<1> 및 IN<0> 비트스트림의 데이터가 이전 값으로부터 "00"의 현재 데이터로 변할 때 논리 회로(750)는 활성 PREPD 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 즉, IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "01", "10" 또는 "11"이고, 데이터가 "00"의 현재 데이터로 변하는 경우, 논리 회로(750)는 활성 PREPD 신호를 제공한다. 논리 회로(750)는 이전 데이터로부터 IN<1> 및 IN<0> 비트스트림으로 표현되는 현재 데이터로 더 변하는 경우 비활성 PREPD 신호를 제공한다. 즉, 논리 회로(750)는 IN<1> 및 IN<0> 비트스트림이 이전 데이터로부터 "01", "10" 또는 "11"의 현재 데이터로 변하는 경우 비활성 PREPD 신호를 제공한다. 논리 회로(750)에 의해 제공되는 활성 PREPD 신호는 낮은 공급 전압의 전압을 갖는 OUT 신호를 제공하기 위해 공통 노드를 낮은 공급 전압으로 구동하는 것을 보조하도록 추가 구동을 제공하기 위해 승압 회로, 예를 들어, 신호 구동기(300)의 승압 회로(346)를 활성화하는 데 사용될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, PREPD 신호는 OUT 신호의 데이터 기간의 일부 동안 활성이다. 예를 들어, 본 발명의 일부 실시형태에서, PREPD 신호는 공통 노드를 낮은 공급 전압으로 구동하는 것을 보조하기 위해 활성인 것으로 제한된다.
NOR 논리 회로(760)에 결합된 인버터 회로(780)는 D<1> 및 D<0>이 모두 낮은 논리 레벨(즉, "00"의 현재 데이터를 나타내는 IN<1> 및 IN<0> 비트스트림으로부터 발생하는 레벨)일 때 낮은 논리 레벨(IN_00F) 신호를 제공한다. NOR 논리 회로(770)는 IND<1> 및 IND<0>이 모두 낮은 논리 레벨(즉, D<1> 및 D<0>이 모두 낮은 논리 레벨인 것으로부터 발생하는 레벨)일 때 높은 논리 레벨(IND_00) 신호를 제공한다. IND<1> 및 IND<0>은 예를 들어 CLK 신호의 클록 기간의 절반만큼 D<1> 및 D<0>에 대해 지연된다는 것을 상기하자. IN_00F 및 IND_00 신호가 낮은 논리 레벨을 가질 때 NOR 논리 게이트(790)는 활성 PREPD 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 그 결과, PREPD 신호는 D<1> 및 D<0>이 모두 낮은 논리 레벨에 있을 때, 그리고 CLK 신호의 상승 에지 후 CLK 신호의 클록 사이클의 절반 동안 활성이다. PREPD 신호는, D<1> 및 D<0>에 대해 IND<1> 및 IND<0>이 클록 사이클의 절반만큼 지연되면, IND_00 신호가 낮은 논리 레벨에 있는 한편, IN_00F 신호는 (D<1> 및 D<0>이 모두 낮은 논리 레벨인 것으로부터) 낮은 논리 레벨에 있기 때문에 CLK 신호의 클록 사이클의 절반 동안 활성이지만, IND<1> 및 IND<0>이 또한 (D<1> 및 D<0>이 모두 낮은 논리 레벨에 있는 것으로부터 발생하는) 낮은 논리 레벨이 되고 NOR 논리 회로(770)가 높은 논리 레벨(IND_00)을 제공하기 전에 CLK 신호의 클록 사이클의 절반 동안 활성이다. 그 결과, PREPD 신호는 CLK 신호의 클록 사이클의 절반 동안 활성이다.
본 발명의 일부 실시형태에서, 신호 구동기(300)의 승압 회로(346)는 높은 공급 전압 및 낮은 공급 전압에 모두 대응하는 데이터에 추가 구동을 제공하도록 활성화된다. 이러한 실시형태에서, 승압 제어 회로(700 및 750)는 승압 회로(346)를 제어하기 위해 함께 사용될 수 있다.
도 8은 본 발명의 일 실시형태에 따라 입력 회로(600) 및 풀업 및 풀다운 논리 회로(700 및 750)를 갖는 신호 구동기(300)의 동작 동안 다양한 신호를 도시하는 타이밍도이다. 본 실시예에서, IND<1> 신호는 IN<1> 비트스트림 대신에 제1 구동기 구획(320)에 제공되고, IND<0> 신호는 IN<0> 비트스트림 대신에 제2 구동기 구획(330)에 제공된다. PREPU 및 PREPD 신호는 승압Hi 및 승압Lo 신호 대신에 승압 회로(346)에 제공된다. 도 8의 실시예에서, 출력은 높은 공급 전압으로 종료되어, 1.2V로 표현되는 "11" 데이터, 1.0V로 표현되는 "10" 데이터, 0.8V로 표현되는 "01" 데이터, 및 0.6V로 표현되는 "00" 데이터를 생성한다. 본 발명의 다른 실시형태는 다른 전압 레벨을 사용하여 데이터 값을 나타낼 수 있다.
시간(T0)에서, 입력 회로(600)의 D 플립 플롭(610 및 640)은 (CLKF 신호의 하강 에지에 대응하는 것으로 도 8에 도시된) CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 본 실시예에서, 시간(T0)에서 데이터는 "10"이다. D 플립 플롭(610)은 높은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T0) 직후에 낮은 논리 레벨(D<0>) 신호(도 8에는 도시되지 않음)를 제공한다. 시간(T1)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 (CLK 신호의 하강 에지에 대응하는) CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 높은 논리 레벨은 높은 논리 레벨(IND<1>) 신호를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 낮은 논리 레벨은 시간(T1) 직후에 낮은 논리 레벨(IND<0>) 신호(도 8에는 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 제1 구동기 구획(320)의 풀업 트랜지스터가 활성화되고 제2 구동기 구획(330)의 풀다운 트랜지스터가 활성화되도록 구동기 회로(300)에 제공되어, 시간(TA)에서 ("10"의 출력 데이터에 대응하는) 중간-높은 전압을 갖는 OUT 신호를 제공한다. 승압 회로(346)의 풀업 트랜지스터와 풀다운 트랜지스터 중 그 어느 것도 "10"의 현재 데이터에 의해 활성화되지 않는다.
시간(T2)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 시간(T2)에서 데이터는 "11"이다. D 플립 플롭(610)은 높은 논리 레벨(D<1>) 신호를 유지하고, D 플립 플롭(640)은 시간(T2) 직후에 높은 논리 레벨(D<0>) 신호(도 8에 도시되지 않음)를 제공한다. 풀업 논리 회로(700)의 NAND 논리 회로(710)는 D<1> 및 D<0> 신호의 높은 논리 레벨로 인해 낮은 논리 레벨(IN_11F)신호를 제공한다. 인버터 회로(730)에 의해 제공된 IND_11 신호가 "10"의 이전 데이터로부터 여전히 낮은 논리 레벨에 있는 경우, XOR 논리 회로(740)는 시간(TB)에서 활성 PREPU 신호를 제공한다. 활성 PREPU 신호는 OUT 신호를 제공할 때 공통 노드를 풀업하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀업 트랜지스터를 활성화한다.
시간(T3)에서, 입력 회로(600)의 D 플립-플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 높은 논리 레벨은 높은 논리 레벨(IND<1>) 신호를 유지하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 높은 논리 레벨은 시간(T3) 직후에 높은 논리 레벨(IND<0>) 신호(도 8에 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀업 트랜지스터와 함께, 제1 구동기 구획(320)의 풀업 트랜지스터가 활성화되고 제2 구동기 구획(330)의 풀업 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TC)에서 ("11"의 출력 데이터에 대응하는) 높은 공급 전압의 전압을 갖는 OUT 신호가 제공된다.
IND<1> 및 IND<0> 신호가 풀업 논리 회로(700)의 NAND 논리 회로(720) 및 인버터 회로(730)를 통해 전파된 후, IND_11 신호는 높은 논리 레벨로 전환되고, 이는 XOR 논리 회로(740)가 비활성 PREPU 신호를 제공하게 한다. PREPU 신호가 비활성으로 변하면 승압 회로(346)의 풀업 트랜지스터를 비활성화시킨다. 따라서, IN<1> 및 IN<0> 비트스트림으로 표현되는 현재 데이터가 "11"인 경우, 승압 회로(346)는 OUT 신호의 데이터 기간의 일부 동안, 예를 들어, OUT 신호가 높은 공급 전압으로 전이되는 동안 공통 노드를 높은 공급 전압으로 풀업하기 위해 추가 구동을 제공한다. OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
시간(T4)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 시간(T4)에서 데이터는 "00"이다. D 플립 플롭(610)은 낮은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T4) 직후에 낮은 논리 레벨(D<0>) 신호(도 8에는 도시되지 않음)를 제공한다. 풀다운 논리 회로(750)의 인버터 회로(780)는 NOR 논리 회로(760)가 낮은 논리 레벨(D<1> 및 D<0>)신호를 수신할 때 낮은 논리 레벨(IN_00F) 신호를 제공한다. 이때, NAND 논리 회로(770)에 의해 제공된 IND_00 신호는 "11"의 이전 데이터로부터 여전히 낮은 논리 레벨에 있으며, 그 결과 NOR 논리 회로(790)는 시간(TD)에서 활성 PREPD 신호를 제공한다. 활성 PREPD 신호는 OUT 신호를 제공할 때 공통 노드를 풀다운하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀다운 트랜지스터를 활성화한다.
시간(T5)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 낮은 논리 레벨은 낮은 논리 레벨(IND<1>) 신호를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 낮은 논리 레벨은 시간(T5) 직후에 낮은 논리 레벨(IND<0>) 신호(도 8에 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀다운 트랜지스터와 함께, 제1 구동기 구획(320)의 풀다운 트랜지스터가 활성화되고 제2 구동기 구획(330)의 풀다운 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TE)에서 ("00"의 출력 데이터에 대응하는) 낮은 공급 전압의 전압을 갖는 OUT 신호가 제공된다.
IND<1> 및 IND<0> 신호가 풀다운 논리 회로(750)의 NOR 논리 회로(770)를 통해 전파된 후, IND_00 신호는 높은 논리 레벨로 전환되고, 이는 XOR 논리 회로(790)가 비활성 PREPD 신호를 제공하게 한다. PREPD 신호가 비활성으로 변하면 승압 회로(346)의 풀다운 트랜지스터를 비활성화시킨다. 따라서, IN<1> 및 IN<0> 비트스트림으로 표현되는 현재 데이터가 "00"인 경우, 승압 회로(346)는 OUT 신호의 데이터 기간의 일부 동안, 예를 들어, OUT 신호가 낮은 공급 전압으로 전이되는 동안 공통 노드를 낮은 공급 전압으로 풀다운하기 위해 추가 구동을 제공한다. 전술한 바와 같이, OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
시간(T6)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 시간(T6)에서 데이터는 "11"이다. D 플립 플롭(610)은 높은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T6) 직후에 높은 논리 레벨(D<0>) 신호(도 8에는 도시되지 않음)를 제공한다. 풀업 논리 회로(700)는 OUT 신호를 제공할 때 공통 노드를 풀업하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀업 트랜지스터를 활성화하도록 시간(TF)에서 활성 PREPU 신호를 제공함으로써 응답한다.
시간(T7)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 높은 논리 레벨은 높은 논리 레벨(IND<1>) 신호를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 높은 논리 레벨은 시간(T7) 직후에 높은 논리 레벨(IND<0>) 신호(도 8에 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. 신호 구동기 회로(300)의 제1 및 제2 구동기 구획(320 및 330)의 풀업 트랜지스터는, 공통 노드를 높은 공급 전압의 전압으로 구동하고 시간(TG)에서 ("11"의 출력 데이터에 대응하는) 높은 공급 전압의 전압을 갖는 OUT 신호를 제공하기 위해 승압 회로(346)의 활성화된 풀업 트랜지스터와 함께 활성화된다. IND<1> 및 IND<0> 신호가 풀업 논리 회로(700)의 NAND 논리 회로(720) 및 인버터 회로(730)를 통해 전파된 후, IND_11 신호는 높은 논리 레벨로 전환되고, XOR 논리 회로(740)는 비활성 PREPU 신호를 제공한다. 비활성 PREPU 신호는 승압 회로(346)의 풀업 트랜지스터를 비활성화시킨다.
시간(T8)에서 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 시간(T8)에서 데이터는 "01"이다. D 플립 플롭(610)은 낮은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T8) 직후에 높은 논리 레벨(D<0>) 신호(도 8에는 도시되지 않음)를 제공한다. 시간(T9)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 낮은 논리 레벨은 낮은 논리 레벨(IND<1>) 신호를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 높은 논리 레벨은 시간(T9) 직후에 높은 논리 레벨(IND<0>) 신호(도 8에 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 제1 구동기 구획(320)의 풀다운 트랜지스터가 활성화되고, 제2 구동기 구획(330)의 풀업 트랜지스터가 활성화되도록 신호 구동기(300)에 제공되어, 시간(TH)에서 ("01"의 출력 데이터에 대응하는) 중간-낮은 전압을 갖는 OUT 신호를 제공한다. 승압 회로(346)의 풀업 트랜지스터와 풀다운 트랜지스터 중 그 어느 것도 "01"의 현재 데이터에 의해 활성화되지 않는다.
도 9a는 본 발명의 일 실시형태에 따른 풀업 논리 회로(900)의 개략도이다. 풀업 논리 회로(900)는 본 발명의 일부 실시형태에서 도 2b의 승압 제어 회로(245)에 포함될 수 있다. 풀업 논리 회로(900)는 D<1> 및 INDF<1> 신호를 수신하는 NAND 논리 회로(910)를 포함한다. 입력 회로(600)는 D<1> 신호를 제공할 수 있고, 입력 회로(600)는 IND<1> 신호를 더 제공할 수 있다. INDF<1> 신호는 IND<1> 신호와 상보이며, 입력 회로(600)로부터 IND<1> 신호를 수신하고 INDF<1> 신호를 제공하는 인버터 회로(도시되지 않음)에 의해 제공될 수 있다. NAND 논리 회로(910)는 D<1> 및 INDF<1> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(ndpu0)를 제공한다. 풀업 논리 회로(900)는 NAND 논리 회로(920 및 930)를 더 포함한다. NAND 논리 회로(920)는 D<0>, INDF<1>, INDF<0> 신호를 수신한다. 입력 회로(600)는 D<0> 신호를 제공할 수 있고, 입력 회로(600)는 IND<0> 신호를 더 제공할 수 있다. INDF<0> 신호는 IND<0> 신호와 상보이며, 입력 회로(600)로부터 IND<0> 신호를 수신하고 INDF<0> 신호를 제공하는 인버터 회로(도시되지 않음)에 의해 제공될 수 있다. NAND 논리 회로(920)는 D<0>, INDF<1> 및 INDF<0> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(ndpu1)를 제공한다. NAND 논리 회로(930)는 D<1>, D<0> 및 INDF<0> 신호를 수신한다. NAND 논리 회로(930)는 D<1>, D<0> 및 INDF<0> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(ndpu2)를 제공한다. NAND 논리 회로(940)는 NAND 논리 회로(910, 920 및 930)로부터 ndpu0, ndpu1 및 ndpu2 신호를 수신하고, NAND 논리 연산으로부터 발생하는 출력 신호(PREPU)를 제공한다. PREPU 신호는 승압 회로(346)의 풀업 트랜지스터를 제어하는데 사용될 수 있다.
동작 시, 풀업 논리 회로(900)는 IN<1> 및 IN<0> 비트스트림의 데이터가 이전 데이터로부터 이 이전 데이터보다 더 높은 전압으로 표현되는 현재 데이터로 변할 때 활성 PREPU 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 즉, IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "00"인 경우, 풀업 논리 회로(900)는 현재 데이터가 "01", "10" 및 "11"인 것에 대해 활성 PREPU 신호를 제공하고; IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "01"인 경우, 풀업 논리 회로(900)는 현재 데이터가 "10" 및 "11"인 것에 대해 활성 PREPU 신호를 제공하고; 그리고 IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "10"인 경우, 풀업 논리 회로(900)는 현재 데이터가 "11"인 것에 대해 활성 PREPU 신호를 제공한다. 논리 회로(900)에 의해 제공되는 활성 PREPU 신호는 OUT 신호를 제공하기 위해 공통 노드를 더 높은 전압으로 구동하는 것을 보조하도록 추가 구동을 제공하기 위해 승압 회로, 예를 들어, 신호 구동기(300)의 승압 회로(346)를 활성화하는데 사용될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, PREPU 신호는 OUT 신호의 데이터 기간의 일부 동안 활성이다. 예를 들어, 본 발명의 일부 실시형태에서, PREPU 신호는 이전 데이터보다 더 높은 전압으로 표현되는 현재 데이터로 변할 때 더 높은 전압으로 전이되는 동안 공통 노드를 구동하는 것을 보조하기 위해 활성인 것으로 제한된다. 즉, OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
도 9b는 본 발명의 일 실시형태에 따른 풀다운 논리 회로(950)의 개략도이다. 풀다운 논리 회로(950)는 본 발명의 일부 실시형태에서 도 2b의 승압 제어 회로(245)에 포함될 수 있다. 풀다운 논리 회로(950)는 IND<1> 및 DDF<1> 신호를 수신하는 NAND 논리 회로(960)를 포함한다. 입력 회로(600)는 IND<1> 신호를 제공할 수 있고, 입력 회로(600)는 D<1> 신호를 더 제공할 수 있다. DDF<1> 신호는 D<1> 신호와 상보이며, 입력 회로(600)로부터 D<1> 신호를 수신하고 DDF<1> 신호를 제공하는 인버터 회로(도시되지 않음)에 의해 제공될 수 있다. NAND 논리 회로(960)는 DDF<1> 및 IND<1> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(ndpd0)를 제공한다. 풀다운 논리 회로(950)는 NAND 논리 회로(970 및 980)를 더 포함한다. NAND 논리 회로(970)는 IND<0>, DDF<1>, DDF<0> 신호를 수신한다. 입력 회로(600)는 IND<0> 신호를 제공할 수 있고, 입력 회로(600)는 D<0> 신호를 더 제공할 수 있다. DDF<0> 신호는 D<0> 신호와 상보이며, 입력 회로(600)로부터 D<0> 신호를 수신하고 DDF<0> 신호를 제공하는 인버터 회로(도시되지 않음)에 의해 제공될 수 있다. NAND 논리 회로(970)는 IND<0>, DDF<1> 및 DDF<0> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(ndpd1)를 제공한다. NAND 논리 회로(980)는 IND<1>, IND<0> 및 DDF<0> 신호를 수신한다. NAND 논리 회로(980)는 IND<1>, IND<0> 및 DDF<0> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(ndpd2)를 제공한다. NAND 논리 회로(990)는 NAND 논리 회로(960, 970, 및 980)로부터 ndpd0, ndpd1 및 ndpd2 신호를 수신하고, NAND 논리 연산으로부터 발생하는 출력 신호(PREPD)를 제공한다. PREPD 신호는 승압 회로(346)의 풀다운 트랜지스터를 제어하는데 사용될 수 있다.
동작 시, IN<1> 및 IN<0> 비트스트림의 데이터가 이전 데이터로부터 이 이전 데이터보다 더 낮은 전압으로 표현되는 현재 데이터로 변할 때 풀다운 논리 회로(950)는 활성 PREPD 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 즉, IN<1> 및 IN<0> 비트스트림으로 표현된 이전 데이터가 "11"인 경우, 풀다운 논리 회로(950)는 현재 데이터가 "00", "01" 및 "10"인 것에 대해 활성 PREPD 신호를 제공하고; IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "10"인 경우, 풀다운 논리 회로(950)는 현재 데이터가 "01" 및 "00"인 것에 대해 활성 PREPD 신호를 제공하고; 그리고 IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "01"인 경우, 풀업 논리 회로(950)는 현재 데이터가 "00"인 것에 대해 활성 PREPD 신호를 제공한다. 논리 회로(950)에 의해 제공되는 활성 PREPD 신호는 OUT 신호를 제공하기 위해 공통 노드를 더 낮은 전압으로 구동하는 것을 보조하도록 추가 구동을 제공하기 위해 승압 회로, 예를 들어, 신호 구동기(300)의 승압 회로(346)를 활성화하는 데 사용될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, PREPD 신호는 OUT 신호의 데이터 기간의 일부 동안 활성이다. 예를 들어, 본 발명의 일부 실시형태에서, PREPD 신호는 이전 데이터보다 더 낮은 전압으로 표현되는 현재 데이터로 변할 때 더 낮은 전압으로 전이되는 동안 공통 노드를 구동하는 것을 보조하기 위해 활성인 것으로 제한된다. 즉, OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
도 10은 본 발명의 일 실시형태에 따른 입력 회로(600) 및 풀업 및 풀다운 논리 회로(900 및 950)를 갖는 신호 구동기(300)의 동작 동안 다양한 신호를 도시하는 타이밍도이다. 본 실시예에서, IND<1> 신호는 IN<1> 비트스트림 대신에 제1 구동기 구획(320)에 제공되고, IND<0> 신호는 IN<0> 비트스트림 대신에 제2 구동기 구획(330)에 제공된다. PREPU 및 PREPD 신호는 승압Hi 및 승압Lo 신호 대신에 승압 회로(346)에 제공된다. 도 10의 실시예에서, 출력은 높은 공급 전압으로 종료되어, 1.2V로 표현되는 "11" 데이터, 1.0V로 표현되는 "10" 데이터, 0.8V로 표현되는 "01" 데이터, 및 0.6V로 표현되는 "00" 데이터를 생성한다. 본 발명의 다른 실시형태는 다른 전압 레벨을 사용하여 데이터 값을 나타낼 수 있다.
시간(T0)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 (CLKF 신호의 하강 에지에 대응하는 도 10에 도시된) CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 본 실시예에서, 시간(T0) 이전에 이전 데이터는 "01"이고 시간(T0)에서 현재 데이터는 "10"이다. 현재 데이터 "10"이 래치되면 D 플립 플롭(610)이 높은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T0) 직후에 낮은 논리 레벨(D<0>) 신호(도 10에는 도시되지 않음)를 제공한다. 풀업 논리 회로(900)를 참조하면, CLKF 신호의 상승 에지에 의해 아직 클록되지 않은 입력 회로의 D 플립 플롭(620 및 660)으로 인해 이전 데이터에 기초하여 INDF<1>은 높은 논리 레벨이고 INDF<0> 신호는 낮은 논리 레벨이다. 그 결과, NAND 논리 회로(940)는 시간(TA)에서 활성 PREPU 신호를 제공한다. 활성 PREPU 신호는 OUT 신호를 제공할 때 공통 노드를 풀업하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀업 트랜지스터를 활성화한다. 앞에서 설명한 바와 같이, 승압 회로(346)는, 예를 들어 이전 데이터가 "01"이고 현재 데이터가 "10"인 본 실시예에서, IN<1> 및 IN<0> 비트스트림의 데이터가 이전 데이터로부터 이 이전 데이터보다 더 높은 전압으로 표현되는 현재 데이터로 변할 때, 공통 노드를 더 높은 전압으로 구동하는 것을 보조하기 위해 활성화된다.
시간(T1)에서, 입력 회로(600)의 D 플립-플롭(620 및 660)은 (CLK 신호의 하강 에지에 대응하는) CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 높은 논리 레벨은 높은 논리 레벨(IND<1>) 신호(또한 낮은 논리 레벨(INDF<1>) 신호를 초래함)를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 낮은 논리 레벨은 시간(T1) 직후에 낮은 논리 레벨(IND<0>) 신호(도 10에 도시되지 않음, 이 또한 높은 논리 레벨(INDF<0>) 신호를 초래함)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀업 트랜지스터와 함께, 제1 구동기 구획(320)의 풀업 트랜지스터가 활성화되고 제2 구동기 구획(330)의 풀다운 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TB)에서 ("10"의 출력 데이터에 대응하는) 중간-높은 전압을 갖는 OUT 신호가 제공된다. INDF<1> 및 INDF<0> 신호가 풀업 논리 회로(900)의 NAND 논리 회로(910, 920, 930 및 940)를 통해 전파된 후, PREPU 신호는 비활성으로 변한다. PREPU 신호가 비활성으로 변하면 승압 회로(346)의 풀업 트랜지스터를 비활성화시킨다. 따라서, 현재 데이터가 이전 데이터보다 더 높은 전압으로 표현될 때, 승압 회로(346)는 OUT 신호의 데이터 기간의 일부 동안, 예를 들어, OUT 신호가 더 높은 전압으로 전이되는 동안, 공통 노드를 풀업하기 위해 추가 구동을 제공한다. OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
시간(T2)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 본 실시예에서, 시간(T2) 이전에 이전 데이터는 "10"이고 시간(T2)에서 현재 데이터는 "11"이다. 현재 데이터 "11"이 래치되면 D 플립 플롭(610)은 높은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T2) 직후에 높은 논리 레벨(D<0>)(도 10에는 도시되지 않음) 신호를 제공한다. CLKF 신호의 상승 에지에 의해 아직 클록되지 않은 입력 회로의 D 플립 플롭(620 및 660)으로 인해 이전 데이터에 기초하여 INDF<1>은 낮은 논리 레벨이고 INDF<0> 신호는 높은 논리 레벨이다. 그 결과, NAND 논리 회로(940)는 OUT 신호를 제공할 때 공통 노드를 풀업하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀업 트랜지스터를 활성화하도록 시간(TC)에서 활성 PREPU 신호를 제공한다. 활성화된 승압 회로(346)는 공통 노드를 이전 데이터 "10"의 전압으로부터 현재 데이터 "11"의 더 높은 전압으로 구동하는 것을 보조한다.
시간(T3)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 높은 논리 레벨은 높은 논리 레벨(IND<1>) 신호(또한 낮은 논리 레벨(INDF<1>) 신호를 초래함)를 제공하도록 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 높은 논리 레벨은 시간(T3) 직후에 높은 논리 레벨(IND<0>) 신호(도 10에는 도시되어 있지 않음, 이 또한 낮은 논리 레벨(INDF<0>) 신호를 초래함)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀업 트랜지스터와 함께, 제1 및 제2 구동기 구획(320 및 330)의 풀업 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TD)에서 ("11"의 출력 데이터에 대응하는) 높은 공급 전압을 갖는 OUT 신호가 제공된다. INDF<1> 및 INDF<0> 신호가 풀업 논리 회로(900)의 NAND 논리 회로(910, 920, 930 및 940)를 통해 전파된 후, PREPU 신호는 OUT 신호를 더 높은 전압으로 전이되는 동안 공통 노드를 풀업하도록 추가 구동을 제공한 후 승압 회로(346)의 풀업 트랜지스터를 비활성화하기 위해 비활성으로 변한다. OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
시간(T4)에서 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 본 실시예에서, 시간(T4) 이전에 이전 데이터는 "11"이고 시간(T4)에서 현재 데이터는 "00"이다. 현재 데이터 "00"이 래치되면 D 플립 플롭(610)이 낮은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T4) 직후에 낮은 논리 레벨(D<0>) 신호(도 10에는 도시되지 않음)를 제공한다. DDF<1> 및 DDF<0> 신호의 상보적인 특성으로 인해, DDF<1> 신호는 높은 논리 레벨이고 DDF<0> 신호는 높은 논리 레벨이다. 풀다운 논리 회로(950)를 참조하면, CLKF 신호의 상승 에지에 의해 아직 클록되지 않은 입력 회로의 D 플립 플롭(620 및 660)으로 인해 이전 데이터에 기초하여 IND<1>은 높은 논리 레벨에 있고 IND<0> 신호는 높은 논리 레벨에 있다. 그 결과, NAND 논리 회로(990)는 OUT 신호를 제공할 때 공통 노드를 풀다운하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀다운 트랜지스터를 활성화하도록 시간(TE)에서 활성 PREPD 신호를 제공한다. 활성화된 승압 회로(346)는 공통 노드를 이전 데이터 "11"의 전압으로부터 현재 데이터 "00"의 더 낮은 전압으로 구동하는 것을 보조한다.
시간(T5)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 낮은 논리 레벨은 낮은 논리 레벨(IND<1>) 신호를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 낮은 논리 레벨은 시간(T5) 직후에 낮은 논리 레벨(IND<0>) 신호(도 10에 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀다운 트랜지스터와 함께, 제1 및 제2 구동기 구획(320 및 330)의 풀다운 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TF)에서 ("00"의 출력 데이터에 대응하는) 낮은 공급 전압의 전압을 갖는 OUT 신호가 제공된다. IND<1> 및 IND<0> 신호가 풀다운 논리 회로(950)의 NAND 논리 회로(960, 970, 980 및 990)를 통해 전파된 후, PREPD 신호는 비활성으로 변한다. PREPD 신호가 비활성으로 변하면 승압 회로(346)의 풀다운 트랜지스터를 비활성화시킨다. 따라서 현재 데이터가 이전 데이터보다 더 낮은 전압으로 표현되면, 승압 회로(346)는 OUT 신호의 데이터 기간의 일부 동안, 예를 들어, OUT 신호를 더 낮은 전압으로 전이되는 동안, 공통 노드를 풀다운하기 위해 추가 구동을 제공한다. OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
시간(T6)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 본 실시예에서, 시간(T6) 이전에 이전 데이터는 "11"이고 시간(T6)에서 현재 데이터는 "10"이다. 현재 데이터 "10"이 래치되면 D 플립 플롭(610)은 높은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T6) 직후에 낮은 논리 레벨(D<0>) 신호(도 10에는 도시되지 않음)를 제공한다. 추가적으로, DDF<1> 신호는 낮은 논리 레벨이고, DDF<0> 신호는 높은 논리 레벨이다. CLKF 신호의 상승 에지에 의해 아직 클록되지 않은 입력 회로의 D 플립 플롭(620 및 660)으로 인해 이전 데이터에 기초하여 IND<1>은 높은 논리 레벨에 있고 IND<0> 신호는 높은 논리 레벨에 있다. 그 결과, NAND 논리 회로(990)는 OUT 신호를 제공할 때 공통 노드를 풀다운하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀다운 트랜지스터를 활성화하도록 시간(TG)에서 활성 PREPD 신호를 제공한다. 활성화된 승압 회로(346)는 공통 노드를 이전 데이터 "11"의 전압으로부터 현재 데이터 "10"의 더 낮은 전압으로 구동하는 것을 보조한다.
시간(T7)에서, 입력 회로(600)의 D 플립 플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 높은 논리 레벨은 높은 논리 레벨(IND<1>)신호를 제공하기 위해 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 낮은 논리 레벨은 시간(T7) 직후에 낮은 논리 레벨(IND<0>) 신호(도 10에는 도시되지 않음)를 제공하기 위해 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀다운 트랜지스터와 함께, 제1 구동기 구획(320)의 풀업 트랜지스터가 활성화되고 제2 구동기 구획(330)의 풀다운 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TH)에서 ("10"의 출력 데이터에 대응하는) 중간-높은 전압을 갖는 OUT 신호가 제공된다. IND<1> 및 IND<0> 신호가 풀다운 논리 회로(950)의 NAND 논리 회로(960, 970, 980 및 990)를 통해 전파된 후, PREPD 신호는 비활성으로 변한다. PREPD 신호가 비활성으로 변하면 승압 회로(346)의 풀다운 트랜지스터를 비활성화시킨다. 따라서 현재 데이터가 이전 데이터보다 더 낮은 전압으로 표현되면, 승압 회로(346)는, OUT 신호의 데이터 기간의 일부 동안, 예를 들어, OUT 신호가 더 낮은 전압으로 전이되는 동안 공통 노드를 풀다운하기 위해 추가 구동을 제공한다. OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
시간(T8)에서, 입력 회로(600)의 D 플립-플롭(610 및 640)은 CLK 신호의 상승 에지에 의해 클록되고, IN<1> 및 IN<0> 비트스트림의 데이터는 D<1> 및 D<0> 신호를 제공하기 위해 래치된다. 본 실시예에서, 시간(T8) 이전에 이전 데이터는 "10"이고 시간(T8)에서 현재 데이터는 "00"이다. 현재 데이터 "00"이 래치되면 D 플립 플롭(610)이 낮은 논리 레벨(D<1>) 신호를 제공하고, D 플립 플롭(640)은 시간(T8) 직후에 낮은 논리 레벨(D<0>) 신호(도 10에는 도시되지 않음)를 제공한다. 추가적으로, DDF<1> 신호는 높은 논리 레벨이고, DDF<0> 신호는 높은 논리 레벨이다. CLKF 신호의 상승 에지에 의해 아직 클록되지 않은 입력 회로의 D 플립 플롭(620 및 660)으로 인해 이전 데이터에 기초하여 IND<1>은 높은 논리 레벨에 있고 IND<0> 신호는 낮은 논리 레벨에 있다. 그 결과, NAND 논리 회로(990)는 OUT 신호를 제공할 때 공통 노드를 풀다운하도록 추가 구동을 제공하기 위해 승압 회로(346)의 풀다운 트랜지스터를 활성화하도록 시간(TI)에 활성 PREPD 신호를 제공한다. 활성화된 승압 회로(346)는 공통 노드를 이전 데이터 "10"의 전압으로부터 현재 데이터 "00"의 더 낮은 전압으로 구동하는 것을 보조한다.
시간(T9)에서, 입력 회로(600)의 D 플립-플롭(620 및 660)은 CLKF 신호의 상승 에지에 의해 클록된다. D<1> 신호의 낮은 논리 레벨은 낮은 논리 레벨(IND<1>) 신호를 제공하도록 D 플립 플롭(620)에 의해 래치되고, D<0> 신호의 낮은 논리 레벨은 시간(T9) 직후에 낮은 논리 레벨(IND<0>) 신호(도 10에 도시되지 않음)를 제공하도록 D 플립 플롭(660)에 의해 래치된다. IND<1> 및 IND<0> 신호는 공통 노드에 추가 구동을 제공하는 승압 회로(346)의 활성화된 풀다운 트랜지스터와 함께, 제1 및 제2 구동기 구획(320 및 330)의 풀다운 트랜지스터가 활성화되도록 신호 구동기(300)에 제공된다. 그 결과, 시간(TJ)에서 ("00"의 출력 데이터에 대응하는) 낮은 공급 전압의 전압을 갖는 OUT 신호가 제공된다. IND<1> 및 IND<0> 신호가 풀다운 논리 회로(950)의 NAND 논리 회로(960, 970, 980 및 990)를 통해 전파된 후, PREPD 신호는 비활성으로 변한다. PREPD 신호가 비활성으로 변하면 승압 회로(346)의 풀다운 트랜지스터를 비활성화시킨다. 따라서 현재 데이터가 이전 데이터보다 더 낮은 전압으로 표현되면, 승압 회로(346)는 OUT 신호의 데이터 기간의 일부 동안, 예를 들어, OUT 신호가 더 낮은 전압으로 전이되는 동안 공통 노드를 풀다운하기 위해 추가 구동을 제공한다. OUT 신호의 전압은 하나의 전압 레벨로부터 다른 전압 레벨로 전이되는 동안 변한다.
본 발명의 일부 실시형태에서, PAM8은 3개의 비트스트림(예를 들어, IN<2>, IN<1> 및 IN<0> 비트스트림)을 8개의 상이한 전압 레벨 중 하나의 전압 레벨을 갖는 OUT 출력 신호로 변환하는데 사용된다.
도 11은 본 발명의 일 실시형태에 따른 신호 구동기(1100)의 개략도이다. 신호 구동기(1100)는 PAM8 인코딩을 구현하는 다중 레벨 신호 아키텍처에 사용될 수 있다. 구동기 회로(1100)는 본 발명의 실시형태에서 도 2b의 구동기 회로(215)에 포함될 수 있다. 신호 구동기(1100)는 출력인 공통 노드에 결합된 7개의 라인 구동기를 포함하는 구동기 회로를 포함한다. 신호 라인 구동기 각각은 높은 공급 전압(예를 들어, VDDQ) 및 낮은 공급 전압(예를 들어, VSSQ)에 결합된다. 신호 구동기(1100)는 더블 데이터 레이트(DDR) DRAM 구동기와 같은 DRAM의 구동기일 수 있다. 본 발명의 일부 실시형태에서, 각각의 신호 라인 구동기는 240옴의 임피던스를 갖는다.
구동기 회로(1100)는 제1, 제2 및 제3 구동기 구획(1120, 1130 및 1140)이 결합된 공통 노드에 출력 신호(OUT)를 구동하도록 구성된 제1 구동기 구획(1120), 제2 구동기 구획(1130) 및 제3 구동기 구획(1140)을 포함할 수 있다. 신호 라인은 공통 노드에 결합될 수 있다. 출력 신호(OUT)는 IN<2>, IN<1> 및 IN<0> 비트스트림에 기초하여 제1, 제2 및 제3 구동기 구획(1120, 1130, 및 1140)에 의해 구동될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, IN<2>, IN<1> 및 IN<0> 비트스트림에 각각 기초한 신호(DD<2>, DD<1> 및 DD<0>)는, 구동기 회로(1100)의 신호 라인 구동기에 제공될 수 있다. 출력 신호(OUT)는 I/O 버스를 구동하는 IN<2>, IN<1> 및 IN<0> 비트스트림의 데이터를 나타내는 다중 레벨 신호일 수 있다. 본 발명의 일부 실시형태에서, "1" 데이터는 1.2V의 전압을 갖는 IN<2> 신호, IN<1> 신호 또는 IN<0> 신호로 표현되고, "0" 데이터는 0V의 전압을 갖는 IN<2>, IN<1> 신호 또는 IN<0> 신호로 표현된다. 그러나, 본 발명의 다른 실시형태에서는 "1" 및 "0" 데이터를 나타내는데 다른 전압 레벨이 사용될 수 있다.
제1 구동기 구획(1120)은 공통 노드에 결합된 4개의 신호 라인 구동기를 포함할 수 있으며, 각각의 신호 라인 구동기는 DD<2> 신호에 응답하여 제어된다. 각각의 신호 라인 구동기는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함할 수 있다. 제2 구동기 구획(1130)은 공통 노드에 결합된 2개의 신호 라인 구동기를 포함할 수 있고, 각각의 신호 라인 구동기는 DD<1> 신호에 응답하여 제어되며, 각각의 신호 라인 구동기는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함할 수 있다. 제3 구동기 구획(1130)은, 공통 노드에 결합되고 DD<0> 신호에 응답하여 제어되는 하나의 신호 라인 구동기를 포함할 수 있다. 제3 구동기 구획(1130)의 신호 라인 구동기는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함할 수 있다. 각 신호 라인 구동기가 240옴의 임피던스를 갖는 본 발명의 일 실시형태에서, 제1 구동기 구획(1120)은 60옴의 유효 임피던스를 갖고, 제2 구동기 구획(1130)은 120옴의 유효 임피던스를 갖고, 제3 구동기 구획(1140)은 240옴의 유효 임피던스를 갖는다.
신호 구동기(1100)는 승압 제어 회로(1144)로부터 제어 신호(PREPU 및 PREPD)를 수신하는 승압 회로(346)를 더 포함한다. 승압 제어 회로(1144)는 논리 회로를 포함하고, IN<2>, IN<1> 및 IN<0> 비트스트림에 기초하여 제어 신호(PREPU 및 PREPD)를 신호 구동기(1100)에 제공한다. 승압 회로(1146)는 공통 노드에 결합되며, PREPU 및 PREPD 신호에 의해 각각 제어되는 풀업(예를 들어, p형) 트랜지스터 및 풀다운(예를 들어, n형) 트랜지스터를 포함한다. 도 11의 실시형태에서, PREPU 신호는 풀업 트랜지스터를 활성화하기 위해 높은 논리 레벨에 있을 때 활성이고, PREPD 신호는 풀다운 트랜지스터를 활성화하기 위해 높은 논리 레벨에 있을 때 활성이다. 승압 제어 회로(1144)로부터의 활성 PREPU 신호에 의해 활성화될 때, 풀업 트랜지스터는 신호 라인의 레벨을 풀업하기 위해 추가 구동을 제공한다. 유사하게, 승압 제어 회로(1144)로부터의 활성 PREPD 신호에 의해 활성화될 때, 풀다운 트랜지스터는 신호 라인의 레벨을 풀다운하기 위해 추가 구동을 제공한다. 본 발명의 일부 실시형태에서, 높은 논리 레벨을 갖는 PREPU 신호 또는 PREPD 신호는 1.2V의 신호로 표현되고, 낮은 논리 레벨을 갖는 PREPU 신호 또는 PREPD 신호는 0V의 신호로 표현된다. 그러나, 본 발명의 다른 실시형태에서는 "1" 및 "0" 데이터를 나타내는데 다른 전압 레벨이 사용될 수 있다.
아래에서 보다 상세히 설명되는 바와 같이, 승압 회로(346)의 풀업 트랜지스터는 IN<2>, IN<1> 및 IN<0> 비트스트림이 (예를 들어, 데이터"111"을 나타내는) 높은 공급 전압의 전압 레벨에 대응하는 데이터를 나타낼 때 활성화될 수 있고, 풀다운 트랜지스터는 IN<2>, IN<1> 및 IN<0> 비트스트림이 (예를 들어, 데이터 "000"을 나타내는) 낮은 공급 전압의 전압 레벨에 대응하는 데이터를 나타낼 때 활성화될 수 있다. 도 11은 하나의 풀업 트랜지스터 및 하나의 풀다운 트랜지스터를 포함하는 것으로 승압 회로(1146)를 도시하지만, 본 발명의 다른 실시형태에서는, 승압 회로(1146)는 더 많은 수의 풀업 및/또는 풀다운 트랜지스터를 포함할 수 있다. 따라서, 도 11의 실시형태는 승압 회로 또는 보다 일반적으로 구동기 회로를 도 11에 도시된 특정 구성을 갖는 본 발명의 실시형태로 제한하려고 의도된 것이 아니다.
동작 시, 신호 구동기(1100)는 IN<2>, IN<1> 및 IN<0> 비트스트림에 응답하여 OUT 신호를 구동할 수 있다. IN<2>, IN<1> 및 IN<0> 비트스트림에 기초한 DD<2>, DD<1>, DD<0> 신호는, 복수의 비트스트림을 다중 레벨 신호로 변환하기 위해, 예를 들어, PAM을 사용하여 다중 레벨 신호에 적절한 전압을 갖는 출력 신호(OUT)를 제공하기 위해 구동기 구획(1120, 1130, 및 1140)의 신호 라인 구동기에 제공된다.
본 발명의 일부 실시형태에서, PAM8은 3개의 비트스트림(예를 들어, IN<2>, IN<1> 및 IN<0> 비트스트림)을 8개의 상이한 전압 레벨 중 하나의 전압 레벨을 갖는 OUT 신호로 변환하는데 사용된다. DD<2> 신호에 의해, IN<2> 비트스트림은 제1 구동기 구획(1120)의 신호 라인 구동기에 제공될 수 있고; DD<1> 신호에 의해, IN<1> 비트스트림은 제2 구동기 구획(1130)의 신호 라인 구동기에 제공될 수 있고; DD<2> 신호에 의해, IN<0> 비트스트림은 제3 구동기 구획(1140)의 신호 라인 구동기에 제공될 수 있다. 결과 출력 신호는 IN<2>, IN<1> 및 IN<0> 비트스트림의 데이터에 대응하는 8개의 다른 전압 중 하나의 전압을 갖는다.
예를 들어, IN<2>, IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "000"인 경우, 구동기 구획(1120, 1130 및 1140)의 풀다운 트랜지스터는 낮은 공급 전압의 전압을 갖는 출력 신호(OUT)를 제공하기 위해 공통 노드를 낮은 공급 전압으로 풀다운하도록 활성화된다. IN<2>, IN<1> 및 IN<0> 비트스트림의 현재 데이터가 "111"인 경우, 구동기 구획(1120, 1130 및 1140)의 풀업 트랜지스터는 높은 공급 전압의 전압을 갖는 출력 신호(OUT)를 제공하기 위해 공통 노드를 높은 공급 전압으로 풀업하도록 활성화된다. 3 비트로 표현된 6개의 다른 데이터는 높은 공급 전압과 낮은 공급 전압 사이에 중간 전압을 가질 수 있다.
제1 구동기 구획(1120), 제2 구동기 구획(1130), 제3 구동기 구획(1140) 및 승압 회로(1146)는 p형 풀업 트랜지스터 및 n형 풀다운 트랜지스터를 포함하는 것으로 도 11에 도시되어 있다. 즉, 풀업 및 풀다운 트랜지스터는 서로 다른 전도도 유형을 갖는다. 본 발명의 다른 실시형태에서, 제1 구동기 구획(1120), 제2 구동기 구획(1130) 및 승압 회로(1146)는 n형 풀업 트랜지스터, 또는 p형 및 n형 풀업 트랜지스터의 조합을 포함할 수 있다. (예를 들어, 높은 공급 전압을 갖는) 높은 논리 레벨 신호에 의해 활성화되는 n형 풀업 트랜지스터를 사용하는 본 발명의 실시형태에서, n형 풀업 트랜지스터의 게이트에 제공되는 신호의 논리 레벨은 p형 풀업 트랜지스터의 게이트에 제공되는 신호와 상보적인 논리 레벨을 가질 것이다. 상보적인 논리 레벨을 갖는 신호는 인버터 회로를 사용하는 것에 의해 제공될 수 있다.
도 12는 본 발명의 일 실시형태에 따른 입력 회로(1200)의 개략도이다. 입력 회로(1200)는 본 발명의 일부 실시형태에서 도 2b의 입력 회로(243)에 포함될 수 있다. 입력 회로(1200)는 D 플립 플롭 회로(1210 및 1220), D 플립 플롭 회로(1230 및 1240) 및 D 플립 플롭 회로(1250 및 1260)를 포함한다. D 플립 플롭 회로(1210)는 IN<2> 비트스트림을 수신하고, D 플립 플롭 회로(1230)는 IN<1> 비트스트림을 수신하고, D 플립 플롭 회로(1250)는 IN<0> 비트스트림을 수신한다. D 플립 플롭 회로(1210, 1230 및 1250)는 클록 신호(CLK)에 의해 클록된다. D 플립 플롭 회로(1220, 1240 및 1260)는 CLK 신호와 상보인 클록 신호(CLKF)에 의해 클록된다. D 플립 플롭 회로(1210, 1220, 1230, 1240, 1250, 및 1260)는 활성 리셋 신호(RST)가 D 플립 플롭 회로에 제공될 때 알려진 논리 레벨을 갖는 출력을 제공하도록 리셋될 수 있다. D 플립 플롭 회로(1210, 1220, 1230, 1240, 1250, 1260)는 예를 들어, 전력 공급 시퀀스 등의 일부로서 반도체 디바이스의 리셋 시에 리셋될 수 있다.
동작 시, D 플립-플롭 회로(1210)는 CLK 신호의 상승 에지에 응답하여 IN<2> 비트스트림의 현재 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(D<2>)를 제공한다. D 플립 플롭 회로(1220)는 CLKF 신호의 상승 에지에 응답하여 D<2> 신호의 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(DD<2>)를 제공한다. D 플립-플롭 회로(1230)는 CLK 신호의 상승 에지에 응답하여 IN<1> 비트스트림의 현재 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(D<1>)를 제공한다. D 플립 플롭 회로(1240)는 CLKF 신호의 상승 에지에 응답하여 D<1> 신호의 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(DD<1>)를 제공한다. 마찬가지로, D 플립-플롭 회로(1250)는 CLK 신호의 상승 에지에 응답하여 IN<0> 비트스트림의 현재 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(D<0>)를 제공한다. D 플립 플롭 회로(1260)는 CLKF 신호의 상승 에지에 응답하여 D<0> 신호의 논리 레벨을 래치하고, 래치된 논리 레벨과 동일한 논리 레벨을 갖는 출력 신호(DD<0>)를 제공한다. 앞에서 설명한 바와 같이, IN<2>, IN<1> 및 IN<0> 비트스트림에 기초한 DD<2>, DD<1> 및 DD<0> 신호는, 신호 구동기(1100)의 구동기 구획(1120, 1130, 및 1140)에 모두 각각 제공된다.
CLK 신호를 참조하면, CLK 신호의 상승 에지에 응답하여 IN<2>, IN<1> 및 IN<0> 비트스트림이 래치되고 D<2>, D<1> 및 D<0> 신호가 제공되고, CLK 신호의 하강 에지(즉, CLKF 신호의 상승 에지)에 응답하여 D<2>, D<1> 및 D<0> 신호는 래치되고, DD<2>, DD<1> 및 DD<0> 신호가 제공된다. 따라서, DD<2>, DD<1> 및 DD<0> 신호는 CLK 신호의 클록 기간의 절반만큼 지연된 D<2>, D<1> 및 D<0> 신호의 논리 레벨을 갖는다.
도 13a는 본 발명의 일 실시형태에 따른 풀업 논리 회로(1300)의 개략도이다. 풀업 논리 회로(1300)는 본 발명의 일부 실시형태에서 도 2b의 승압 제어 회로(245)에 포함될 수 있다. 풀업 논리 회로(1300)는, 예를 들어 입력 회로(1200)로부터 D<2>, D<1> 및 D<0> 신호를 수신하고, D<2>, D<1> 및 D<0> 신호의 NAND 논리 연산으로부터 발생하는 출력 신호(D_111F)를 제공하는 NAND 논리 회로(1310)를 포함한다. 풀업 논리 회로(1300)는, 예를 들어 입력 회로(1200)로부터 DD<2>, DD<1> 및 DD<0> 신호를 수신하는 NAND 논리 회로(1320)를 더 포함한다. NAND 논리 회로(1320)는 DD<2>, DD<1> 및 DD<0> 신호에 NAND 논리 연산으로부터 발생하는 출력 신호(DD_111F)를 인버터 회로(1330)에 제공한다. 인버터 회로(1330)는 DD_111F 신호와 상보인 출력 신호(DD_111)를 제공한다. NOR 논리 회로는 NAND 논리 회로(1310)로부터 D_111F 신호를 수신하고 인버터 회로(1330)로부터 DD_111 신호를 수신하며, NOR 논리 연산으로부터 발생하는 출력 신호(PREPU)를 제공한다.
동작 시, 논리 회로(1300)는 IN<2>, IN<1> 및 IN<0> 비트스트림의 데이터가 이전 값으로부터 "111"의 현재 데이터로 변할 때 활성 PREPU 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 즉, IN<2>, IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "000", "001", "010", "011", "100", "101", 또는 "110"이고 데이터가 "111"의 현재 데이터로 변하는 경우, 논리 회로(1300)는 활성 PREPU 신호를 제공한다. 논리 회로(1300)는 이전 데이터로부터 IN<2>, IN<1> 및 IN<0> 비트스트림으로 표현된 현재 데이터로 더 변하는 경우 비활성 PREPU 신호를 제공한다. 즉, 논리 회로(1300)는 IN<2>, IN<1> 및 IN<0> 비트스트림이 이전 데이터로부터 "000", "001", "010", "011", "100", "101" 또는 "110"의 현재 데이터로 변하는 경우 비활성 PREPU 신호를 제공한다. 논리 회로(1300)에 의해 제공되는 활성 PREPU 신호는 높은 공급 전압의 전압을 갖는 OUT 신호를 제공하기 위해 공통 노드를 높은 공급 전압으로 구동하는 것을 보조하도록 추가 구동을 제공하기 위해 승압 회로, 예를 들어, 신호 구동기(1100)의 승압 회로(1146)를 활성화하는 데 사용될 수 있다. PREPU 신호는 OUT 신호의 데이터 기간의 일부 동안 활성이다. 예를 들어, 본 발명의 일부 실시형태에서, PREPU 신호는 공통 노드를 높은 공급 전압으로 구동하는 것을 보조하기 위해 활성인 것으로 제한된다.
NAND 논리 회로(1310)는 D<2>, D<1> 및 D<0>이 모두 높은 논리 레벨(즉, "111"의 현재 데이터를 나타내는 IN<2>, IN<1> 및 IN<0> 비트스트림으로부터 발생하는 레벨)일 때 낮은 논리 레벨(D_111F) 신호를 제공한다. NAND 논리 회로(1320)에 결합된 인버터 회로(1330)는 DD<2>, DD<1>, 및 DD<0> 신호가 모두 높은 논리 레벨(즉, D<2>, D<1> 및 D<0>이 모두 높은 논리 레벨인 것으로부터 발생하는 레벨)일 때 낮은 논리 레벨(DD_111)을 제공한다. DD<2>, DD<1>, 및 DD<0> 신호는 예를 들어 CLK 신호의 클록 기간의 절반만큼 D<2>, D<1> 및 D<0> 신호에 비해 지연된다는 것을 상기하자. NOR 논리 게이트(1340)는 D_111F 및 DD_111 신호가 낮은 논리 레벨을 가질 때 활성 PREPU 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 그 결과, PREPU 신호는 D<2>, D<1> 및 D<0> 신호가 높은 논리 레벨에 있을 때, 그리고 CLK 신호의 상승 에지 후 CLK 신호의 클록 사이클의 절반 동안 활성이다. PREPU 신호는 D<2>, D<1> 및 D<0> 신호에 대해 DD<2>, DD<1> 및 DD<0> 신호가 클록 사이클의 절반만큼 지연되면 DD_111 신호가 낮은 논리 레벨에 있는 한편, D_111F 신호는 (D<2>, D<1> 및 D<0>가 높은 논리 레벨인 것으로부터) 낮은 논리 레벨에 있기 때문에 CLK 신호의 클록 사이클의 절반 동안 활성이지만, DD<2>, DD<1> 및 DD<0>이 또한 (D<2>, D<1> 및 D<0> 신호가 높은 논리 레벨에 있는 것으로부터 발생하는) 높은 논리 레벨이 되기 전에 CLK 신호의 클록 사이클의 절반 동안 활성이다. 그 결과, PREPU 신호는 CLK 신호의 클록 사이클의 절반 동안 활성이다.
도 13b는 본 발명의 일 실시형태에 따른 풀다운 논리 회로(1350)의 개략도이다. 풀다운 논리 회로(1350)는 본 발명의 일부 실시형태에서 도 2b의 승압 제어 회로(245)에 포함될 수 있다. 풀다운 논리 회로(1350)는, 예를 들어, 입력 회로(1200)로부터 D<2>, D<1> 및 D<0> 신호를 수신하고, D<2>, D<1> 및 D<0> 신호의 NOR 논리 연산으로부터 발생하는 출력 신호(D_000)를 제공하는 NOR 논리 회로(1360)를 포함한다. D_000 신호는 인버터 회로(1380)에 제공된다. 인버터 회로(1380)는 D_000 신호와 상보인 출력 신호(D_000F)를 제공한다. 풀다운 논리 회로(1350)는, 예를 들어 입력 회로(1200)로부터 DD<2>, DD<1> 및 DD<0> 신호를 수신하고, DD<2>, DD<1> 및 DD<0> 신호에 NOR 논리 연산으로부터 발생하는 출력 신호(DD_000)를 제공하는 NOR 논리 회로(1370)를 더 포함한다. NOR 논리 회로(1390)는 인버터 회로(1380)로부터 D_000F 신호를 수신하고 NOR 논리 회로(1370)로부터 DD_000 신호를 수신하며, NOR 논리 연산으로부터 발생하는 출력 신호(PREPD)를 제공한다.
동작 시, IN<2>, IN<1> 및 IN<0> 비트스트림의 데이터가 이전 값으로부터 "000"의 현재 데이터로 변할 때 논리 회로(1350)는 활성 PREPD 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 즉, IN<2>, IN<1> 및 IN<0> 비트스트림으로 표현되는 이전 데이터가 "001", "010", "011", "100", "101", "110" 또는 "111"이고, 데이터가 "000"의 현재 데이터로 변하는 경우, 논리 회로(1350)는 활성 PREPD 신호를 제공한다. 논리 회로(1350)는 이전 데이터로부터 IN<2>, IN<1> 및 IN<0> 비트스트림으로 표현된 현재 데이터로 더 변하는 경우 비활성 PREPD 신호를 제공한다. 즉, 논리 회로(1350)는 IN<2>, IN<1> 및 IN<0> 비트스트림이 이전 데이터로부터 "001", "010", "011", "100", "101", "110" 또는 "111"의 현재 데이터로 변하는 경우 비활성 PREPD 신호를 제공한다. 논리 회로(1350)에 의해 제공되는 활성 PREPD 신호는 낮은 공급 전압의 전압을 갖는 OUT 신호를 제공하기 위해 공통 노드를 낮은 공급 전압으로 구동하는 것을 보조하도록 추가 구동을 제공하기 위해, 승압 회로, 예를 들어, 신호 구동기(1100)의 승압 회로(1146)를 활성화하는데 사용될 수 있다. 아래에서 보다 상세히 설명되는 바와 같이, PREPD 신호는 OUT 신호의 데이터 기간의 일부 동안 활성이다. 예를 들어, 본 발명의 일부 실시형태에서, PREPD 신호는 공통 노드를 낮은 공급 전압으로 구동하는 것을 보조하기 위해 활성인 것으로 제한된다.
NOR 논리 회로(1360)에 결합된 인버터 회로(1380)는 D<2>, D<1> 및 D<0>이 모두 낮은 논리 레벨(즉, "000"의 현재 데이터를 나타내는 IN<2>, IN<1> 및 IN<0> 비트스트림으로부터 발생하는 레벨)일 때 낮은 논리 레벨(D_000F) 신호를 제공한다. DD<2>, DD<1> 및 DD<0>이 모두 낮은 논리 레벨(즉, D<2>, D<1> 및 D<0>이 모두 낮은 논리 레벨인 것으로부터 발생하는 레벨)일 때 NOR 논리 회로(1370)는 높은 논리 레벨(DD_000) 신호를 제공한다. DD<2>, DD<1> 및 DD<0> 신호는 예를 들어 CLK 신호의 클록 기간의 절반만큼 D<2>, D<1> 및 D<0> 신호에 비해 지연된다는 것을 상기하자. D_000F 및 DD_000 신호가 낮은 논리 레벨을 가질 때 NOR 논리 게이트(1390)는 활성 PREPD 신호(예를 들어, 활성 높은 논리 레벨)를 제공한다. 그 결과, PREPD 신호는 D<2>, D<1> 및 D<0>이 낮은 논리 레벨에 있을 때, 그리고 CLK 신호의 상승 에지 후 CLK 신호의 클록 사이클의 절반 동안 활성이다. PREPD 신호는 D<2>, D<1> 및 D<0>에 대해 DD<2>, DD<1> 및 DD<0>이 클록 사이클의 절반만큼 지연되면 DD_000 신호는 낮은 논리 레벨에 있는 한편, D_000F 신호는 (D<2>, D<1> 및 D<0>이 낮은 논리 레벨인 것으로부터) 낮은 논리 레벨에 있기 때문에 CLK 신호의 클록 사이클의 절반 동안 활성이지만, DD<2>, DD<1> 및 DD<0> 신호가 또한 (D<2>, D<1> 및 D<0> 신호가 낮은 논리 레벨에 있는 것으로부터 발생하는) 낮은 논리 레벨이 되고 NOR 논리 회로(1370)가 높은 논리 레벨(DD_000)을 제공하기 전에 CLK 신호의 클록 사이클의 절반 동안 활성이다. 그 결과, PREPD 신호는 CLK 신호의 클록 사이클의 절반 동안 활성이다.
도 14는 본 발명의 일 실시형태에 따른 메모리(1400)의 일부를 도시한다. 메모리(1400)는 예를 들어 휘발성 메모리 셀, 비-휘발성 메모리 셀, DRAM 메모리 셀, SRAM 메모리 셀, 플래시 메모리 셀, 또는 일부 다른 유형의 메모리 셀일 수 있는 메모리 셀의 어레이(1402)를 포함한다. 메모리(1400)는 명령 버스(1408)를 통해 메모리 명령을 수신하는 명령 디코더(1406)를 포함한다. 명령 디코더(1406)는 메모리 버스(1408)를 통해 수신된 메모리 명령에 응답하여 어레이(1402)에 다양한 동작을 수행한다. 예를 들어, 명령 디코더(1406)는 판독 명령 및 기록 명령에 대해 어레이(1402)로부터 데이터를 판독하고 메모리에 데이터를 기록하기 위해 제어 신호를 제공한다.
메모리(1400)는 어드레스 버스(1420), 예를 들어, 행 어드레스 및 열 어드레스를 통해 메모리 어드레스를 수신하는 어드레스 래치(1410)를 더 포함한다. 그 후, 어드레스 래치(1410)는 개별 열 어드레스 및 개별 행 어드레스를 출력한다. 행 어드레스 및 열 어드레스는 어드레스 래치(1410)에 의해 행 어드레스 디코더(1422) 및 열 어드레스 디코더(1428)에 각각 제공된다. 열 어드레스 디코더(1428)는 각각의 열 어드레스에 대응하는 어레이(1402)를 통해 연장되는 비트 라인을 선택한다. 행 어드레스 디코더(1422)는 수신된 행 어드레스에 대응하는 어레이(1402) 내 메모리 셀의 각 행을 활성화시키는 워드 라인 구동기(1424)에 연결된다.
수신된 열 어드레스에 대응하는 선택된 데이터 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입력-출력 데이터 버스(1440)를 통해 판독 데이터를 데이터 출력 회로(1434)에 제공하기 위해 판독/기록 회로부(1430)에 결합된다. 데이터 출력 회로(1434)는 출력 데이터 버스의 신호 라인 상에서 다중 레벨 전압을 구동하도록 구성된 다중 레벨 신호 구동기(1435)를 포함할 수 있다. 다중 레벨 신호 구동기(1435)는 예를 들어, 앞서 도시되고 설명된 신호 구동기 및 회로, 또는 이들의 조합을 포함하는 본 발명의 실시형태에 따른 신호 구동기를 포함할 수 있다. 어레이(1402)에 기록될 기록 데이터는 데이터 입력 회로(1444)에 의해 수신되고, 입력-출력 데이터 버스(1440)를 통해 판독/기록 회로부(1430)에 제공된다. 그 후, 데이터는 기록 명령의 행 어드레스 및 열 어드레스에 대응하는 메모리 셀 내의 어레이(1402)에 기록된다.
전술한 내용으로부터, 본 발명의 특정 실시형태가 예시를 위해 본 명세서에서 설명되었지만, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변형이 구현될 수 있는 것으로 이해된다. 따라서, 본 발명의 범위는 본 명세서에 설명된 특정 실시형태 중 임의의 실시형태로 제한되지 않아야 한다.

Claims (25)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 장치로서,
    복수의 입력 신호에 응답하여 노드에 출력 신호를 제공하도록 구성된 구동기 회로로서, 상기 복수의 입력 신호 각각은 각각의 논리 레벨을 갖고, 상기 출력 신호는 상기 복수의 입력 신호의 논리 레벨을 나타내는 전압을 갖는, 상기 구동기 회로;
    상기 노드 및 공급 전압에 결합된 트랜지스터를 포함하는 승압 회로로서, 활성화되면 상기 노드의 전압을 변경하기 위해 추가 구동을 제공하도록 구성된, 상기 승압 회로; 및
    상기 복수의 입력 신호의 논리 레벨에 기초하여 상기 승압 회로를 활성화시키기 위해 신호를 제공하도록 구성된 승압 제어 회로를 포함하는, 장치.
  8. 제7항에 있어서, 상기 승압 회로의 상기 트랜지스터는 풀업 트랜지스터(pull-up transistor)를 포함하고, 상기 공급 전압은 제1 공급 전압이며, 상기 승압 제어 회로는 상기 구동기 회로가 제1 논리 레벨을 갖는 상기 복수의 입력 신호를 나타내는 전압을 갖는 출력 신호를 제공하는 것에 응답하여 상기 승압 회로를 활성화하기 위해 상기 신호를 제공하도록 구성되는, 장치.
  9. 제7항에 있어서, 상기 승압 회로의 상기 트랜지스터는 풀다운 트랜지스터(pull-down transistor)이고, 상기 공급 전압은 제2 공급 전압이며, 상기 승압 제어 회로는 상기 구동기 회로가 제2 논리 레벨을 갖는 상기 복수의 입력 신호를 나타내는 전압을 갖는 출력 신호를 제공하는 것에 응답하여 상기 승압 회로를 활성화하기 위해 상기 신호를 제공하도록 구성되는, 장치.
  10. 제7항에 있어서, 상기 승압 회로의 상기 트랜지스터는 풀업 트랜지스터를 포함하고, 상기 공급 전압은 제1 공급 전압이며, 상기 승압 제어 회로는, 상기 복수의 입력 신호가 제1 전압을 갖는 상기 출력 신호에 의해 지시되는 논리 레벨로부터 상기 제1 전압보다 더 큰 제2 전압을 갖는 상기 출력 신호에 의해 지시되는 논리 레벨로 변하는 것에 응답하여 상기 승압 회로를 활성화하기 위해 상기 신호를 제공하도록 구성되는, 장치.
  11. 제7항에 있어서, 상기 승압 회로의 상기 트랜지스터는 풀다운 트랜지스터를 포함하고, 상기 공급 전압은 제2 공급 전압이며, 상기 승압 제어 회로는 상기 복수의 입력 신호가 제1 전압을 갖는 상기 출력 신호에 의해 지시되는 논리 레벨로부터 상기 제1 전압보다 더 작은 제2 전압을 갖는 상기 출력 신호에 의해 지시되는 논리 레벨로 변하는 것에 응답하여 상기 승압 회로를 활성화하기 위해 상기 신호를 제공하도록 구성되는, 장치.
  12. 제7항에 있어서, 상기 트랜지스터는 풀업 트랜지스터를 포함하고, 상기 공급 전압은 제1 공급 전압을 포함하고, 상기 승압 회로는 제2 공급 전압에 결합된 풀다운 트랜지스터를 더 포함하고, 상기 승압 제어 회로는 상기 노드의 전압을 증가시키기 위해 상기 풀업 트랜지스터를 통해 추가 구동을 제공하고, 상기 노드의 전압을 감소시키기 위해 상기 풀다운 트랜지스터를 통해 추가 구동을 제공하기 위해 상기 승압 회로를 활성화하도록 구성된, 장치.
  13. 제7항에 있어서, 상기 트랜지스터는 p형 트랜지스터를 포함하는, 장치.
  14. 제7항에 있어서, 상기 트랜지스터는 n형 트랜지스터를 포함하는, 장치.
  15. 장치로서,
    복수의 입력 비트스트림으로 표현된 데이터의 값을 나타내는 전압을 갖는 출력 신호를 노드에 제공하도록 구성된 구동기 회로;
    상기 노드에 결합되고 활성 승압 신호에 의해 활성화될 때 공급 전압을 상기 노드에 결합하도록 구성된 승압 회로; 및
    상기 복수의 입력 비트스트림으로 표현된 데이터가 제1 값으로부터 상기 제1 값과는 다른 제2 값으로 변하는 것에 응답하여 상기 승압 회로를 활성화하기 위해 상기 승압 신호를 제공하도록 구성된 승압 제어 회로를 포함하는, 장치.
  16. 제15항에 있어서, 상기 공급 전압은 제1 공급 전압을 포함하고, 상기 데이터의 상기 제2 값은 상기 제1 공급 전압의 전압을 갖는 상기 출력 신호에 의해 지시되는, 장치.
  17. 제15항에 있어서, 상기 공급 전압은 제1 공급 전압을 포함하고, 상기 제2 값은 상기 제1 값을 나타내는 상기 출력 신호의 전압보다 더 큰 전압을 갖는 상기 출력 신호에 의해 지시되는, 장치.
  18. 제15항에 있어서, 상기 공급 전압은 제2 공급 전압을 포함하고, 상기 데이터의 상기 제2 값은 상기 제2 공급 전압의 전압을 갖는 상기 출력 신호에 의해 지시되는, 장치.
  19. 제15항에 있어서, 상기 공급 전압은 제2 공급 전압을 포함하고, 상기 제2 값은 상기 제1 값을 나타내는 상기 출력 신호의 전압보다 더 작은 전압을 갖는 상기 출력 신호에 의해 지시되는, 장치.
  20. 제15항에 있어서, 상기 구동기 회로는,
    상기 복수의 비트스트림 중 제1 비트스트림의 비트 값에 응답하여 활성화되도록 구성된 제1 구동기 구획; 및
    상기 복수의 비트스트림 중 제2 비트스트림의 비트 값에 응답하여 활성화되도록 구성된 제2 구동기 구획을 포함하는, 장치.
  21. 제20항에 있어서, 상기 제1 구동기 구획은 제1 복수의 신호 라인 구동기를 포함하고, 상기 제2 구동기 구획은 제2 복수의 신호 라인 구동기를 포함하며, 상기 제1 및 제2 복수의 신호 라인 구동기의 상기 신호 라인 구동기 각각은,
    상기 노드와 제1 공급 전압 사이에 결합된 p형 트랜지스터; 및
    상기 노드와 제2 공급 전압 사이에 결합된 n형 트랜지스터를 포함하는, 장치.
  22. 제15항에 있어서, 상기 승압 제어 회로는 상기 출력 신호의 전압이 변할 때 상기 노드의 전압을 변경하도록 추가 구동을 제공하기 위해 상기 승압 회로를 활성화시키도록 구성되는, 장치.
  23. 방법으로서,
    구동기 회로의 노드에서 복수의 비트스트림의 비트의 논리 레벨로 표현되는 데이터를 나타내는 전압을 갖는 다중 레벨 출력 신호를 구동하는 단계; 및
    상기 복수의 비트스트림의 비트의 논리 레벨에 응답하여 승압 회로로 상기 노드를 추가적으로 구동하는 단계를 포함하고,
    상기 노드를 추가적으로 구동하는 단계는 복수의 비트스트림의 비트의 논리 레벨로 표현되는 데이터의 데이터 기간의 일부 동안 상기 노드의 전압을 변경하기 위해 추가 구동을 제공하는 단계를 포함하는, 방법.
  24. 삭제
  25. 제23항에 있어서, 상기 노드를 추가적으로 구동하는 단계는 상기 복수의 비트스트림의 비트가 이전 논리 레벨로부터 현재 논리 레벨로 변하는 것에 응답하여 상기 노드의 전압을 변경하기 위해 추가 구동을 제공하는 단계를 더 포함하는, 방법.
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