KR100907012B1

KR100907012B1 - 반도체 장치의 데이터 출력 드라이빙 회로

Info

Publication number: KR100907012B1
Application number: KR1020070138446A
Authority: KR
Inventors: 이동욱
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2009-07-08
Also published as: US20090167344A1; KR20090070433A; US7719307B2

Abstract

본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 제어 신호에 따라 정해진 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기; 상기 제 2 코드를 전송하기 위한 신호 라인; 및 상기 신호 라인에 공통 연결되어 상기 제 2 코드에 따라 임피던스가 변경되는 복수개의 데이터 출력 드라이버를 구비한다.

멀티플라이어, 코드, 드라이버

Description

반도체 장치의 데이터 출력 드라이빙 회로{DATA OUTPUT DRIVING CIRCUIT OF SEMICONDUCTOR APPARATUS}

본 발명은 반도체 장치에 관한 것으로서, 특히 반도체 장치의 데이터 출력 드라이빙 회로에 관한 것이다.

종래의 기술에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 도 1에 도시 된 바와 같이, 드라이버 블록(10), 다중화부(20) 및 제어부(30)를 구비한다.

상기 다중화부(20)는 클럭신호(RCLKDO, FCLKDO)와 병렬 2비트 데이터(RDO, FDO)를 입력 받아 직렬 1비트 데이터(UPDO, DNDO)를 출력하도록 구성된다.

상기 제어부(30)는 드라이버 스트랭스(Strength) 즉, 임피던스를 정하기 위해 확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 출력된 코드 신호(EMRS), 온 다이 터미네이션 인에이블 신호(ODTEN) 및 드라이버 오프 신호(DOFF)를 입력받아 드라이버 선택신호(PU<0:3>, PD<0:3>)를 출력하도록 구성된다.

상기 드라이버 블록(10)은 풀업 드라이버 블록(11) 및 풀다운 드라이버 블록(12)을 구비한다.

상기 풀업 드라이버 블록(11)은 도 2에 도시 된 바와 같이, 4개의 풀업 드라이버(PU60Ω, PU120Ω, PU240Ω, PU240Ω)를 구비한다. 상기 풀업 드라이버(PU60Ω, PU120Ω, PU240Ω, PU240Ω)는 모두 프리 드라이버(Pre Driver)(PDRV)와 메인 드라이버(Main Driver)(MDRV) 세트로 이루어진다.

상기 풀업 드라이버(PU60Ω)의 프리 드라이버(PDRV)는 1비트 직렬 데이터(UPDO), 드라이버 선택신호(PU<3>) 및 온 다이 터미네이션 코드(PCODE<0:5)를 입력받아 제어코드(UPCODE3<0:5>)를 출력한다. 상기 풀업 드라이버(PU60Ω)의 메인 드라이버(MDRV)는 소오스가 전원단과 연결되고 게이트에 상기 제어코드(UPCODE3<0:5>)를 입력 받는 복수개의 트랜지스터, 일단이 상기 복수개의 트랜지스터의 드레인과 연결되고 타단이 공통 연결된 복수개의 저항을 구비한다. 상기 풀업 드라이버(PU120Ω, PU240Ω, PU240Ω)의 기본적인 소자 구성은 상기 풀업 드라이버(PU60Ω)와 동일하다. 다만, 서로의 임피던스가 다른 경우 메인 드라이버(MDRV)를 구성하는 트랜지스터의 폭과 저항의 저항값이 다르게 구성된다. 메인 드라이버(MDRV)를 구성하는 저항의 저항값은 임피던스에 비례하여 증가하고, 트랜지스터의 폭은 임피던스에 반비례하여 감소되도록 구성한다. 즉, 도 2에 도시 된 바와 같이, 풀업 드라이버(PU120Ω)의 경우 풀업 드라이버(PU60Ω)에 비해 저항값은 2배 증가하고 트랜지스터의 폭은 1/2로 감소되도록 구성된다. 상기 풀업 드라이버(PU240Ω)의 경우에도 풀업 드라이버(PU120Ω)에 비해 저항값은 2배 증가하고 트랜지스터의 폭은 1/2로 감소되도록 구성된다.

상기 트랜지스터(WP)가 기본 폭을 갖는 트랜지스터이고, WP/8는 상기 WP에 비해 1/8의 폭을 가지는 트랜지스터이며, WP*16는 상기 WP에 비해 16배의 폭을 가지는 트랜지스터이다. 또한 저항(RP)이 기본 저항값을 갖는 저항이고, RP*128은 상기 RP에 비해 128배의 저항값을 갖는 저항이다.

상기 풀다운 드라이버 블록(12)은 도 3에 도시 된 바와 같이, 4개의 풀다운 드라이버(PD60Ω, PD120Ω, PD240Ω, PD240Ω)를 구비한다. 상기 풀다운 드라이버(PD60Ω, PD120Ω, PD240Ω, PD240Ω)는 모두 프리 드라이버(PDRV)와 메인 드라이버(MDRV) 세트로 이루어진다.

상기 풀다운 드라이버(PD60Ω)의 프리 드라이버(PDRV)는 1비트 직렬 데이터(DNDO), 드라이버 선택신호(PD<3>) 및 온 다이 터미네이션 코드(NCODE<0:5)를 입력받아 제어코드(DNCODE3<0:5>)를 출력한다. 상기 풀다운 드라이버(PD60Ω)의 메인 드라이버(MDRV)는 소오스가 접지단과 연결되고 게이트에 상기 제어코드(DNCODE3<0:5>)를 입력 받는 복수개의 트랜지스터, 일단이 상기 복수개의 트랜지스터의 드레인과 연결되고 타단이 공통 연결된 복수개의 저항을 구비한다. 상기 풀다운 드라이버(PD120Ω, PD240Ω, PD240Ω)의 기본적인 소자 구성은 상기 풀다운 드라이버(PD60Ω)와 동일하다. 다만, 서로의 임피던스가 다른 경우 메인 드라이버(MDRV)를 구성하는 트랜지스터의 폭과 저항의 저항값이 다르게 구성되며, 그 구성원리는 도 2의 풀다운 드라이버와 동일하다. 상기 트랜지스터(WN)가 기본 폭을 갖는 트랜지스터이고, WN/8는 상기 WN에 비해 1/8의 폭을 가지는 트랜지스터이며, WN*16는 상기 WN에 비해 16배의 폭을 가지는 트랜지스터이다. 또한 저항(RN)이 기본 저항값을 갖는 저항이고, RN*128은 상기 RN에 비해 128배의 저항값을 갖는 저항 이다.

이와 같이 구성된 종래기술에 따른 반도체 장치의 데이터 출력 드라이빙 회로의 동작을 설명하면 다음과 같다.

다중화부(20)는 클럭신호(RCLKDO, FCLKDO)에 따라 병렬 2비트 데이터(RDO, FDO)를 직렬 1비트 데이터(UPDO, DNDO) 형태로 변환하여 출력한다.

확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 상기 드라이버 블록(100)의 스트랭스를 정하기 위한 코드 신호(EMRS)를 출력한다.

제어부(30)는 상기 온 다이 터미네이션 인에이블 신호(ODTEN) 및 상기 드라이버 오프신호(DOFF)에 따라 드라이버 블록(100)의 동작모드를 판단하고, 그에 맞도록 상기 드라이버 선택신호(PU<0:3>, PD<0:3>)를 출력한다.

반도체 장치의 데이터 입력 동작이 이루어지는 경우, 상기 드라이버 오프신호(DOFF)는 비활성화되고, 온 다이 터미네이션 인에이블 신호(ODTEN)는 활성화된다. 그에 따라 제어부(30)는 상기 드라이버 블록(10)을 통해 온 다이 터미네이션 동작이 수행되도록 드라이버 선택신호(PU<0:3>, PD<0:3>) 중에서 드라이버 선택신호(PU<0:3>) 만을 활성화시켜 상기 드라이버 블록(100)의 풀업 드라이버 블록(110)만 동작하도록 한다.

상기 드라이버 블록(10)은 상기 온 다이 터미네이션 코드(PCODE<0:5>, NCODE<0:5>)에 따라 온 다이 터미네이션 스트랭스 즉, 임피던스가 정해진다.

반도체 장치의 데이터 출력 동작이 이루어지는 경우, 상기 드라이버 오프신호(DOFF)와 온 다이 터미네이션 인에이블 신호(ODTEN)가 모두 비활성화된다. 그에 따라 제어부(30)는 상기 드라이버 블록(10)을 통해 데이터 출력 동작이 수행되도록 드라이버 선택신호(PU<0:3>, PD<0:3>)를 모두 활성화시켜 상기 드라이버 블록(10)의 풀업 드라이버 블록(11) 및 풀다운 드라이버 블록(12)이 모두 동작하도록 한다.

상기 드라이버 블록(10)은 상기 제어부(30)에서 출력된 드라이버 선택신호(PU<0:3>, PD<0:3>)에 따라 풀업 드라이버 블록(11)과 풀다운 드라이버 블록(12)의 스트랭스 즉, 드라이빙 임피던스가 정해지며, 상기 정해진 임피던스로 데이터(UPDO, DNDO)를 드라이빙하여 출력한다.

예를 들어, 스트랭스를 30Ω으로 구현하려면, 상기 풀업 드라이버(PU60Ω, PU120Ω, PU240Ω, PU240Ω)를 모두 인에이블시키면 된다. 상기 풀업 드라이버(PU60Ω, PU120Ω, PU240Ω, PU240Ω)를 모두 인에이블시키면 저항의 병렬 연결 원리에 따라 1/(1/60 + 1/120 + 1/240 + 1/240) = 240/8 = 30Ω이 된다.

예를 들어, 스트랭스를 40Ω으로 구현하려면, 상기 풀업 드라이버(PU60Ω, PU120Ω, PU240Ω, PU240Ω) 중에서 풀업 드라이버(PU60Ω, PU120Ω)를 인에이블시키면 된다. 상기 풀업 드라이버(PU60Ω, PU120Ω)를 인에이블시키면 저항의 병렬 연결 원리에 따라 1/(1/60 + 1/120) = 120/3 = 40Ω이 된다.

반도체 장치의 데이터 입력 및 출력이 모두 이루어지지 않는 경우, 상기 드라이버 오프신호(DOFF)가 활성화되고 상기 온 다이 터미네이션 인에이블 신호(ODTEN)는 비활성화된다. 그에 따라 제어부(300)는 드라이버 선택신호(PU<0:3>, PD<0:3>)를 모두 비활성화시켜 상기 드라이버 블록(10)의 풀업 드라이버 블록(11) 및 풀다운 드라이버 블록(12)이 모두 동작하지 않도록 한다.

상술한 바와 같이, 종래의 기술에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 다양한 드라이버 스트랭스 및 온 다이 터미네이션 스트랭스를 구현하기 위해 많은 수의 드라이버를 구비한다. 특히 120Ω 및 240Ω 드라이버의 경우 60Ω 드라이버에 비해 더 큰 면적을 차지하므로 반도체 장치의 면적 중 데이터 출력 드라이빙 회로가 차지하는 면적이 증가하여 레이아웃 마진을 감소시키는 문제점이 있다.

본 발명은 레이아웃 면적을 감소시킬 수 있도록 한 반도체 장치의 데이터 출력 드라이빙 회로를 제공함에 그 목적이 있다.

본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 제어 신호에 따라 정해진 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기; 상기 제 2 코드를 전송하기 위한 신호 라인; 및 상기 신호 라인에 공통 연결되어 상기 제 2 코드에 따라 임피던스가 변경되는 복수개의 데이터 출력 드라이버를 구비함을 특징으로 한다.

본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 제어 신호에 따라 정해진 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기; 및 상기 제 2 코드에 따라 임피던스가 변경되는 데이터 출력 드라이버를 구비함을 다른 특징으로 한다.

본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 제어 신호에 응답하여 승수를 가변시키고, 상기 가변된 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기; 및 데이터 출력단에 공통 연결되어 상기 제 2 코드에 따라 변경된 임피던스로 데이터의 풀업 드라이빙 동작 및 풀다운 드라이빙 동작을 각각 수행하는 풀업 드라이버 및 풀다운 드라이버로 이루어진 데이터 출력 드라이버를 구비함을 또 다른 특징으로 한다.

본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 다음과 같은 효과가 있다.

첫째, 데이터 풀업과 데이터 풀다운 각각에 대해 하나의 드라이버 만으로도 데이터 출력에 필요한 모든 종류의 임피던스 값을 구현할 수 있으며, 코드 곱셈기 하나로 모든 데이터 출력 드라이버의 임피던스를 동일하게 조정할 수 있으므로 레이아웃 면적을 크게 감소시킬 수 있다.

둘째, 드라이버의 수가 감소되므로 다수의 드라이버를 구비함으로 인해 중복되는 저항성분과 트랜지스터 성분에서 발생되었던 기생 커패시턴스를 줄일 수 있으므로 노이즈가 감소되어 출력 데이터의 신뢰성을 향상시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로의 바람직한 실시예들을 설명하면 다음과 같다.

본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로는 도 4에 도시 된 바와 같이, 다중화부(200), 드라이버 블록(400), 제어부(500) 및 코드 시프터(600)를 구비한다.

상기 다중화부(200)는 클럭신호(RCLKDO, FCLKDO)와 병렬 2비트 데이터(RDO, FDO)를 입력 받아 직렬 1비트 데이터(UPDO, DNDO)를 출력하도록 구성된다.

상기 제어부(500)는 드라이버 스트랭스(Strength) 즉, 임피던스를 정하기 위해 확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 출력된 코드 신호(EMRS), 온 다이 터미네이션 인에이블 신호(ODTEN) 및 드라이버 오프 신호(DOFF)를 입력받아 드라이버 선택신호(PU<0:1>, PD<0:1>)를 출력하도록 구성된다.

상기 드라이버 블록(400)은 상기 드라이버 선택신호(PU<0:1>, PD<0:1>)에 따라 드라이버가 선택적으로 활성화되고, 온 다이 터미네이션 코드(PCODE<0:N-1>, NCODE<0:N-1>)와 상기 코드 시프터(600)에서 출력된 시프트 코드(PCODE<0:N+1>, NCODE<0:N+1>)에 따라 드라이버 임피던스가 변경되도록 구성된다.

상기 드라이버 블록(400)은 풀업 드라이버 블록(410) 및 풀다운 드라이버 블록(420)을 구비한다.

상기 풀업 드라이버 블록(410)은 한 쌍의 드라이버 즉, 상기 온 다이 터미네이션 코드(PCODE<0:N-1>)에 따라 온 다이 터미네이션 임피던스 구현이 가능한 일반 드라이버(DRV) 및 상기 시프트 코드(PCODE<0:N+1>)에 따라 임피던스 변경이 가능한 가변 드라이버(VDRV)를 구비한다.

상기 풀업 드라이버 블록(410)의 일반 드라이버(DRV)는 도 2의 구성과 동일하게 구성할 수 있다. 상기 풀업 드라이버 블록(410)의 가변 드라이버(VDRV)는 도 5에 도시 된 바와 같이, 프리 드라이버(PDRV) 및 메인 드라이버(MDRV)를 구비한다.

상기 프리 드라이버(PDRV)는 데이터(UPDO) 및 드라이버 선택신호(PU<1>)에 맞도록 시프트 코드(PCODE<0:7>)를 프리 드라이빙한 코드(UPCODE<0:7>)를 출력하도록 구성된다.

상기 메인 드라이버(MDRV)는 전원단과 연결된 8개의 트랜지스터(WP/8 ~ WP*16) 및 상기 8개의 트랜지스터(WP/8 ~ WP*16)와 데이터 출력단 사이에 연결된 8개의 저항(RP*128 ~ RP)으로 구성된다. 상기 도 5에 도시 된 트랜지스터(WP/8 ~ WP*16) 중에서 기본 폭을 갖는 트랜지스터가 WP이고, WP/8는 상기 WP에 비해 1/8의 폭을 가지는 트랜지스터이며, WP*16는 상기 WP에 비해 16배의 폭을 가지는 트랜지스터이다. 또한 도 5에 도시 된 저항(RP ~ RP*128) 중에서 기본 저항값을 갖는 저항이 RP이고, RP*128은 상기 RP에 비해 128배의 저항값을 갖는 저항이다. 상기 도 5에 도시 된 본 발명의 메인 드라이버(MDRV)는 종래의 메인 드라이버(MDRV)에 비해 2비트의 코드를 추가로 입력 받을 수 있도록 2개의 트랜지스터 및 저항을 추가함으로써 도 2의 60Ω, 120Ω 및 240Ω 드라이버를 모두 구현 가능하도록 설계되었다. 상기 60Ω, 120Ω 및 240Ω 드라이버를 살펴보면, 60Ω 드라이버에 입력되는 코드를 한 비트 시프트시킴에 따라 120Ω 드라이버를 구현할 수 있고, 상기 60Ω 드라이버에 입력되는 코드를 두 비트 시프트시킴에 따라 240Ω 드라이버를 구현할 수 있다.

상기 풀다운 드라이버 블록(420)은 한 쌍의 드라이버 즉, 상기 온 다이 터미네이션 코드(NCODE<0:N-1>)에 따라 온 다이 터미네이션 임피던스 구현이 가능한 일반 드라이버(DRV) 및 상기 시프트 코드(NCODE<0:N+1>)에 따라 임피던스 변경이 가능한 가변 드라이버(VDRV)를 구비한다.

상기 풀다운 드라이버 블록(420)의 일반 드라이버(DRV)는 도 3의 구성과 동일하게 구성할 수 있다. 상기 풀다운 드라이버 블록(420)의 가변 드라이버(VDRV)는 도 6에 도시 된 바와 같이, 프리 드라이버(PDRV) 및 메인 드라이버(MDRV)를 구비한 다.

상기 프리 드라이버(PDRV)는 데이터(DNDO) 및 드라이버 선택신호(PD<1>)에 맞도록 시프트 코드(NCODE<0:7>)를 프리 드라이빙한 코드(DNCODE<0:7>)를 출력하도록 구성된다.

상기 메인 드라이버(MDRV)는 접지단과 연결된 8개의 트랜지스터(WN/8 ~ WN*16) 및 상기 8개의 트랜지스터(WN/8 ~ WN*16)와 데이터 출력단 사이에 연결된 8개의 저항(RN*128 ~ RN)으로 구성된다. 상기 도 6에 도시 된 트랜지스터(WN/8 ~ WN*16) 중에서 기본 폭을 갖는 트랜지스터가 WN이고, WN/8는 상기 WN에 비해 1/8의 폭을 가지는 트랜지스터이며, WN*16는 상기 WN에 비해 16배의 폭을 가지는 트랜지스터이다. 또한 도 6에 도시 된 저항(RN ~ RN*128) 중에서 기본 저항값을 갖는 저항이 RN이고, RN*128은 상기 RN에 비해 128배의 저항값을 갖는 저항이다. 상기 도 6에 도시 된 본 발명의 메인 드라이버(MDRV)는 종래의 메인 드라이버(MDRV)에 비해 2비트의 코드를 추가로 입력 받을 수 있도록 2개의 트랜지스터 및 저항을 추가함으로써 도 3의 60Ω, 120Ω 및 240Ω 드라이버를 모두 구현 가능하도록 설계되었다. 상기 60Ω, 120Ω 및 240Ω 드라이버를 살펴보면, 60Ω 드라이버에 입력되는 코드를 한 비트 시프트시킴에 따라 120Ω 드라이버를 구현할 수 있고, 상기 60Ω 드라이버에 입력되는 코드를 두 비트 시프트시킴에 따라 240Ω 드라이버를 구현할 수 있다.

상기 코드 시프터(600)는 코드 즉, 데이터를 좌측 또는 우측으로 원하는 비트만큼 이동시킬 수 있는 장치로서 많이 사용되고 있는 베렐 쉬프터(Barrel Shifter)로 구성할 수 있다. 상기 코드 시프터(600)는 입력되는 온 다이 터미네이션 코드가 두 종류(PCODE<0:N-1>, NCODE<0:N-1>)이므로 베렐 쉬프터 2개로 구성할 수 있다. 상기 베렐 쉬프터의 구성은 도 7과 같다. 상기 베렐 쉬프터의 동작을 도 8을 참조하여 설명하면 다음과 같다. 즉, 제어신호(SHIFT<0:1>)에 따라 입력된 코드 신호를 시프트시켜 출력한다. 즉, 제어신호(SHIFT<0:1>)가 '00'일때 CODE<0:7>(11010100)를 그대로 BCODE<0:7>(11010100)로 출력한다.

한편, 제어신호(SHIFT<0:1>)가 '01'일때 상기 CODE<0:7>(11010100)를 1 비트 시프트시켜 BCODE<0:7>(01101010)로 출력하고, 제어신호(SHIFT<0:1>)가 '10'일때 상기 CODE<0:7>(11010100)를 2 비트 시프트시켜 BCODE<0:7>(00110101)로 출력한다. 상기 제어신호(SHIFT<0:1>)는 확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)의 레지스터값을 이용할 수 있다. 상기 CODE<2:7>는 온 다이 터미네이션 코드(PCODE<0:N-1>, NCODE<0:N-1>)에 해당하며, BCODE<0:7>는 시프트 코드(PCODE<0:N+1>, NCODE<0:N+1>)에 해당한다.

이와 같이 구성된 본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로의 동작을 설명하면 다음과 같다.

다중화부(200)는 클럭신호(RCLKDO, FCLKDO)에 따라 병렬 2비트 데이터(RDO, FDO)를 직렬 1비트 데이터(UPDO, DNDO) 형태로 변환하여 출력한다.

확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 상기 드라이버 블록(400)의 스트랭스를 정하기 위한 코드 신호(EMRS)를 출력한다.

제어부(500)는 상기 온 다이 터미네이션 인에이블 신호(ODTEN) 및 상기 드라 이버 오프신호(DOFF)에 따라 드라이버 블록(400)의 동작모드를 판단하고, 그에 맞도록 상기 드라이버 선택신호(PU<0:1>, PD<0:1>)를 출력한다.

반도체 장치의 데이터 입력 및 출력이 모두 이루어지지 않는 경우, 상기 드라이버 오프신호(DOFF)가 활성화되고 상기 온 다이 터미네이션 인에이블 신호(ODTEN)는 비활성화된다. 그에 따라 제어부(500)는 드라이버 선택신호(PU<0:1>, PD<0:1>)를 모두 비활성화시켜 상기 드라이버 블록(400)의 풀업 드라이버 블록(410) 및 풀다운 드라이버 블록(420)이 모두 동작하지 않도록 한다.

반도체 장치의 데이터 입력 동작이 이루어지는 경우, 상기 드라이버 오프신호(DOFF)는 비활성화되고, 온 다이 터미네이션 인에이블 신호(ODTEN)는 활성화된다. 그에 따라 제어부(500)는 상기 드라이버 블록(400)을 통해 온 다이 터미네이션 동작이 수행되도록 드라이버 선택신호(PU<0:1>, PD<0:1>) 중에서 드라이버 선택신호(PU<0:1>) 만을 활성화시켜 상기 드라이버 블록(400)의 풀업 드라이버 블록(410)만 동작하도록 한다.

반도체 장치의 데이터 출력 동작이 이루어지는 경우, 상기 드라이버 오프신호(DOFF)와 온 다이 터미네이션 인에이블 신호(ODTEN)가 모두 비활성화된다. 그에 따라 제어부(500)는 상기 드라이버 블록(400)을 통해 데이터 출력 동작이 수행되도록 드라이버 선택신호(PU<0:1>, PD<0:1>)를 모두 활성화시켜 상기 드라이버 블록(400)의 풀업 드라이버 블록(410) 및 풀다운 드라이버 블록(420)이 모두 동작하도록 한다.

상기 드라이버 블록(400)의 일반 드라이버(DRV)는 온 다이 터미네이션 코 드(PCODE<0:5>, NCODE<0:5>)에 따라 60Ω의 임피던스가 설정되고, 가변 드라이버(VDRV)는 시프트 코드(PCODE<0:7>, NCODE<0:7>)에 따라 60Ω, 120Ω 또는 240Ω 중에서 하나의 임피던스가 정해진다. 또한 상기 제어부(500)에서 출력된 드라이버 선택신호(PU<0:1>, PD<0:1>)에 따라 상기 일반 드라이버(DRV)와 가변 드라이버(VDRV) 중에서 활성화되는 드라이버를 선택함으로써, 상기 일반 드라이버(DRV)와 가변 드라이버(VDRV)의 임피던스 조합에 의해 최종적인 드라이빙 스트랭스가 정해진다. 상기 드라이버 블록(400)은 상기 최종적으로 정해진 드라이빙 스트랭스로 데이터(UPDO, DNDO)를 드라이빙하여 출력한다.

예를 들어, 스트랭스를 30Ω으로 구현하려면, 상기 드라이버 블록(400)의 일반 드라이버(DRV)와 가변 드라이버(VDRV)를 모두 활성화시키고, 상기 가변 드라이버(VDRV)의 임피던스를 60Ω으로 설정하면 된다. 도 8에 도시 된 바와 같이, 상기 코드 시프터(600)에 입력되는 제어신호(SHIFT<0:1>)를 '00'으로 입력하면, 상기 코드 시프터(600)에서 출력되는 시프트 코드(PCODE<0:7>, NCODE<0:7>)가 상기 가변 드라이버(VDRV)를 60Ω으로 설정한다. 상기 일반 드라이버(DRV)와 가변 드라이버(VDRV)의 임피던스가 모두 60Ω으로 설정되면, 저항의 병렬 연결 원리에 따라 1/(1/60 + 1/60) = 60/2 = 30Ω이 된다.

예를 들어, 스트랭스를 40Ω으로 구현하려면, 상기 드라이버 블록(400)의 일반 드라이버(DRV)와 가변 드라이버(VDRV)를 모두 활성화시키고, 상기 가변 드라이버(VDRV)의 임피던스를 120Ω으로 설정하면 된다. 도 8에 도시 된 바와 같이, 상기 코드 시프터(600)에 입력되는 제어신호(SHIFT<0:1>)를 '01'로 입력하면, 상기 코드 시프터(600)에서 출력되는 시프트 코드(PCODE<0:7>, NCODE<0:7>)가 상기 가변 드라이버(VDRV)를 120Ω으로 변경한다. 상기 일반 드라이버(DRV)가 60Ω으로 설정되고, 가변 드라이버(VDRV)의 임피던스가 120Ω으로 설정되면, 저항의 병렬 연결 원리에 따라 1/(1/60 + 1/120) = 120/3 = 40Ω이 된다.

예를 들어, 스트랭스를 48Ω으로 구현하려면, 상기 드라이버 블록(400)의 일반 드라이버(DRV)와 가변 드라이버(VDRV)를 모두 활성화시키고, 상기 가변 드라이버(VDRV)의 임피던스를 240Ω으로 설정하면 된다. 도 8에 도시 된 바와 같이, 상기 코드 시프터(600)에 입력되는 제어신호(SHIFT<0:1>)를 '10'으로 입력하면, 상기 코드 시프터(600)에서 출력되는 시프트 코드(PCODE<0:7>, NCODE<0:7>)가 상기 가변 드라이버(VDRV)를 240Ω으로 변경한다. 상기 일반 드라이버(DRV)가 60Ω으로 설정되고, 가변 드라이버(VDRV)의 임피던스가 240Ω으로 설정되면, 저항의 병렬 연결 원리에 따라 1/(1/60 + 1/240) = 240/5 = 48Ω이 된다.

본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 드라이빙 회로(700)는 도 9에 도시된 바와 같이, 코드 곱셈기(710) 및 복수개의 데이터 출력 드라이버(800)를 구비한다.

상기 코드 곱셈기(710)는 온 다이 터미네이션 코드(PCODE<0:5>, NCODE<0:5>) 각각에 대해 확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 출력된 신호(EMRS1)와 제어 신호(CTL)의 조합에 따라 정해진 승수(Multiplication Factor)를 곱하여 곱셈 코드(PCODE<1:8>, NCODE<1:8>)를 출력하도록 구성된다. 상 기 곱셈 코드(PCODE<1:8>, NCODE<1:8>)는 원래 9비트로 이루어지지만 드라이버의 임피던스에 영향을 거의 미치지 않은 최하위 비트(PCODE<0>, NCODE<0>)를 생략한 것이다. 상기 최하위 비트를 생략함으로써 신호라인과 드라이버의 사이즈를 더욱 줄일 수 있도록 하였다.

상기 코드 곱셈기(710)는 통상적으로 사용되는 곱셈기를 이용하여 구성할 수 있으며, 온 다이 터미네이션 코드(PCODE<0:5>, NCODE<0:5>)가 두 종류 이므로 두개의 곱셈기를 필요로 한다.

상기 복수개의 데이터 출력 드라이버(800)는 상기 곱셈 코드(PCODE<1:8>, NCODE<1:8>)에 따라 변경된 드라이버 임피던스로 데이터(UPDO or DNDO)를 드라이빙하도록 구성된다.

상기 복수개의 데이터 출력 드라이버(800)는 도 10에 도시된 바와 같이, 다중화부(810), 제어부(820), 및 풀업 드라이버(830)(VDRV1)와 풀다운 드라이버(840)(VDRV2)로 이루어진 드라이버 블록을 구비한다.

상기 다중화부(810)는 클럭신호(RCLKDO, FCLKDO)와 병렬 2비트 데이터(RDO, FDO)를 입력 받아 직렬 1비트 데이터(UPDO, DNDO)를 출력하도록 구성된다.

상기 제어부(820)는 드라이버 스트랭스(Strength) 즉, 임피던스를 정하기 위해 확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 출력된 신호(EMRS2), 온 다이 터미네이션 인에이블 신호(ODTEN) 및 드라이버 오프 신호(DOFF)를 입력받아 드라이버 선택신호(PU, PD)를 출력하도록 구성된다.

상기 풀업 드라이버(830) 및 풀다운 드라이버(840)는 상기 드라이버 선택신 호(PU, PD)에 따라 활성화되고, 곱셈 코드(PCODE<1:8>, NCODE<1:8>)에 따라 드라이버 임피던스가 변경되는 임피던스 가변 드라이버로 구성된다.

상기 풀업 드라이버(830)는 도 11에 도시 된 바와 같이, 프리 드라이버(PDRV) 및 메인 드라이버(MDRV)를 구비한다.

상기 프리 드라이버(PDRV)는 데이터(UPDO) 및 드라이버 선택신호(PU)에 맞도록 곱셈 코드(PCODE<1:8>)를 프리 드라이빙한 코드(UPCODE<1:8>)를 출력하도록 구성된다.

상기 메인 드라이버(MDRV)는 전원단과 연결된 8개의 트랜지스터(WP/4 ~ WP*32) 및 상기 8개의 트랜지스터(WP/4 ~ WP*32)와 데이터 출력단 사이에 연결된 8개의 저항(RP*64 ~ RP/2)으로 구성된다. 상기 도 11에 도시 된 트랜지스터(WP/4 ~ WP*32) 중에서 기본 폭을 갖는 트랜지스터가 WP이고, WP/4는 상기 WP에 비해 1/4의 폭을 가지는 트랜지스터이며, WP*32는 상기 WP에 비해 32배의 폭을 가지는 트랜지스터이다. 또한 도 11에 도시 된 저항(RP*64 ~ RP/2) 중에서 기본 저항값을 갖는 저항이 RP이고, RP*64는 상기 RP에 비해 64배의 저항값을 갖는 저항이다. 상기 도 11에 도시 된 본 발명의 메인 드라이버(MDRV)는 상기 곱셈 코드(PCODE<1:8>)에 따라 240Ω, 120Ω, 80Ω, 60Ω, 48Ω, 40Ω, 33Ω 및 30Ω의 임피던스를 모두 구현 가능하도록 설계되었다.

상기 풀다운 드라이버(840)는 도 12에 도시 된 바와 같이, 프리 드라이버(PDRV) 및 메인 드라이버(MDRV)를 구비한다.

상기 프리 드라이버(PDRV)는 데이터(DNDO) 및 드라이버 선택신호(PD)에 맞도 록 곱셈 코드(NCODE<1:8>)를 프리 드라이빙한 코드(DNCODE<1:8>)를 출력하도록 구성된다.

상기 메인 드라이버(MDRV)는 접지단과 연결된 8개의 트랜지스터(WN/4 ~ WN*32) 및 상기 8개의 트랜지스터(WN/4 ~ WN*32)와 데이터 출력단 사이에 연결된 8개의 저항(RN*64 ~ RN/2)으로 구성된다. 상기 도 12에 도시 된 트랜지스터(WN/4 ~ WN*32) 중에서 기본 폭을 갖는 트랜지스터가 WN이고, WN/4는 상기 WN에 비해 1/4의 폭을 가지는 트랜지스터이며, WN*32는 상기 WN에 비해 32배의 폭을 가지는 트랜지스터이다. 또한 도 12에 도시 된 저항(RN*64 ~ RN/2) 중에서 기본 저항값을 갖는 저항이 RN이고, RN*64은 상기 RN에 비해 64배의 저항값을 갖는 저항이다. 상기 도 12에 도시 된 본 발명의 메인 드라이버(MDRV)는 상기 곱셈 코드(NCODE<1:8>)에 따라 240Ω, 120Ω, 80Ω, 60Ω, 48Ω, 40Ω, 33Ω 및 30Ω의 임피던스를 모두 구현 가능하도록 설계되었다.

이와 같이 구성된 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 드라이빙 회로의 동작을 설명하면 다음과 같다.

확장 모드 레지스터 세트(EMRS: Extended Mode Register Set)에서 상기 풀업 드라이버(830) 및 풀다운 드라이버(840)의 동작 여부와 코드 곱셈기(710)의 승수를 정하기 위한 신호(EMRS1, EMRS2)를 출력한다.

코드 곱셈기(710)는 상기 온 다이 터미네이션 코드(PCODE<0:5>, NCODE<0:5>) 각각에 대해 신호(EMRS1)와 제어 신호(CTL)의 조합에 따라 정해진 승수(Multiplication Factor)를 곱하여 곱셈 코드(PCODE<1:8>, NCODE<1:8>)를 출력한 다.

상기 곱셈 코드(PCODE<1:8>, NCODE<1:8>)에 따라 상기 풀업 드라이버(830) 및 풀다운 드라이버(840)의 임피던스가 240Ω, 120Ω, 80Ω, 60Ω, 48Ω, 40Ω, 33Ω 및 30Ω 중 하나로 정해지는 원리를 표 1을 참조하여 설명하면 다음과 같다.

아래의 표 1은 본 발명에 따른 코드 곱셈기(710)의 승수 변화에 따른 곱셈 코드 값 및 임피던스 값의 예를 도시한 것으로, 굵은 글씨체로 표시된 우측 마지막 코드는 최하위 비트(PCODE<0>, NCODE<0>)에 해당하는 값으로 본 발명의 적용예에서는 사용되지 않았다.

[표 1]

승수(Multiplication Factor)	곱셈 코드	임피던스
1	0 0 0 1 1 0 1 0 1	240Ω
2	0 0 1 1 0 1 0 1 0	120Ω
3	0 1 0 0 1 1 1 1 1	80Ω
4	0 1 1 0 1 0 1 0 0	60Ω
5	1 0 0 0 0 1 0 0 1	48Ω
6	1 0 0 1 1 1 1 1 0	40Ω
7	1 0 1 1 1 0 0 1 1	33Ω
8	1 1 0 1 0 1 0 0 0	30Ω

풀업 드라이버(830) 및 풀다운 드라이버(840)의 트랜지스터와 저항은 도 11 및 도 12에 도시된 바와 같이, 이진값(binary weight)의 배열을 갖는다. 따라서 곱셈 코드(PCODE<1:8>, NCODE<1:8>) 각각에 대해 두 가지 코드의 병렬 연결은 하나의 코드로 대체될 수 있다.

240Ω에 해당하는 코드 값(000110101)을 기준 코드 값이라고 가정하면, 120Ω은 240Ω과 240Ω을 병렬 연결하면 구현할 수 있으며, 120Ω에 해당하는 코드 값(001101010)은 기준 코드 값(000110101)과 기준 코드 값(000110101)을 더한 값이 다. 상기 120Ω에 해당하는 코드 값(001101010)은 상기 기준 코드 값(000110101)을 1 비트 시프트 시킨 값과 같다.

한편, 60Ω은 240Ω과 80Ω을 병렬 연결하면 구현할 수 있다. 80Ω은 240Ω과 120Ω을 병렬 연결하면 구현할 수 있으므로 60Ω에 해당하는 코드 값(011010100)은 기준 코드 값(000110101), 기준 코드 값(000110101) 그리고 120Ω에 해당하는 코드 값(001101010)을 더한 값이다. 상기 60Ω에 해당하는 코드 값(011010100)은 상기 기준 코드 값(000110101)을 2 비트 시프트 시킨 값과 같다.

표 1을 참조하면, 상기 기준 코드 값(000110101), 상기 기준 코드 값(000110101)을 1 비트 시프트시킨 값, 2 비트 시프트시킨 값은 각각 코드 곱셈기(710)에서 기준 코드 값(000110101)에 승수 1, 2, 4에 해당하는 것으로 볼 수 있다.

이와 같은 방식으로 80Ω은 240Ω과 120Ω을 병렬 연결하면 되고, 80Ω에 해당하는 코드 값(010011111)을 구현하기 위하여 상기 기준 코드 값(000110101)에 곱해야 할 승수는 240Ω에 해당하는 승수 '1'과 120Ω에 해당하는 승수 '2'를 더한 값인 '3'이 된다.

48Ω은 240Ω과 60Ω을 병렬 연결하면 되고, 48Ω에 해당하는 코드 값(100001001)을 구현하기 위하여 상기 기준 코드 값(000110101)에 곱해야 할 승수는 240Ω에 해당하는 승수 '1'과 60Ω에 해당하는 승수 '4'를 더한 값인 '5'가 된다.

40Ω은 240Ω과 48Ω을 병렬 연결하면 되고, 40Ω에 해당하는 코드 값(100111110)을 구현하기 위하여 상기 기준 코드 값(000110101)에 곱해야 할 승수는 240Ω에 해당하는 승수 '1'과 48Ω에 해당하는 승수 '5'를 더한 값인 '6'이 된다.

33Ω은 240Ω과 40Ω을 병렬 연결하면 되고, 33Ω에 해당하는 코드 값(101110011)을 구현하기 위하여 상기 기준 코드 값(000110101)에 곱해야 할 승수는 240Ω에 해당하는 승수 '1'과 40Ω에 해당하는 승수 '6'을 더한 값인 '7'이 된다.

30Ω은 240Ω과 33Ω을 병렬 연결하면 되고, 30Ω에 해당하는 코드 값(110101000)을 구현하기 위하여 상기 기준 코드 값(000110101)에 곱해야 할 승수는 240Ω에 해당하는 승수 '1'과 33Ω에 해당하는 승수 '7'을 더한 값인 '8'이 된다.

데이터 출력 드라이버(800)의 다중화부(810)는 클럭신호(RCLKDO, FCLKDO)에 따라 병렬 2비트 데이터(RDO, FDO)를 직렬 1비트 데이터(UPDO, DNDO) 형태로 변환하여 출력한다.

제어부(820)는 상기 신호(EMRS2), 온 다이 터미네이션 인에이블 신호(ODTEN) 및 상기 드라이버 오프신호(DOFF)에 맞도록 상기 드라이버 선택신호(PU, PD)를 출력한다.

반도체 장치의 데이터 입력 및 출력이 모두 이루어지지 않는 경우, 상기 드라이버 오프신호(DOFF)가 활성화되고 상기 온 다이 터미네이션 인에이블 신호(ODTEN)는 비활성화된다. 그에 따라 제어부(820)는 드라이버 선택신호(PU, PD)를 모두 비활성화시켜 상기 풀업 드라이버(830) 및 풀다운 드라이버(840)가 모두 동작하지 않도록 한다.

반도체 장치의 데이터 입력 동작이 이루어지는 경우, 상기 드라이버 오프신호(DOFF)는 비활성화되고, 온 다이 터미네이션 인에이블 신호(ODTEN)는 활성화된다. 그에 따라 제어부(820)는 온 다이 터미네이션 동작이 수행되도록 드라이버 선택신호(PU, PD) 중에서 드라이버 선택신호(PU) 만을 활성화시켜 상기 풀업 드라이버(830)만 동작하도록 한다.

반도체 장치의 데이터 출력 동작이 이루어지는 경우, 상기 드라이버 오프신호(DOFF)와 온 다이 터미네이션 인에이블 신호(ODTEN)가 모두 비활성화된다. 그에 따라 제어부(820)는 드라이버 선택신호(PU, PD)를 모두 활성화시켜 상기 풀업 드라이버(830) 및 풀다운 드라이버(840)가 모두 동작하도록 한다.

모든 데이터 출력 드라이버(800)의 상기 풀업 드라이버(830) 및 풀다운 드라이버(840)는 상기 곱셈 코드(PCODE<1:8>, NCODE<1:8>)에 따라 240Ω, 120Ω, 80Ω, 60Ω, 48Ω, 40Ω, 33Ω 및 30Ω 중 하나로 동일하게 정해진 임피던스에 따라 데이터(UPDO, DNDO)를 드라이빙하여 출력한다.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

도 1은 종래의 기술에 따른 반도체 장치의 데이터 출력 드라이빙 회로의 블록도,

도 2는 도 1의 풀업 드라이버 블록의 회로도,

도 3은 도 1의 풀다운 드라이버 블록의 회로도,

도 4는 본 발명에 따른 반도체 장치의 데이터 출력 드라이빙 회로의 블록도,

도 5는 도 4의 풀업 드라이버 블록의 회로도,

도 6은 도 4의 풀다운 드라이버 블록의 회로도,

도 7은 도 4의 코드 변환부의 회로도,

도 8은 도 7의 코드 변환부의 동작 개념도,

도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 데이터 출력 드라이빙회로의 블록도,

도 10은 도 9의 데이터 출력 드라이버의 블록도,

도 11은 도 10의 풀업 드라이버의 회로도,

도 12는 도 10의 풀다운 드라이버의 회로도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

200: 다중화부 400: 드라이버 블록

410: 풀업 드라이버 블록 420: 풀다운 드라이버 블록

500: 제어부 600: 코드 시프터

710: 코드 곱셈기 800: 데이터 출력 드라이버 선택신호

Claims

제어 신호에 따라 정해진 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기;

상기 제 2 코드를 전송하기 위한 신호 라인; 및

상기 신호 라인에 공통 연결되어 상기 제 2 코드에 따라 임피던스가 변경되는 복수개의 데이터 출력 드라이버를 구비하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 1 항에 있어서,

상기 코드 곱셈기는 모드 레지스터에 저장된 제 1 값에 따라 상기 승수가 정해지도록 구성된 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 1 항에 있어서,

상기 코드 곱셈기는 기설정된 기준 코드에 상기 제어 신호에 따라 정해진 승수를 곱하여 상기 제 2 코드를 생성하도록 구성됨을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 1 항에 있어서,

상기 복수개의 데이터 출력 드라이버는

상기 제 2 코드에 따라 임피던스가 변경되는 적어도 하나의 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 4 항에 있어서,

상기 복수개의 데이터 출력 드라이버는

상기 적어도 하나의 드라이버의 동작 여부를 결정하기 위한 제어부를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 5 항에 있어서,

상기 제어부는 모드 레지스터에 저장된 제 2 값에 따라 상기 적어도 하나의 드라이버의 동작 여부를 결정하도록 구성됨을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 1 항에 있어서,

상기 제 1 코드는 온 다이 터미네이션 코드인 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 5 항에 있어서,

상기 적어도 하나의 드라이버는

상기 제어부의 출력 신호에 따라 상기 제 2 코드를 프리 드라이빙하여 출력 하는 프리 드라이버, 및

전원전압단과 연결된 복수개의 트랜지스터 및 상기 복수개의 트랜지스터와 데이터 출력단 사이에 연결된 복수개의 저항으로 구성되어, 상기 프리 드라이버에서 출력된 코드에 따라 임피던스가 변경되는 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 8 항에 있어서,

상기 복수개의 트랜지스터는 그 폭이 2배로 증가하거나 1/2배로 감소하도록 배치되는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 8 항에 있어서,

상기 복수개의 저항은 그 저항값이 1/2배로 감소하거나 2배로 증가하도록 배치되는 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제어 신호에 따라 정해진 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기; 및

상기 제 2 코드에 따라 임피던스가 변경되는 데이터 출력 드라이버를 구비하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 11 항에 있어서,

상기 코드 곱셈기는 모드 레지스터에 저장된 제 1 값에 따라 상기 승수가 정해지도록 구성된 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 11 항에 있어서,

상기 코드 곱셈기는 기설정된 기준 코드에 상기 제어 신호에 따라 정해진 승수를 곱하여 상기 제 2 코드를 생성하도록 구성됨을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 11 항에 있어서,

상기 제 1 코드는 온 다이 터미네이션 코드인 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 11 항에 있어서,

상기 데이터 출력 드라이버는

상기 제 2 코드를 프리 드라이빙하여 출력하는 프리 드라이버, 및

전원전압단과 연결된 복수개의 트랜지스터 및 상기 복수개의 트랜지스터와 데이터 출력단 사이에 연결된 복수개의 저항으로 구성되어, 상기 프리 드라이버에서 출력된 코드에 따라 임피던스가 변경되는 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제어 신호에 응답하여 승수를 가변시키고, 상기 가변된 승수를 입력된 제 1 코드에 곱하여 제 2 코드를 생성하는 코드 곱셈기; 및

데이터 출력단에 공통 연결되어 상기 제 2 코드에 따라 변경된 임피던스로 데이터의 풀업 드라이빙 동작 및 풀다운 드라이빙 동작을 각각 수행하는 풀업 드라이버 및 풀다운 드라이버로 이루어진 데이터 출력 드라이버를 구비하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 16 항에 있어서,

상기 코드 곱셈기는 모드 레지스터에 저장된 제 1 값에 응답하여 상기 승수가 가변되도록 구성된 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 16 항에 있어서,

상기 코드 곱셈기는 최대 임피던스 값에 해당하는 기준 코드에 상기 제어 신호에 따라 정해진 승수를 곱하여 상기 제 2 코드를 생성하도록 구성됨을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 16 항에 있어서,

상기 데이터 출력 드라이버는

상기 풀업 드라이버와 상기 풀다운 드라이버를 선택적으로 동작시키기 위한 제어부를 더 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 19 항에 있어서,

상기 풀업 드라이버는

상기 제어부의 출력 신호에 따라 상기 제 2 코드를 프리 드라이빙하여 출력하는 프리 드라이버, 및

전원단과 연결된 복수개의 트랜지스터 및 상기 복수개의 트랜지스터와 데이터 출력단 사이에 연결된 복수개의 저항으로 구성되어, 상기 프리 드라이버에서 출력된 코드에 따라 임피던스가 변경되는 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 19 항에 있어서,

상기 풀다운 드라이버는

상기 제어부의 출력 신호에 따라 상기 제 2 코드를 프리 드라이빙하여 출력하는 프리 드라이버, 및

접지단과 연결된 복수개의 트랜지스터 및 상기 복수개의 트랜지스터와 데이터 출력단 사이에 연결된 복수개의 저항으로 구성되어, 상기 프리 드라이버에서 출력된 코드에 따라 임피던스가 변경되는 메인 드라이버를 구비하는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 20 항 또는 제 21 항에 있어서,

상기 복수개의 트랜지스터는 그 폭이 2배로 증가된 트랜지스터 순으로 배치되거나, 1/2배로 감소된 트랜지스터 순으로 배치되는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.
제 22 항에 있어서,

상기 복수개의 저항은 상기 복수개의 트랜지스터가 폭이 증가되는 순서로 배치되는 경우 그 저항값이 1/2배로 감소되는 저항 순으로 배치되고, 상기 복수개의 트랜지스터가 폭이 감소되는 순서로 배치되는 경우 그 저항값이 2배로 증가되는 저항 순으로 배치되는 것을 특징으로 하는 반도체 장치의 데이터 출력 드라이빙 회로.